JP6495853B2 - データ生成装置、電子デバイスおよび認証システム - Google Patents

データ生成装置、電子デバイスおよび認証システム Download PDF

Info

Publication number
JP6495853B2
JP6495853B2 JP2016052727A JP2016052727A JP6495853B2 JP 6495853 B2 JP6495853 B2 JP 6495853B2 JP 2016052727 A JP2016052727 A JP 2016052727A JP 2016052727 A JP2016052727 A JP 2016052727A JP 6495853 B2 JP6495853 B2 JP 6495853B2
Authority
JP
Japan
Prior art keywords
circuit
memory
memory cells
memory cell
puf
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016052727A
Other languages
English (en)
Other versions
JP2017169049A (ja
Inventor
哲史 棚本
哲史 棚本
藤田　忍
忍 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2016052727A priority Critical patent/JP6495853B2/ja
Priority to US15/256,783 priority patent/US10298407B2/en
Publication of JP2017169049A publication Critical patent/JP2017169049A/ja
Application granted granted Critical
Publication of JP6495853B2 publication Critical patent/JP6495853B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明の実施形態は、データ生成装置、電子デバイスおよび認証システムに関する。
近年、通信速度の向上およびクラウドコンピューテイングの進展により、近接場型の無線通信（Near Field Communication：ＮＦＣ)の利用が急拡大している。ＮＦＣは、キャッシュカードやクレジットカードなどのＩＣカードのほか、スマートフォンに搭載される電子マネーや電車やバスなどの乗車券等に使用されるスマートカードとして利用されることが一般的である。このようなＮＦＣでは、個人を特定するＩＤ特定機能におけるセキュリティの強化が課題である。
また近年では、個人的なデータを保存するためだけに用いられてきたメモリーカード等にもＩＤ特定機能が搭載されつつあるなど、携帯型デバイスにおけるＩＤ特定機能の高度化が技術的な課題となっている。
このような背景の中で、個々のデバイスばらつきを“チップ指紋”として利用する研究開発が進められている。これらは、Physically Unclonable Function（ＰＵＦ）として知られている。
ＰＵＦの中で現在一番研究されているのが、ＳＲＡＭ（Static Random Access Memory）−ＰＵＦである。ＳＲＡＭ−ＰＵＦは、ＳＲＡＭを構成する２つのインバータの製造時のばらつきを利用する技術である。なかでも最も有名なＲＡＭ−ＰＵＦ〔１−３〕は、上記のセキュリティＩＰやＩＣカードなどに適用されている。また、電子デバイスの初期ばらつきを利用する提案として、不揮発メモリへの応用も検討されている。
特開２０１２−０７３９５４号公報 米国特許第８８５４８６６号明細書 特開２０００−２３５６３６号公報 特開２０１５−１２７７５７号公報 米国特許第９０８８２７８号明細書 米国特許出願公開第２０１５／００７１４３２号明細書
J. Guajardo, S. S. Kumar, G. J. Schrijen, and P. Tuyls, "FPGA Intrinsic PUFs and Their Use for IP Protection," CHES 2007 LNCS, vol. 4727/2007, pp. 63-80, Springer, Heidelberg, 2007. Noguchi et al., "A 250-MHz 256b-I/O 1-Mb STT-MRAM with Advanced Perpendicular MTJ based Dual Cell for Nonvolatile Magnetic Caches to Reduce Active Power of Processors", VLSI symposium 2013. Yiran Chen, Hai Li, Xiaobin Wang, Wenzhong Zhu, Wei Xu and Tong Zhang, "A Nondestructive Self-Reference Scheme for Spin-Transfer Torque Random Access Memory (STT-RAM)", design. Paper presented at the Automation & Test in Europe Conference and Exhibition, Dresden, Germany.
以下の実施形態では、ＰＵＦを利用したデータ生成装置、電子デバイスおよび認証システムを提供することを目的とする。
実施形態にかかるデータ生成装置は、それぞれ抵抗変化素子を含む複数のメモリセルを備えるメモリ領域と、前記メモリ領域の一部の第１領域に含まれるメモリセルに対して前記抵抗変化素子を絶縁破壊する電流または電圧を供給する第１回路と、前記第１領域に含まれる前記メモリセルから読み出された値を出力する第２回路と、前記第２回路から出力された値に基づいてＩＤを生成するＩＤ生成回路とを備える。
図１は、実施形態１にかかる電子デバイスの概略構成例を示すブロック図である。 図２は、実施形態１にかかるメモリの概略構成例を示すブロック図である。 図３は、実施形態１にかかるＩＤ生成の概略動作例を示すフローチャートである。 図４は、ＭＴＪ素子の磁化方向を説明するための図である。 図５は、実施形態２にかかるメモリセルのペアからビットをセンスアンプで読み出す際の動作例を説明するための図である。 図６は、実施形態２においてメモリ領域に設定されたＰＵＦ領域の一例を示す図である。 図７は、実施形態２にかかるＩＤ生成の動作例を示すフローチャートである。 図８は、実施形態３の第１クロスカップル方式例にかかるメモリセルの概略構成例を示す模式回路図である。 図９は、実施形態３の第２クロスカップル方式例にかかるメモリセルの概略構成例を示す模式回路図である。 図１０は、実施形態３の第３クロスカップル方式例にかかるメモリセルの概略構成例を示す模式回路図である。 図１１は、実施形態４にかかるメモリセルの概略構成例を示す模式回路図である。 図１２は、実施形態５の第１の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。 図１３は、実施形態５の第２の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。 図１４は、実施形態５の第３の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。 図１５は、実施形態５の第４の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。 図１６は、実施形態５の第５の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。
以下、添付図面を参照しながら、例示する実施形態にかかるデータ生成装置および認証システムを詳細に説明する。
通常のメモリを使ったＰＵＦでは、初期不良を起こしたメモリセルのアドレスを指紋として使用することが基本的な考え方である。そのため、例えば１２８ビット長のＰＵＦを利用する場合には、１２８個の初期不良が必要であった。しかしながら、製品自体は可能な限り不良が生じないように設計・製造される。そのため、ＰＵＦに利用するアドレス空間に確実に１２８個の不良を包含させるためには、ＰＵＦ用として確保するアドレス範囲が広くなってしまい、実際にメモリとして使用できる範囲が狭くなってしまうという課題があった。また、ＰＵＦ用に確保したアドレス範囲に含まれている不良でないメモリセルを通常のメモリとして利用することも可能であるが、その場合、ＰＵＦ用の領域とメモリ用の領域が重なることになるため、設計上の複雑度が増してしまうという課題が存在した。
一方で、近年では、抵抗変化を利用するメモリの欠陥部分を利用したＰＵＦが提案されている。この技術によれば、ＲｅＲＡＭ（Resistive Random Access Memory）やＦｅＲＡＭ（Ferroelectric Random Access Memory）や相変化素子など、様々なメモリをＰＵＦとして利用することができる。
また、ＭＲＡＭ（Magnetoresistive Random-Access Memory）も、そのばらつきを利用してＰＵＦとして使用することが可能である。ＭＲＡＭには、２つの磁性体の抵抗変化を利用する磁気抵抗素子（Magnetic Resistive Junction：ＭＴＪ）が存在する。近年では、２つの特性の違った磁性体を利用するＭＲＡＭの他に、電圧変化やスピン軌道相互作用を利用するＭＲＡＭも提案されている。これらのＭＲＡＭでは、たとえば対となる２つのＭＴＪ素子の閾値電圧の差をセンスアンプで読み取ることで格納されているデータを取り出すことができる。しかしながら、ＭＲＡＭは、平行磁化と反平行磁化との閾値電圧が温度に依存したりノイズの影響を受けたりするなどの不安定な特性を有している。
以上のように従来では、通常のメモリ用のＭＲＡＭのばらつきとメモリ特性との制御が難しく、ＭＲＡＭをＰＵＦとして使用する場合にはこれらがトレードオフの関係となっていた。すなわち、メモリセル間のばらつきを低減してメモリとして信頼性を向上させた場合、向上させた分だけＰＵＦ用に確保する必要があるメモリセルのアドレス範囲が広がるため、実質的なメモリ領域が低減し、また、メモリ領域を効率的に使用しようとすると制御が複雑化するという課題が存在した。
そこで以下の実施形態では、抵抗変化素子をペアとして利用することにより、製造ばらつきの小さい場合でも正確にＰＵＦとして利用することができるデータ生成装置、電子デバイスおよび認証システムを、以下に例を挙げて説明する。
実施形態１
まず、実施形態１にかかるデータ生成装置、電子デバイスおよび認証システムを、図面を参照して詳細に説明する。以下の説明では、ＰＵＦに利用する抵抗変化素子としてＭＴＪ素子を例示するが、これに限定されず、たとえばＭＴＪ素子の他に、相変化メモリ、ＦｅＲＡＭ、ＲｅＲＡＭなど、一般的な抵抗変化素子を適用することが可能である。また、ＭＴＪ素子に関しても、以下で例示する電流駆動型のＭＩＪ素子に限らず、電圧をかけることにより磁化を変化させる電圧駆動型のＭＩＪ素子を利用することも可能である。
一般的なＭＴＪ素子を用いたメモリでは、通常の書込みおよび読出しのためにＭＴＪ素子に一定の電圧をかけるが、電圧をかける時間を必要以上に長くしたり、所定電流値以上の電流を流したりすると、ＭＴＪ素子が絶縁破壊を起こす場合がある。たとえば、通常の書込みと同じ電流値を用いた場合でも、マイクロ秒以上電流を流し続けると、ＭＴＪ素子が絶縁破壊する場合がある。そのため、すべてのメモリセルに必要以上の電流を流したり、通常動作モード以上の電圧をかけたりした場合、通常使用のメモリを劣化させてしまうことになる。そこで、通常のメモリ利用では、ＭＴＪ素子に流す電流や印加する電圧が制限されていた。また、電流や電圧に対する制限は、電力消費という観点からも有効であった。
これに対し実施形態１では、メモリ領域の一部にＰＵＦとして利用する部分（以下、ＰＵＦ領域または第１領域という）を設定し、このＰＵＦ領域にＭＴＪ素子を絶縁破壊させるような電流および／または電圧を与える。その結果、絶縁破壊を起こしたメモリセルがＰＵＦ領域にランダムに発生する。実施形態１では、絶縁破壊を起こしたメモリセルのアドレスを、認証用のチップ指紋（ＩＤ）として利用する。
なお、ＭＴＪ素子を絶縁破壊させるために制御するパラメータは、上述したように、ＭＴＪ素子に流す電流の電流値および電流流入時間、印加する電圧の電圧値および電圧印加時間などのうち１つ以上であってよい。
図１に、実施形態１にかかる電子デバイスの概略構成例を示す。図１に示すように、電子デバイス１は、ＰＵＦ回路２１を備えるメモリ２と、ＣＰＵ（Central Processing Unit）３と、入力部４と、出力部５と、セキュリティ制御回路６とが内部バス７を介して相互に接続された構成を備える。
ＣＰＵ３は、電子デバイス１内の各部を制御する制御部である。入力部４は、ネットワークインタフェースの受信処理部や入力インタフェースなどを含んでよい。この入力部４は、インターネットなどの所定のネットワークを介して接続されたサーバ等の外部装置やキーボードやマウス等の入力デバイスなどから入力された情報を受け付け、内部バス７を介してＣＰＵ３に入力する。出力部５は、ネットワークインタフェースの送信処理部やディスプレイなどの出力インタフェースなどを含んでよい。この出力部５は、たとえばＣＰＵ３等から入力された情報の表示やネットワークを介した外部装置への送信などを実行する。
セキュリティ制御回路６は、メモリ２に内蔵されたＰＵＦ回路２１に対して、ＩＤの生成や出力を指示する。メモリ２は、たとえばメモリセルにＭＴＪ素子を用いたメモリチップであり、上述したように、ＰＵＦ回路２１を内蔵する。ここで図２に、実施形態１にかかるメモリの概略構成例を示す。
図２に示すように、メモリ２は、複数のＭＴＪ素子が配列するメモリセルアレイで構成されたメモリ領域２３と、絶縁破壊制御回路２１２と、読出し回路２１３と、出力回路２４とを備える。メモリ領域２３の一部は、ＰＵＦ領域２１１として使用される。このＰＵＦ領域２１１と、絶縁破壊制御回路２１２と、読出し回路２１３が、上述したＰＵＦ回路２１を構成している。
絶縁破壊制御回路２１２は、たとえばＣＰＵ３から出力されたＩＤ生成の指示がセキュリティ制御回路６を介して入力されると、メモリ領域２３におけるＰＵＦ領域２１１に、ＭＴＪ素子が絶縁破壊する条件の電流および／または電圧を与える。これにより、ＰＵＦ領域２１１の一部のＭＴＪ素子が絶縁破壊される。この絶縁破壊されたＭＴＪ素子、すなわちメモリセルのアドレスがメモリ２のチップ指紋（ＩＤ）となる。したがって、ＰＵＦ領域２１１に対する読出しを行うことで、その読出し結果としてＩＤが読み出される。
読出し回路２１３は、絶縁破壊後のＰＵＦ領域２１１に対する読出しを行い、読み出したＩＤを出力回路２４を介してセキュリティ制御回路６へ出力する。その際、読出し回路２１３は、絶縁破壊、すなわちＩＤの生成が完了したことも、セキュリティ制御回路６へ通知する。セキュリティ制御回路６は、入力されたＩＤおよびＩＤ生成完了の通知をＣＰＵ３へ入力する。
また、電子デバイス１の認証時には、ＣＰＵ３は、認証開始のトリガとなる入力信号（チャレンジ）をセキュリティ制御回路６へ命令として出力する。入力信号（チャレンジ）を受けたセキュリティ制御回路６は、ＰＵＦ回路２１へアクセスして読出し回路２１３からＩＤを取得し、取得したＩＤをＣＰＵ３へ返す。ＣＰＵ３に入力されたＩＤは、たとえばネットワーク上のサーバによって出力部５を介して吸い上げられ（レスポンス）、サーバにおいて予測される欠陥ばらつきの変化と照合することにより、ＩＤ認証が実行される。
つぎに、図３を用いて、実施形態１にかかるＩＤ生成の動作例を説明する。図３は、実施形態１にかかるＩＤ生成の概略動作例を示すフローチャートである。なお、図３では、セキュリティ制御回路６からＩＤ生成の指示を受けたＰＵＦ回路２１の動作に着目する。
図３に示すように、本動作において、ＰＵＦ回路２１がセキュリティ制御回路６からＩＤ生成の指示を受けると、まず、絶縁破壊制御回路２１２が、メモリ領域２３の一部の領域をＰＵＦ領域２１１として設定する（ステップＳ１０１）。つづいて絶縁破壊制御回路２１２は、ＰＵＦ領域２１１に含まれるメモリセルに、絶縁破壊を起こさせるための電流または電圧（以下、絶縁破壊電流とする）を流入する（ステップＳ１０２）。これにより、ＰＵＦ領域２１１における一部のメモリセルのＭＴＪ素子が絶縁破壊され、チップ指紋によるＩＤが生成される。
つぎにＰＵＦ回路２１の読出し回路２１３が、ＰＵＦ領域２１１からの読出しを実行し（ステップＳ１０３）、読み出された値と、ＩＤの生成が完了したことを示すＩＤ生成完了通知とを出力回路２４を介してＣＰＵ３へ出力し（ステップＳ１０４）、本動作を終了する。
電子デバイスの認証時には、ＰＵＦ回路２１のＰＵＦ領域２１１からＩＤが読み出される。読み出されたＩＤは、メモリ２に組み込まれた不図示のプロセッサもしくはサーバに実装されたソフトウエアで処理されることで、ＰＵＦ認証データとして利用される。
以上のように、実施形態１によれば、メモリ領域２３の一部の領域（ＰＵＦ領域２１１）に含まれるメモリセルのＭＴＪ素子を意図的に絶縁破壊してＩＤを生成するため、ＰＵＦ用に確保すべきメモリ領域を低減することが可能となる。また、たとえば図３に示したＩＤ生成の動作は、電子デバイス１の使用開始時などの任意のタイミングで実行すること可能であるため、より強固な認証システムを構築することができるというメリットも存在する。たとえば電子デバイス１を購入したユーザが図３に示した動作を実行してＩＤを生成するように構成することで、秘匿性の高いＩＤが生成されるため、より強固な認証システムを構築することが可能となる。
実施形態２
つぎに、実施形態２にかかるデータ生成装置、電子デバイスおよび認証システムを、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については同一の符号を付し、その重複する説明を省略する。
たとえば実施形態１において例示したＰＵＦ領域２１１をさらに削減する方法としては、ＰＵＦに利用するＭＴＪ素子をペアで使用する方法が存在する。たとえば、ペアリングされた２つのＭＴＪ素子には、原則的に抵抗差が存在する。そのため、ペアリングされた２つのＭＴＪ素子に対して同時に絶縁破壊する条件の電流および／または電圧を与えた場合には、どちらか一方のＭＴＪ素子が絶縁破壊されることとなる。
このように２つのＭＴＪ素子をペアリングしていずれか一方を絶縁破壊する方法としては、クロスカップル方式（クロスインバータ方式ともいう）と、差動増幅方式とを例示することができる。クロスカップル方式とは、このペアリングされた２つのＭＴＪ素子に一定以上の電流を流した際に、最初に電流が流れたセルとは別のセルが絶縁破壊する方式である。差動増幅方式とは、ペアリングされた２つのＭＴＪ素子に一定以上の電流を流した際に、最初に電流が流れた方のセルが絶縁破壊することで、もう一方のセルには電流が流れなくなる方式である。
これらの方式を用いることで、ペアリングされた２つのＭＴＪ素子の抵抗差が小さい場合でも、その差が増幅されて片方のメモリセルの絶縁破壊を引き起こすと同時に別のメモリセルにかかる電流が抑制されるため、絶縁破壊されたメモリセルと絶縁破壊されていないメモリセルとの区別を容易にすることができる。
なお、図４に示すように、ＭＴＪ素子３０は、フリー磁性層３１と参照磁性層３３とが絶縁層３２を挟み込んだ構造を有しており、その磁化の方向として平行（図４（ａ）参照）と反平行（図４（ｂ）参照）との２種類ある。図４（ａ）に示す平行の状態では、ＭＴＪ素子３０が低抵抗状態にある。一方、図４（ｂ）に示す反平行の状態では、ＭＴＪ素子３０が高抵抗状態にある。そこで、２つのＭＴＪ素子をペアリングしてＰＵＦとして利用する場合には、ペアリングされた２つのＭＴＪ素子３０の磁化の向きを平行の状態（図４（ａ）参照）に揃えることで、ＭＴＪ素子３０を低抵抗状態にしておく必要がある。
つぎに、相補的に配置されたメモリセルのペアからビットをセンスアンプまたは差動増幅回路で読み出す際の動作を、図面を用いて詳細に説明する。なお、本説明では、センスアンプを用いたクロスカップル方式でＭＴＪ素子を絶縁破壊する場合の動作を例示するが、差動増幅方式の場合も同様に適用することが可能である。
図５は、相補的に配置されたメモリセルのペアからビットをセンスアンプで読み出す際の動作例を説明するための図である。図５に示すように、メモリ領域２３は、複数のメモリセル４１、４２、４３、４４、…を備えている。これらのうち、隣接する２つのメモリセル４１および４２をＰＵＦ領域２１１におけるペアのメモリセルとし、このペアのメモリセルを絶縁破壊の対象とする。
ペアリングされた２つのメモリセル４１および４２のうちの一方に含まれるＭＴＪ素子を絶縁破壊する場合、このペアリングされた２つのメモリセル４１および４２に高電位Ｈを印加し、他のメモリセル４３、４４、…には低電圧Ｌを印加する。その際、上述したように、ペアリングしたメモリセル４１および４２におけるＭＴＪ素子の磁化の向きを揃えておく。また、メモリ領域２３のワードラインには、電源制御回路４８から電源電圧ＶＤＤが印加されているものとする。
このようにペアリングされた２つのメモリセル４１および４２に高電位Ｈを印可し続けると、メモリセル４１および４２におけるＭＴＪ素子のうちの抵抗が小さい方のＭＴＪ素子から電流が流れ始め、それにより、抵抗の高いＭＴＪ素子に大きな電圧が長時間かかることになる。その結果、抵抗が大きいＭＴＪ素子が絶縁破壊される。なお、ＭＴＪ素子が絶縁破壊されたか否かは、たとえば書込み終端回路（Write-Terminal Circuit）１３０などを用いて検知することができる。書込み終端回路１３０によりペアリングされた２つのメモリセル４１および４２のうちの一方のＭＴＪ素子が絶縁破壊されたことが検知されると、電圧制御回路４６から各ワードラインへの電源電圧ＶＤＤの供給が終了し、各メモリセル４１および４２への絶縁破壊電圧の印加が終了する。
ペアリングされたメモリセル４１および４２に対する読出しを行う場合、センスアンプ４７は、通常の読出し動作と同様の動作で、メモリセル４１および４２に対する読出しを行う。その際、ペアリングしたメモリセル４１および４２のどちらが絶縁破壊されたかに基づいて、センスアンプ４７（または差動増幅回路）の出力を０とするか１とするかを予め決定しておくことで、メモリセル４１および４２に対する読出しによってセンスアンプ４７の出力を０か１に決定することが可能となる。
また、図５に示すように、隣接する２つのメモリセル４１および４２をペアリングすることで、２つのメモリセルの微小なばらつきが検知し易くなるとともに、回路面積を大幅に縮小することが可能となる。すなわち、隣接する２つのメモリセルをペアリングした場合、センスアンプを用いた通常の読出し動作によって各ペアからＩＤ用のビットを読み出すことが可能となるため、回路の設計変更なしに、ＰＵＦ回路２１をメモリ２に組み込むことが可能となる。
図６は、実施形態２においてメモリ領域に設定されたＰＵＦ領域の一例を示す図である。２つのＭＴＪ素子をペアリングしていずれか一方を絶縁破壊する方法では、一方のＭＴＪ素子が確実に絶縁破壊される。そのため、図６に示すように、ＰＵＦ用に確保する必要のあるメモリセルの数をＰＵＦで使用するビット数の２倍の数にまで削減することが可能となる。具体例としては、たとえばＰＵＦ用として１２８ビットのＩＤが必要な場合、２５６個のメモリセル（ＭＴＪ素子）でＰＵＦ領域２１１を構成することができる。
なお、図６では、ＰＵＦ領域２１１のメモリセルが同じワードラインに配列されているが、ＰＵＦ用に必要になるビット、すなわちＰＵＦ領域２１１は、メモリ空間上に小さなブロックごとに分けて分散配置されてもよい。
実施形態２にかかる電子デバイスの基本構成は、実施形態１において図１および図２を用いて例示した電子デバイス１と同様の構成を備えていてよい。図７は、実施形態２にかかるＩＤ生成の動作例を示すフローチャートである。なお、図７では、セキュリティ制御回路６からＩＤ生成の指示を受けたＰＵＦ回路２１の動作に着目する。
図７に示すように、本動作において、ＰＵＦ回路２１がセキュリティ制御回路６からＩＤ生成の指示を受けると、まず、ＰＵＦ回路２１の絶縁破壊制御回路２１２がメモリ領域２３の一部の領域をＰＵＦ領域２１１として設定する（ステップＳ２０１）。ＰＵＦ領域２１１は、メモリ領域２３における一部の任意の領域であってよいが、ＩＤを生成するのに必要となるメモリセルのペア数に対して必要十分な数のメモリセルを含む領域として設定される。
つぎに絶縁破壊制御回路２１２は、ＰＵＦ領域２１１として設定したメモリ領域２３に含まれるメモリセルからペアリングする２つのメモリセルを抽出する（ステップＳ２０２）。つづいて、抽出した２つのメモリセルをメモリロジック上同じ状態にする。そこで実施形態２では、絶縁破壊制御回路２１２は、抽出した２つのメモリセルにおけるＭＴＪ素子の磁化を平行状態かもしくは反平行状態に揃える（ステップＳ２０３）。
つぎに、抽出した２つのメモリセルにＭＴＪ素子を絶縁破壊させる条件を与える。そこで実施形態２では、絶縁破壊制御回路２１２は、抽出した２つのメモリセルに対して同等の絶縁破壊電流の流入を開始する（ステップＳ２０４）。本例では、電流の流入時間によってＭＴＪ素子を絶縁破壊するため、ステップＳ２０４で流入開始される絶縁破壊電流は、通常の書込み動作の際に使用する電流値と同じ電流値であってよい。
抽出された２つのメモリセルセルには、製造プロセス誤差などによって微小な抵抗の差が存在するが、電流を流す操作により、この２つのメモリセルに接続されたセンスアンプや差動増幅回路によって２つのメモリセルの微妙な抵抗差が検知される。それにより、片方のメモリセルにかかる電圧が大きくなり、その結果、片方のメモリセルが絶縁破壊される。そこで絶縁破壊制御回路２１２は、書込み終端回路１３０によってメモリセルの絶縁破壊が検知されると（ステップＳ２０５）、メモリセルへの絶縁破壊電流の流入を停止する（ステップＳ２０６）。このように、ペアリングした２つのメモリセルのうちの一方を絶縁破壊することで、この２つのメモリセルに対してＩＤを構成するビットのうちの１ビットを設定することができる。
つぎに絶縁破壊制御回路２１２は、ＩＤの生成に必要な数のメモリセルのペアに対する絶縁破壊（すなわち、ビットの設定）が完了したか否かを判定し（ステップＳ２０７）、完了していない場合（ステップＳ２０７；ＮＯ）、ステップＳ２０２へリターンして、つぎのペアリングする２つのメモリセルに対する絶縁破壊を実行する。一方、必要数のメモリセルのペアに対する絶縁破壊が完了した場合（ステップＳ２０７；ＹＥＳ）、ＰＵＦ回路２１の読出し回路２１３が、ＰＵＦ領域２１１からの読出しを実行し（ステップＳ２０８）、読み出された値と、ＩＤの生成が完了したことを示すＩＤ生成完了通知とを出力回路２４を介してＣＰＵ３へ出力し（ステップＳ２０９）、本動作を終了する。
以上のような動作を実行することで、ＰＵＦに必要な出力ビット数の２倍のメモリセルでＩＤを生成することが可能となる。たとえばステップＳ２０７におけるＩＤの生成に必要な数を１２８ペアとした場合、１２８の２倍の２５６個のメモリセルで１２８ビットのＩＤを生成することが可能となる。
以上のように、実施形態２によれば、ＰＵＦ領域２１１として確保する必要のあるメモリセルの数、すなわちメモリ領域２３を大幅に削減することが可能となる。その結果、複雑な制御を必要とすることなく、メモリ領域を効率的に使用することが可能なデータ生成装置、電子デバイスおよび認証システムを実現することが可能となる。
また、図５に示す構成では、各メモリセルにおけるＭＴＪ素子４５にＮＭＯＳトランジスタで構成された選択トランジスタＱ４６が接続されている。このような構成では、選択トランジスタＱ４６とこの選択トランジスタＱ４６が形成される半導体基板との間にＭＴＪ素子４５が配置されるため、基板バイアス効果によって選択トランジスタＱ４６の閾値電圧が高くなる場合がある。このように、選択トランジスタＱ４６の閾値電圧が高くなることを低減する方法としては、ＭＴＪ素子４５に逆方向の電流を流す方法が効果的である。
通常では、選択トランジスタＱ４６からＭＴＪ素子４５へ向けて電流が流れる。したがって、ＭＴＪ素子４５の絶縁層３２を弱める際には、ＭＴＪ素子４５から選択トランジスタＱ４６へ電流が流れるように電位が設定される。たとえば図５におけるＶＤＤを基板電位とし、グランド（ＶＳＳ）側を高電位とすることで、ＭＴＪ素子４５から選択トランジスタＱ４６へ電流を流すことが可能である。この場合、基板バイアス効果が働かないため、選択トランジスタＱ４６の通常の閾値電圧でＭＴＪ素子４５に電流を流すことができる。ただし、メモリセル４１および４２からＩＤを読み出す際には選択トランジスタＱ４６からＭＴＪ素子４５へ電流を流す必要があるため、ＭＴＪ素子４５に逆方向の電流を流すことは、ＩＤを生成する最初の段階で行うことが好ましい。
その他の構成、動作および効果は、上述した実施形態１と同様であるため、ここでは詳細な説明を省略する。
実施形態３
つぎに、実施形態３にかかるデータ生成装置、電子デバイスおよび認証システムについて、図面を参照して詳細に説明する。実施形態３では、実施形態２で例示したクロスカップル方式について、いくつか例を挙げて説明する。なお、以下の説明において、上述した実施形態と同様の構成については同一の符号を付し、その重複する説明を省略する。
（第１クロスカップル方式例）
図８は、クロスカップル方式の第１の例にかかるメモリセルの概略構成例を示す模式回路図である。図８に例示するクロスカップル方式の構成では、ペアリングされた２つのメモリセル１１０および１２０が互いにインバータループに結合し、それらの出力が書込み終端回路１３０に接続される。
メモリセル１１０は、ＰＭＯＳトランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下、第１トランジスタという）Ｑ１と、クロスカップルインバータを構成するＮＭＯＳＦＥＴ（以下、第２トランジスタという）Ｑ３と、第１トランジスタＱ１のドレインと第２トランジスタＱ３のドレインとの間に接続されたＭＴＪ素子１１１と、ＭＴＪ素子１１１と第２トランジスタＱ３のドレインとを接続する配線から分岐する配線に接続されたＮＭＯＳトランジスタ（以下、読出しトランジスタという）Ｑ５とを備える。同様に、メモリセル１２０は、第１および第２トランジスタＱ２およびＱ４と、ＭＴＪ素子１２１と、読出しトランジスタＱ６とを備える。
書込み終端回路１３０は、２つのメモリセル１１０および１２０の出力を入力するＮＯＲ回路１３１と、ＮＯＲ回路１３１の出力に基づいてオン／オフするＮＭＯＳトランジスタ（以下、終端トランジスタという）Ｑ７と、メモリセル１１０および１２０に対する書込み時（絶縁破壊時を含む）や読出し時にそれぞれの第１トランジスタＱ１およびＱ２をオン／オフするＰＭＯＳトランジスタＱ８およびＮＭＯＳトランジスタＱ９とを備える。終端トランジスタＱ７は、ＰＭＯＳトランジスタＱ８のドレインとＮＭＯＳトランジスタＱ９のドレインとの間に接続されている。また、ＰＭＯＳトランジスタＱ８のゲートとＮＭＯＳトランジスタＱ９のゲートとは互いに接続されている。
メモリセル１１０のＰＭＯＳトランジスタＱ１のゲートとメモリセル１２０のＰＭＯＳトランジスタＱ２のゲートとは互いに接続されるとともに、書込み終端回路１３０におけるＰＭＯＳトランジスタＱ８のドレインとＮＭＯＳトランジスタＱ７のドレインースとを接続する配線に接続されている。また、各メモリセル１１０および１２０におけるＭＴＪ素子１１１／１２１とＮＭＯＳトランジスタＱ３／Ｑ４のドレインとの間は分岐されて、他方のメモリセル１２０／１１０における第２トランジスタＱ４／Ｑ３のゲートに接続されるとともに、書込み終端回路１３０におけるＮＯＲ回路１３１の入力に接続されている。
ＭＴＪ素子１１１または１２１を絶縁破壊する際には、書込み終端回路１３０におけるＰＭＯＳトランジスタＱ８およびＮＭＯＳトランジスタＱ９のゲートにイネーブル信号ＥＮが入力される。それにより、ＮＭＯＳトランジスタＱ９がオンし、ＰＭＯＳトランジスタＱ８がオフして、各メモリセル１１０および１２０の第１トランジスタＱ１およびＱ２がオンされる。第１トランジスタＱ１およびＱ２がオンした状態では、各メモリセル１１０および１２０のＭＴＪ素子１１１および１２１に同じ電流（絶縁破壊電流）が流れる。そこで、通常の書込みモードにおける電流流入時間以上電流を流し続けるか、あるいは、流す電流値を徐々に増やしていくと、ＭＴＪ素子１１１および１２１のうち抵抗値が小さいＭＴＪ素子（ここでは、ＭＴＪ素子１１１とする）により多くの電流が流れる。
ＭＴＪ素子１１１の方がＭＴＪ素子１２１よりも高抵抗であった場合、メモリセル１２０における第２トランジスタＱ４のドレイン電位がメモリセル１１０における第２トランジスタＱ３のドレイン電位よりも高電位となる。それにより、メモリセル１１０における第２トランジスタＱ３のゲート電位が高くなり、この第２トランジスタＱ３のドレイン電位が低下する。すると、メモリセル１２０における第２トランジスタＱ４のゲート電位がさらに低下してそのドレイン電位がさらに上昇する。それにより、メモリセル１１０における第２トランジスタＱ３のゲート電位がさらに上昇する。この過程はフィードバック工程であるため、最終的にはメモリセル１１０の第２トランジスタＱ３がオンし、メモリセル１２０の第２トランジスタＱ４がオフする。その結果、メモリセル１１０のＭＴＪ素子１１１に大きな電圧が印加され、このＭＴＪ素子１１１が絶縁破壊される。なお、メモリセル１２０におけるＭＴＪ素子１２１の抵抗値の方がメモリセル１１０におけるＭＴＪ素子１１１の抵抗値よりも高い場合には、逆にＭＴＪ素子１２１に大きな電圧が印加されて絶縁破壊される。
そこで、たとえばメモリセル１１０のＭＴＪ素子１１１が絶縁破壊されている場合にペアリングされた２つのメモリセル１１０および１２０が構成するＩＤのビット値（以下、ＰＵＦ値という）を“１”とし、メモリセル１２０のＭＴＪ素子１２１が絶縁破壊されている場合のＰＵＦ値を“０”と予め決定しておくことで、ペアリングされた２つのメモリセル１１０および１２０に対する読出しによって１ビット分のＰＵＦ値を得ることができる。以上のようにしてＰＵＦ値を決定することで、ＭＴＪ素子１１１とＭＴＪ素子１２１とのうちどちらの素子の抵抗が低いかは初期製造工程のばらつき等に依存するため、予測できないＰＵＦ値を形成することができる。
なお、ＭＴＪ素子１１１および１２１のうち一方が破壊された際には、書込み終端回路１３０における終端トランジスタＱ７がオフして、各メモリセル１１０および１２０の第１トランジスタＱ１およびＱ２がオフする。それにより、ＭＴＪ素子１１１および１２１への絶縁破壊電流の流入が停止される。
また、ペアリングされた２つのメモリセル１１０および１２０からＰＵＦ値を読み出す際には、書込み終端回路１３０におけるＰＭＯＳトランジスタＱ８およびＮＭＯＳトランジスタＱ９のゲートにイネーブル信号ＥＮを入力して各メモリセル１１０および１２０の第１トランジスタＱ１およびＱ２をオンした状態で、各メモリセル１１０および１２０の読出しトランジスタＱ５およびＱ６を介して各メモリセル１１０および１２０の値を読み出すことで、ＰＵＦ値が取得される。
（第２クロスカップル方式例）
図９は、クロスカップル方式の第２の例にかかるメモリセルの概略構成例を示す模式回路図である。図９に示すように、第２クロスカップル方式例にかかるメモリセル１１０Ａおよび１２０Ａは、それぞれ第１クロスカップル方式例におけるメモリセル１１０および１２０と同様の構成において、第１トランジスタＱ１およびＱ２が省略されている。このような構成では、各ＭＴＪ素子１１１および１２１に流す絶縁破壊電流が、各メモリセルの第２トランジスタＱ３およびＱ４で制御される。
（第３クロスカップル方式例）
図１０は、クロスカップル方式の第３の例にかかるメモリセルの概略構成例を示す模式回路図である。図１０に示すように、第３クロスカップル方式例にかかるメモリセル１１０および１２０は、それぞれ第１クロスカップル方式例におけるメモリセル１１０および１２０と同様の構成を備える。ただし、それぞれのメモリセル１１０および１２０における第２トランジスタＱ３およびＱ４は、共通のＮＭＯＳトランジスタＱ１０を介してグランド（ＶＳＳ）に接続されている。このような構成では、各ＭＴＪ素子１１１および１２１に流す絶縁破壊電流が、第１クロスカップル方式例と同様に、各メモリセルの第１トランジスタＱ１およびＱ２で制御される。ただし、各第２トランジスタＱ３およびＱ４とグランド（ＶＳＳ）との間に設けられたＮＭＯＳトランジスタＱ１０は、電位制御トランジスタとして機能する。すなわち、ＮＭＯＳトランジスタＱ１０のゲート電位Ｖａを調整することで、各ＭＴＪ素子１１１および１２１に流す絶縁破壊電流を調整することができる。
なお、上述した第１から第３クロスカップル方式例においても、絶縁破壊を起こす際にＭＴＪ素子１１１または１２１が中途半端に絶縁破壊するソフトブレークダウンモードが発生する可能性がある。ただし、実施形態３では、ソフトブレークダウンが発生した場合でもこのソフトブレークダウンによりさらに多くの電流が流れるために、確実に一方のＭＴＪ素子を絶縁破壊させることが可能である。
また、上述した第１から第３クロスカップル方式例において、ＭＴＪ素子１１１および１２１の抵抗差が各メモリセル１１０および１２０の第２トランジスタＱ３およびＱ４の閾値電圧のばらつきよりも小さい場合、この第２トランジスタＱ３およびＱ４の閾値電圧差を原因として、ＭＴＪ素子１１１および１２１の一方が破壊されることがある。この場合でも第２トランジスタＱ３およびＱ４の閾値電圧のばらつき自体がＰＵＦ値としての起源になるので、問題なくＰＵＦとして機能することができる。
ＭＴＪ素子１１１および１２１の抵抗値の差が第２トランジスタＱ３およびＱ４の閾値電圧の差よりも大きい場合にその差が検知できる条件は、以下の式（１）となる。式（１）において、ＶＴ１およびＶＴ２は、それぞれ第２トランジスタＱ３およびＱ４の閾値電圧であり、βはμＣＷ／Ｌ（μは移動度、Ｃはゲートキャパシタンス、ＷおよびＬはそれぞれゲートの幅と長さ）で決定される値である。
１／Ｒ２−１／Ｒ１＞β（ＶＴ１−ＶＴ２） …（１）
さらに、上述した第１から第３クロスカップル方式例では、各ＭＴＪ素子１１１および１２１への絶縁破壊電流の流入をオン／オフする書込み終端回路１３０を３つのトランジスタ（Ｑ７〜Ｑ９）を用いて構成した例を示したが、これは一例であり、より複雑な回路を用いることも可能である。さらにまた、たとえば各メモリセル１１０および１２０における読出しトランジスタＱ５およびＱ６の一方の出力をメモリ領域２３における他の領域（第２領域ともいう）に書き込んでおくことで、以降の動作ではＰＵＦ領域２１１からのＩＤの読出しを行わないようにすることも可能である。
その他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
実施形態４
つぎに、実施形態４にかかるデータ生成装置、電子デバイスおよび認証システムについて、図面を参照して詳細に説明する。実施形態４では、実施形態２で例示した差動増幅方式について、例を挙げて説明する。なお、以下の説明において、上述した実施形態と同様の構成については同一の符号を付し、その重複する説明を省略する。
図１１は、差動増幅方式のメモリセルの概略構成例を示す模式回路図である。図１１に例示する差動増幅方式の構成では、ペアリングされた２つのメモリセル４１０および４２０それぞれの出力が書込み終端回路１３０に接続される。
メモリセル４１０は、ＭＴＪ素子１１１と、ＮＭＯＳトランジスタＱ３（実施形態３における第２トランジスタＱ３に相当）とを備える。同様に、メモリセル４２０は、ＭＴＪ素子１２１と、ＮＭＯＳトランジスタＱ４（実施形態３における第２トランジスタＱ４に相当）とを備える。各メモリセル４１０および４２０のＮＭＯＳトランジスタＱ３およびＱ４は、そのゲートが結合されて差動増幅回路を構成している。この差動増幅回路の共通ゲートは、書込み終端回路１３０における終端トランジスタＱ７のソースとＮＭＯＳトランジスタＱ９のドレインとを接続する配線に接続されている。
ＭＴＪ素子１１１／１２１とＮＭＯＳトランジスタＱ３／Ｑ４のドレインとを接続する配線は分岐されて、書込み終端回路１３０におけるＮＯＲ回路１３１の入力に接続されている。また、各メモリセル４１０および４２０のＮＭＯＳトランジスタＱ３およびＱ４のソースは、定電流回路４０１を介してグランド（ＶＳＳ）に接続されている。
ＭＴＪ素子１１１または１２１を絶縁破壊する際には、書込み終端回路１３０におけるＰＭＯＳトランジスタＱ８およびＮＭＯＳトランジスタＱ９のゲートにイネーブル信号ＥＮの反転値が入力される。それにより、ＮＭＯＳトランジスタＱ９がオフし、ＰＭＯＳトランジスタＱ８がオンして、各メモリセル４１０および４２０のＮＭＯＳトランジスタＱ３およびＱ４がオンされる。ＮＭＯＳトランジスタＱ３およびＱ４がオンした状態では、各メモリセル４１０および４２０のＭＴＪ素子１１１および１２１に同じ電流（絶縁破壊電流）が流れる。そこで、通常の書込みモードにおける電流流入時間以上電流を流し続けるか、あるいは、流す電流値を徐々に増やしていくと、ＭＴＪ素子１１１および１２１のうち抵抗値が小さいＭＴＪ素子（ここでは、ＭＴＪ素子１２１とする）により多くの電流が流れる。ここで、定電流回路４０１を介して半導体基板に流れる電流ＩＳＳは一定である。そのため、ＭＴＪ素子１２１により多くの電流が流れると、相対的にＭＴＪ素子１１１に流れる電流は少なくなる。この過程は、ＭＴＪ素子１２１の破壊が進むほど顕著になり、その結果、ＭＴＪ素子１２１が絶縁破壊を引き起こす。ＭＴＪ素子１２１が絶縁破壊した後には、電源電圧ＶＤＤから流入した絶縁破壊電流のほとんどがＭＴＪ素子１２１に流れるため、ＭＴＪ素子１１１が保護されることになる。
このようにしてＭＴＪ素子１１１および１２１のうち一方が破壊された際には、書込み終端回路１３０における終端トランジスタＱ７がオフして、各メモリセル４１０および４２０のＮＭＯＳトランジスタＱ３およびＱ４がオフする。それにより、ＭＴＪ素子１１１および１２１への絶縁破壊電流の流入が停止される。
また、ペアリングされた２つのメモリセル４１０および４２０からＰＵＦ値を読み出す際には、書込み終端回路１３０におけるＰＭＯＳトランジスタＱ８およびＮＭＯＳトランジスタＱ９のゲートにイネーブル信号ＥＮを入力して各メモリセル４１０および４２０のＮＭＯＳトランジスタＱ３およびＱ４をオンすることでＭＴＪ素子１１１および１２１に電流を流し、出力Ｖｏｕｔ１とＶｏｕｔ２との電圧値を取得することで、この２つの出力Ｖｏｕｔ１およびＶｏｕｔ２の組み合わせから、ペアリングされた２つのメモリセル１１０および１２０のＰＵＦ値を取得することができる。
なお、実施形態３と同様に、たとえば各メモリセル４１０および４２０の出力Ｖｏｕｔ１およびＶｏｕｔ２をメモリ領域２３における他の領域（第２領域ともいう）に書き込んでおくことで、以降の動作ではＰＵＦ領域２１１からのＩＤの読出しを行わないようにすることも可能である。
その他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
実施形態５
つぎに、実施形態５にかかるデータ生成装置、電子デバイスおよび認証システムについて、図面を参照して詳細に説明する。実施形態５では、実施形態４で例示した差動増幅方式によるメモリセルの他の構成例を、いくつか例を挙げて説明する。なお、以下の説明では、メモリセルの構成を抜粋して説明する。また、以下の説明において、上述した実施形態と同様の構成については同一の符号を付し、その重複する説明を省略する。
（第１の他の差動増幅方式例）
図１２は、第１の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。図１２に例示する構成では、各メモリセル５１０／５２０は、ＭＴＪ素子１１１／１２１と、ＮＭＯＳトランジスタＱ３／Ｑ４（実施形態３における第２トランジスタＱ３／Ｑ４に相当）と、定抵抗素子１１２／１２２とを備える。ＮＭＯＳトランジスタＱ３のソースとＮＭＯＳトランジスタＱ４のソースとは、定抵抗素子１１２および１２２を介して接続されており、この２つの定抵抗素子１１２および１２２を接続するノード配線は、定電流回路４０１を介してグランド（ＶＳＳ）に接続されている。この構成においても、各メモリセル５１０および５２０のＮＭＯＳトランジスタＱ３およびＱ４のゲートが結合されて差動増幅回路が構成されている。
（第２の他の差動増幅方式例）
図１３は、第２の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。図１３に例示する構成では、各メモリセル６１０／６２０は、第１トランジスタＱ１／Ｑ２と、第２トランジスタＱ３／Ｑ４と、ＭＴＪ素子１１１／１２１とを備える。第２トランジスタＱ３およびＱ４は、共通のＮＭＯＳトランジスタＱ１０を介してグランド（ＶＳＳ）に接続されている。この構成においても、各メモリセル６１０および６２０の第２トランジスタＱ３およびＱ４のゲートが結合されて差動増幅回路が構成されている。
（第３の他の差動増幅方式例）
図１４は、第３の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。図１４に例示する構成では、各メモリセル７１０／７２０は、ＮＭＯＳトランジスタＱ３／Ｑ４およびＱ１１／Ｑ１２と、ＭＴＪ素子１１１／１２１とを備える。ＮＭＯＳトランジスタＱ３およびＱ４は、共通のＮＭＯＳトランジスタＱ１０を介してグランド（ＶＳＳ）に接続されている。また、メモリセル７１０のＮＭＯＳトランジスタＱ１１のソースとＮＭＯＳトランジスタＱ３のドレインとを接続する配線は、抵抗７０１を介して、メモリセル７２０のＭＴＪ素子１２１とＮＭＯＳトランジスタＱ１２とを接続する配線に接続されている。この構成においても、各メモリセル７１０および７２０のＮＭＯＳトランジスタＱ３およびＱ４のゲートが結合されて差動増幅回路が構成されている。
（第４の他の差動増幅方式例）
図１５は、第４の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。図１５に例示する構成では、各メモリセル８１０／８２０は、ＭＴＪ素子１１１／１２１と、第１トランジスタＱ１／Ｑ２と、第２トランジスタＱ３／Ｑ４とを備える。ＭＴＪ素子１１１および１２１は、メモリセル８１０における第１トランジスタＱ１のドレインと第２トランジスタＱ３のドレインとを接続する配線と、メモリセル８２０における第１トランジスタＱ２のドレインと第２トランジスタＱ４のドレインとを接続する配線とを接続する配線上に直列に接続されている。ＭＴＪ素子１１１および１２１の間の配線は分岐され、各第１トランジスタＱ１およびＱ２のゲートに接続されている。また、第２トランジスタＱ３およびＱ４は、共通のＮＭＯＳトランジスタＱ１０を介してグランド（ＶＳＳ）に接続されている。この構成においても、各メモリセル８１０および８２０の第２トランジスタＱ３およびＱ４のゲートが結合されて差動増幅回路が構成されている。
（第５の他の差動増幅方式例）
図１６は、第５の他の差動増幅方式例にかかるメモリセルの概略構成例を示す模式回路図である。図１６に例示する構成では、各メモリセル９１０／９２０は、第１トランジスタＱ１／Ｑ２と、ＭＴＪ素子１１１／１２１と、第２トランジスタＱ３／Ｑ４とを備える。第２トランジスタＱ３およびＱ４は、共通のＮＭＯＳトランジスタＱ１０を介してグランド（ＶＳＳ）に接続されている。また、ＭＴＪ素子１１１／１２１と第２トランジスタＱ３／Ｑ４とを接続する配線は分岐され、各第１トランジスタＱ１／Ｑ２のゲートに接続されている。この構成においても、各メモリセル９１０および９２０の第２トランジスタＱ３およびＱ４のゲートが結合されて差動増幅回路が構成されている。
以上の第１から第５の他の差動増幅方式例のように、同様の構成のメモリセルを左右対称に配置することで、製造プロセスの微妙な違いを反映したＰＵＦの単位セルを作製することができる。
その他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
なお本明細書では、書込み終端回路（Write-Terminal Circuit）について、たとえば図５の書込み終端回路１３０に示すように、セルの出力変化を検知する方式を記述したが、入力する電流（ここでは単にＶＤＤとしている）の変化を検知する方式とすることも可能である。具体的には、破壊前の電流値をキャパシタンスなどで記憶しておき、この電圧に対しての変化を検知することで、ＭＴＪ素子の絶縁破壊を検知することも可能である。また、たとえば非特許文献３で開示された読出し回路などを適用することも可能である。
上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。
１…電子デバイス、２…メモリ、３…ＣＰＵ、４…入力部、５…出力部、６…セキュリティ制御回路、７…内部バス、２１…ＰＵＦ回路、２１１…ＰＵＦ領域、２１２…絶縁破壊制御回路、２１３…読出し回路、２３…メモリ領域、２４…出力回路、４１，４２，４３，４４，１１０，１１０Ａ，１２０，１２０Ａ，４１０，４２０，５１０，５２０，６１０，６２０，７１０，７２０，８１０，８２０，９１０，９２０…メモリセル、４５，１１１，１２１…ＭＴＪ素子、４７…センスアンプ、４８…電源制御回路、１１２，１２２…定抵抗素子、１３０…書込み終端回路、１３１…ＮＯＲ回路、Ｑ１，Ｑ２…ＰＭＯＳトランジスタ（第１トランジスタ）、Ｑ３，Ｑ４…ＮＭＯＳトランジスタ（第２トランジスタ）、Ｑ５，Ｑ６…読出しトランジスタ、Ｑ７…終端トランジスタ、Ｑ８…ＰＭＯＳトランジスタ、Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２…ＮＭＯＳトランジスタ、Ｑ４６…選択トランジスタ、４０１…定電流回路

Claims (10)

  1. それぞれ抵抗変化素子を含む複数のメモリセルを備えるメモリ領域と、
    前記メモリ領域の一部の第１領域に含まれるメモリセルに対して前記抵抗変化素子を絶縁破壊する電流または電圧を供給する第１回路と、
    前記第１領域に含まれる前記メモリセルから読み出された値を出力する第２回路と、
    前記第２回路から出力された値に基づいてＩＤを生成するＩＤ生成回路と、を備え、
    前記第１回路は、前記第１領域に含まれる第１および第２のメモリセルのうち一方の前記抵抗変化素子を絶縁破壊し、
    前記第２回路は、前記第１および第２のメモリセルから読み出された値に基づいてビット値を決定し、
    前記ＩＤ生成回路は、前記第２回路で決定された前記ビット値に基づいて前記ＩＤを生成する
    データ生成装置。
  2. 前記第１回路は、前記電流の電流値または流入時間、もしくは、前記電圧の電圧値または印加時間を制御することで前記第１領域に含まれる前記メモリセルの前記抵抗変化素子を絶縁破壊する請求項１に記載のデータ生成装置。
  3. 前記ＩＤ生成回路は、前記第２回路から出力された前記値に基づいて前記抵抗変化素子が絶縁破壊されたメモリセルのアドレスを特定し、特定した前記アドレスに基づいて前記ＩＤを生成する請求項１または２に記載のデータ生成装置。
  4. 前記第１および第２のメモリセルは、互いにクロスカップルされたトランジスタをそれぞれ備え、
    前記第１および第２のメモリセルそれぞれの前記抵抗変化素子は、前記トランジスタにそれぞれ接続されている
    請求項１に記載のデータ生成装置。
  5. 前記第１および第２のメモリセルは、互いのゲートが結合されることで差動増幅回路を構成するトランジスタをそれぞれ備え、
    前記第１および第２のメモリセルそれぞれの前記抵抗変化素子は、前記トランジスタにそれぞれ接続されている
    請求項１に記載のデータ生成装置。
  6. 前記抵抗変化素子が絶縁破壊したことを検知する第３回路をさらに備え、
    前記第１回路は、前記第３回路によって前記抵抗変化素子が絶縁破壊されたことが検知された場合、前記電流または前記電圧の供給を停止する
    請求項１〜５のいずれか１項に記載のデータ生成装置。
  7. 前記抵抗変化素子は、磁気抵抗素子である請求項１〜６のいずれか１項に記載のデータ生成装置。
  8. 前記ＩＤ生成回路は、生成した前記ＩＤを前記メモリ領域における前記第１領域とは異なる第２領域に格納する請求項１〜７のいずれか１項に記載のデータ生成装置。
  9. 請求項１〜８のいずれか１項に記載のデータ生成装置と、
    前記データ生成装置で生成された前記ＩＤを所定のネットワークへ出力する出力部と
    を備える電子デバイス。
  10. 請求項９に記載の電子デバイスと、
    前記所定のネットワークを介して前記電子デバイスから受信した前記ＩＤを用いて前記電子デバイスに対する認証を実行するサーバと
    を備える認証システム。
JP2016052727A 2016-03-16 2016-03-16 データ生成装置、電子デバイスおよび認証システム Active JP6495853B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016052727A JP6495853B2 (ja) 2016-03-16 2016-03-16 データ生成装置、電子デバイスおよび認証システム
US15/256,783 US10298407B2 (en) 2016-03-16 2016-09-06 Data generation apparatus, electronic device, and authentication system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016052727A JP6495853B2 (ja) 2016-03-16 2016-03-16 データ生成装置、電子デバイスおよび認証システム

Publications (2)

Publication Number Publication Date
JP2017169049A JP2017169049A (ja) 2017-09-21
JP6495853B2 true JP6495853B2 (ja) 2019-04-03

Family

ID=59847170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016052727A Active JP6495853B2 (ja) 2016-03-16 2016-03-16 データ生成装置、電子デバイスおよび認証システム

Country Status (2)

Country Link
US (1) US10298407B2 (ja)
JP (1) JP6495853B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3270539B1 (en) * 2016-07-10 2021-03-10 IMEC vzw Breakdown-based physical unclonable function
US10177923B2 (en) * 2016-07-15 2019-01-08 Hiroshi Watanabe Electronic appliance and network of the same
DE102017102037A1 (de) * 2017-02-02 2018-08-02 Infineon Technologies Ag Physisch unklonbare funktionsschaltung
US10572190B2 (en) * 2017-05-17 2020-02-25 Winbond Electronics Corp. Physical unclonable function code providing apparatus and providing method thereof
US10311930B1 (en) * 2018-04-05 2019-06-04 Qualcomm Incorporated One-time programming (OTP) magneto-resistive random access memory (MRAM) bit cells in a physically unclonable function (PUF) memory in breakdown to a memory state from a previous read operation to provide PUF operations
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
JP6646103B2 (ja) * 2018-05-30 2020-02-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置
US10424380B1 (en) * 2018-06-15 2019-09-24 Qualcomm Incorporated Physically unclonable function (PUF) memory employing static random access memory (SRAM) bit cells with added passive resistance to enhance transistor imbalance for improved PUF output reproducibility
US10832774B2 (en) * 2019-03-01 2020-11-10 Samsung Electronics Co., Ltd. Variation resistant 3T3R binary weight cell with low output current and high on/off ratio
US10803942B1 (en) 2019-06-07 2020-10-13 Qualcomm Technologies, Inc. Transistor noise tolerant, non-volatile (NV) resistance element-based static random access memory (SRAM) physically unclonable function (PUF) circuits, and related systems and methods
KR102651232B1 (ko) * 2019-07-18 2024-03-25 삼성전자주식회사 자기접합 메모리 장치 및 자기접합 메모리 장치의 데이터 리드 방법
KR20210077839A (ko) * 2019-12-17 2021-06-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
GB201919297D0 (en) 2019-12-24 2020-02-05 Aronson Bill Temperature sensing physical unclonable function (puf) authenication system
US11516028B2 (en) 2019-12-24 2022-11-29 CERA Licensing Limited Temperature sensing physical unclonable function (PUF) authentication system
US11239414B2 (en) * 2020-03-24 2022-02-01 International Business Machines Corporation Physical unclonable function for MRAM structures
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits
US12087397B1 (en) 2020-04-06 2024-09-10 Crossbar, Inc. Dynamic host allocation of physical unclonable feature operation for resistive switching memory
CN115273932A (zh) * 2020-04-06 2022-11-01 昕原半导体(上海)有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
TWI770950B (zh) * 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法
US11784835B2 (en) * 2021-02-24 2023-10-10 Nvidia Corp. Detection and mitigation of unstable cells in unclonable cell array
US11750192B2 (en) * 2021-02-24 2023-09-05 Nvidia Corp. Stability of bit generating cells through aging
US20230046138A1 (en) * 2021-08-12 2023-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reconfigurable in-memory physically unclonable function
US11984160B2 (en) 2022-02-24 2024-05-14 Globalfoundries U.S. Inc. Physical unclonable functions based on a circuit including resistive memory elements

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5369608A (en) * 1992-10-23 1994-11-29 Samsung Electronics Co., Ltd. Apparatus for relieving standby current fail of memory device
US6760472B1 (en) 1998-12-14 2004-07-06 Hitachi, Ltd. Identification method for an article using crystal defects
JP2000235636A (ja) 1998-12-14 2000-08-29 Hitachi Ltd 欠陥情報を利用した情報媒体
WO2009018647A1 (en) 2007-08-08 2009-02-12 Tony Mayer Non-retro-reflective license plate imaging system
DE102010024622B4 (de) 2010-06-22 2012-12-13 Infineon Technologies Ag Identifikationsschaltung und Verfahren zum Erzeugen eines Identifikationsbits
JP5499365B2 (ja) 2010-09-29 2014-05-21 国立大学法人神戸大学 メモリセルアレイを用いたｉｄチップおよびその生成方法
JP5420114B2 (ja) * 2011-06-02 2014-02-19 三菱電機株式会社 鍵情報生成装置及び鍵情報生成方法
JP5204291B1 (ja) * 2011-12-02 2013-06-05 株式会社東芝 ホスト装置、装置、システム
JPWO2013088939A1 (ja) * 2011-12-13 2015-04-27 日本電気株式会社 識別情報生成装置及び識別情報生成方法
JP5831203B2 (ja) * 2011-12-20 2015-12-09 富士通株式会社 個体別情報生成装置、暗号化装置、認証システム、及び個体別情報生成方法
US9088278B2 (en) 2013-05-03 2015-07-21 International Business Machines Corporation Physical unclonable function generation and management
JP6129654B2 (ja) 2013-06-13 2017-05-17 株式会社東芝 認証装置、認証方法およびプログラム
US9230630B2 (en) 2013-09-09 2016-01-05 Qualcomm Incorporated Physically unclonable function based on the initial logical state of magnetoresistive random-access memory
US9343135B2 (en) 2013-09-09 2016-05-17 Qualcomm Incorporated Physically unclonable function based on programming voltage of magnetoresistive random-access memory
US9298946B2 (en) * 2013-09-09 2016-03-29 Qualcomm Incorporated Physically unclonable function based on breakdown voltage of metal-insulator-metal device
US20150071432A1 (en) 2013-09-09 2015-03-12 Qualcomm Incorporated Physically unclonable function based on resistivity of magnetoresistive random-access memory magnetic tunnel junctions
JP6030050B2 (ja) 2013-12-27 2016-11-24 株式会社東芝 Ｉｄ生成装置、ｉｄ生成方法、およびｉｄ生成システム
JP6239471B2 (ja) 2014-09-19 2017-11-29 株式会社東芝 認証システム、認証装置および認証方法
JP6419614B2 (ja) 2015-03-17 2018-11-07 株式会社東芝 データ生成装置および認証システム
JP6617924B2 (ja) * 2015-06-18 2019-12-11 パナソニックＩｐマネジメント株式会社 耐タンパ性を有する不揮発性メモリ装置および集積回路カード、不揮発性メモリ装置の認証方法、個体識別情報生成方法
JP2017028354A (ja) * 2015-07-16 2017-02-02 渡辺　浩志 電子装置ネットワーク及びチップ認証方式

Also Published As

Publication number Publication date
US20170272258A1 (en) 2017-09-21
US10298407B2 (en) 2019-05-21
JP2017169049A (ja) 2017-09-21

Similar Documents

Publication Publication Date Title
JP6495853B2 (ja) データ生成装置、電子デバイスおよび認証システム
US10580484B2 (en) Semiconductor integrated circuit device
Krishna et al. MECCA: A robust low-overhead PUF using embedded memory array
TWI497521B (zh) 具有冗餘感測放大器之記憶體
CN103531235A (zh) 用于电阻型存储器的感测放大器电路
Zhang et al. Highly reliable spin-transfer torque magnetic RAM-based physical unclonable function with multi-response-bits per cell
Dodo et al. A spintronics memory PUF for resilience against cloning counterfeit
KR20150104333A (ko) 증폭기 회로 및 이를 포함하는 반도체 메모리 장치
Pandey et al. Noise-resilient SRAM physically unclonable function design for security
Chellappa et al. SRAM-based unique chip identifier techniques
US11955157B2 (en) Physically unclonable function apparatus based on ferroelectric elements and operation method thereof
CN103778953B (zh) Sram的存储单元
KR101799905B1 (ko) 메모리를 이용한 물리적 복제 불가능 함수 보안 칩
KR100893475B1 (ko) 감지 회로 및 감지 증폭기
JP2004111031A (ja) 能動負荷回路を具備する半導体メモリ装置及びそれに関連した方法
US10121530B2 (en) Implementing eFuse visual security of stored data using EDRAM
JP2018142396A (ja) 半導体集積回路装置
JP6339714B2 (ja) 半導体集積回路装置
Jo et al. Variation-tolerant sensing circuit for ultralow-voltage operation of spin-torque transfer magnetic RAM
US20230162772A1 (en) Hot carrier injection programming and security
JP5054298B2 (ja) 半導体装置及びｉｃタグ
US20150221352A1 (en) Semiconductor devices including e-fuse arrays
Agrawal et al. IoT-Based Designing of Single Bit Six-Transistor Static Random Access Memory Cell Architecture for Industrial Applications
KR20230140467A (ko) 핫 캐리어 주입 프로그래밍 및 보안
Nii SRAM-Based Physical Unclonable Functions (PUFs) to Generate Signature Out of Silicon for Authentication and Encryption

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190307

R151 Written notification of patent or utility model registration

Ref document number: 6495853

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151