CN103778953B - Sram的存储单元 - Google Patents

Abstract

本发明公开了一种SRAM的存储单元，包括：用于信息存储的存储电路，分别与字线、位线和反位线电连接；用于平衡流经所述存储电路电流的电流平衡电路，连接于所述存储电路的接地点和接地端之间。其中，所述电流平衡电路包括：第七MOS晶体管，其漏极与所述存储电路的接地点电连接，其源极与接地端电连接，其栅极用于接收列选信号；第八MOS晶体管，其漏极与所述存储电路的接地点电连接，其源极与接地端电连接，其栅极用于接收行选信号。因为第七MOS晶体管和第八MOS晶体管组成的电流平衡电路的存在，在进行写操作时，从电流的变化上无法判断是否有数据写入存储单元。因此，可防止功耗分析攻击，进而可以有效防止存储单元所存储信息的泄露。

Description

SRAM的存储单元

技术领域

本发明涉及芯片安全领域，特别涉及一种针对SRAM（Static RAM，静态随机读写存储器）防止功耗分析攻击的存储单元。

背景技术

安全性问题已经成为当前许多芯片设计的首要考虑的问题。尤其对于基于具有一定规律的运算法则所设计的设备来说，被盗用内部相关数据的风险变得越来越高。比如一些低端处理器、感应器和智能卡等采用特定运算法则的产品，尤其是如今广泛应用的非接触式的智能卡，其安全性的问题面临着很大的危险。

随着智能卡的应用范围逐步扩大，对安全性的问题的要求越来越高，不仅要求保证数据等的安全性，而且在此基础上还要降低功耗，节约成本。对智能卡的安全性造成威胁的方面很多，主要有逻辑攻击、物理攻击、旁路攻击、对传送方面的攻击等，尤其是旁路攻击中的功耗分析攻击（PAA，PowerAnalysisAttack），易于实现，对智能卡的安全性有很大的威胁。因此针对功耗分析攻击的研究一直是智能卡安全问题研究的热点。

SRAM是智能卡等各类芯片中的重要组成部分，其主要作用为数据存储。在包括SRAM的各种智能卡以及各类芯片的实现电路在运行过程中会泄漏一些运算时间、电磁辐射、功耗等方面的信息，透过这类信息，可以进行分析以获得智能卡等芯片中的敏感数据或者密钥等，这种方法被称之为旁路攻击（SCA，Side Channel Attacks）。其中利用功耗信息的旁路攻击称为功耗分析攻击，该方法可低成本、快速、无损地提取出密码芯片中的密钥等关键数据，对智能卡的安全性构成巨大的威胁。

目前，对于功耗分析攻击所采取的对策主要有两大方面，软件方法和硬件方法，并且多数的研究集中在软件方面的应用上。软件方法主要是通过对某一系统的功耗，随机或者相对其他的部分保持一致。但是这些软件方法一般是针对特定的运算法则而设计，应用范围不广，而且会有很大的性能牺牲，如果有更为高级的攻击手法，这些对策则会更加的易于被攻破。硬件方法，主要是指采用自同步的双轨逻辑单元、动态或者差分逻辑单元等。尽管如此，这些方法同样牺牲了很大的性能指标，更糟糕的是 这些方法可能带来更多的风险，例如使系统更易于遭受时序攻击等，并且这些方法并不是把存储器的安全性作为第一位来考虑。另外，还有一些硬件方法是从结构层面上进行考虑，这对于寄存器随机重命名或者在指令窗口对指令进行处理来说都会使得功耗分析攻击变得困难。但是这些方法并不适合低端处理器，因为这些低端处理器并不具有寄存器重命名机制或者没有大的指令窗口实现无序执行。

虽然，当前针对功耗分析攻击的研究一直是智能卡安全领域的热点。但是所采取的对策主要都是针对整个存储器的或者针对I/O（输入/输出）模块等等，而对于具体的存储单元的研究却很少提及。因此，针对于功耗分析攻击的防范，对于存储单元而言还有待改进之必要。

如图1所示，为现有技术中的一种SRAM的存储单元电路结构示意图。该存储单元为一常见的6管存储单元。其中，第一MOS（Metal Oxide Semiconductor，金属氧化物半导体）晶体管M1、第二MOS晶体管M2、第五MOS晶体管M5和第六MOS晶体管M6为NMOS（N Metal OxideSemiconductor，N型金属氧化物半导体）晶体管，第三MOS晶体管M3和第四MOS晶体管M4为PMOS（P Metal Oxide Semiconductor，P型金属氧化物半导体）晶体管。其中，第三MOS晶体管M3的漏极和第四MOS晶体管M4的源极均与第一电源电压VDD电连接；第三MOS晶体管M3的源极、第四MOS晶体管M4的栅极、第一MOS晶体管M1的漏极、第二MOS晶体管M2的栅极以及第五MOS晶体管M5的源极电连接于第一存储节点A；第四MOS晶体管M4的漏极、第三MOS晶体管M3的栅极、第二MOS晶体管M2的漏极、第一MOS晶体管M1的栅极以及第六MOS晶体管M6的源极电连接于第二存储节点B；第一MOS晶体管M1的源极和第二MOS晶体管M2的源极均接地；第五MOS晶体管M5的栅极和第六MOS晶体管M6的栅极均与字线WL（Word Line）电连接；第五MOS晶体管M5的漏极与位线BL（Bit Line）电连接，第六MOS晶体管M6的漏极与反位线BLX电连接。

图1所示的SRAM的存储单元，由6个MOS晶体管组成，整个存储单元具有对称性。其中第一MOS晶体管M1、第二MOS晶体管M2、第三MOS晶体管M3和第四MOS晶体管M4构成双稳态电路，用来锁存1位数字信号。第五MOS晶体管M5和第六MOS晶体管M6为传输晶体管，它们在进行读/写操作时用于将存储单元与外围电路进行连接或者断开操作。对存储单元进行读取操作时，向字线WL施加高电平使能信号，进而使得当字线WL为高电平时，第五MOS晶体管M5和第六MOS晶体管M6导通，使存储单元信息的信号传递到位线BL，使存储单元信息的反信号传递到反位线BLX，外围电路通过位线BL和反位线BLX读取信息。当进行写操作时，SRAM单元阵列的外围电路将电压传递到位线BL和反位线BLX上作为输入，向字线WL施加使能信号使得第五MOS晶体管M5和第六MOS晶体管M6导通后，信息写入存储单元。

以下以写入数据“0”为例，对现有的图1所示的SRAM的存储单元的写过程进行介绍。

SRAM的存储单元的初始状态为：SRAM存储单元内部的第一存储节点A存“0”，第二存储节点B存“1”，位线BL和反位线BLX被预充电到“1”。当字线WL有效时，即字线WL为逻辑“1”时，开始进行读操作。反位线BLX上电压由高电平开始放电至低电平，第四MOS晶体管M4和第六MOS晶体管M6反相器发生翻转，第二存储节点B处数据被重写为“0”。位线BL电压维持在高电平，因为第二存储节点B的电压下降，当第三MOS晶体管M3管导通时，第一存储节点A的电压被抬升，由“0”变为“1”，在该过程中，数据发生了二次变化。因此该现有的SRAM存储单元结构能够从外部电流的变化知道，SRAM存储单元被写入数据。

因此，现有的SRAM的存储单元，在进行读/写操作时，存储单元中的电流会产生变化，因而能够利用功耗分析攻击手段从外部获取存储单元的数据是否发生改变的信息，因此将造成SRAM存储单元所存储信息的泄露，进而带来极大的安全隐患。

发明内容

有鉴于此，本发明提供一种SRAM的存储单元，以防止功耗分析攻击手段从外部对所述存储单元的所存储的数据信息的获取，进而存储单元所存储信息的泄露，保障存储数据的安全。

本申请的技术方案是这样实现的：

一种SRAM的存储单元，包括：

用于信息存储的存储电路，分别与字线WL、位线BL和反位线BLX电连接；

用于平衡流经所述存储电路电流的电流平衡电路，连接于所述存储电路的接地点和接地端之间。

进一步，所述电流平衡电路包括：

一第七MOS晶体管，其漏极与所述存储电路的接地点电连接，其源极与接地端电连接，其栅极用于接收列选信号CS；

一第八MOS晶体管，其漏极与所述存储电路的接地点电连接，其源极与接地端电连接，其栅极用于接收行选信号RS。

进一步，所述第七MOS晶体管和第八MOS晶体管均为NMOS晶体管。

进一步，所述存储电路包括：

一第一MOS晶体管，其漏极电连接于第一存储节点，其源极与所述接地点电连接，其栅极电连接于第二存储节点；

一第二MOS晶体管，其漏极电连接于所述第二存储节点，其源极与所述接地点电连接，其栅极电连接于所述第一存储节点；

一第三MOS晶体管，其漏极电连接于第一电源电压VDD，其源极电连接于所述第一存储节点，其栅极电连接于所述第二存储节点；

一第四MOS晶体管，其源极电连接于所述第一电源电压VDD，其漏极电连接于所述第二存储节点，其栅极电连接于所述第一存储节点；

一第五MOS晶体管，其漏极电连接于位线BL，其源极电连接于所述第一存储节点，其栅极电连接于字线WL；

一第六MOS晶体管，其漏极电连接于反位线BLX，其源极电连接于所述第二存储节点，其栅极电连接于所述字线WL。

进一步，所述第一MOS晶体管、第二MOS晶体管、第五MOS晶体管和第六MOS晶体管均为NMOS晶体管，所述第三MOS晶体管和第四MOS晶体管均为PMOS晶体管。

从上述方案可以看出，本发明的SRAM的存储单元，由于增加了由第七MOS晶体管或者第八MOS晶体管组成的电流平衡电路，进而在对所述存储单元进行写操作时，无论写入什么数据，从电流的变化上都无法判断出是否有数据写入存储单元。因此，利用功耗分析攻击手段无法从外部获取本发明的SRAM的存储单元的数据是否发生改变的信息，进而可以有效防止SRAM存储单元所存储信息的泄露，保障存储数据的安全。

附图说明

图1为现有技术中的一种SRAM的存储单元电路结构示意图；

图2为本发明的SRAM的存储单元的结构框图；

图3为本发明的SRAM的存储单元的电路结构示意图；

图4为本发明的SRAM的存储单元进行写操作时的时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实 施例，对本发明作进一步详细说明。

如图2所示，本发明的SRAM的存储单元，包括存储电路1和电流平衡电路2；其中，存储电路1用于进行信息存储，所述存储电路1分别与字线WL、位线BL和反位线BLX电连接；电流平衡电路2用于平衡流经存储电路1的电流，所述电流平衡点路2连接于所述存储电路1的接地点和接地端之间。

本发明的SRAM的存储单元，由于电流平衡电路2的存在，使得当对存储单元进行写操作时，不管写入什么数据，从电流的变化上无法判断出是有数据写入存储单元。

本发明的SRAM的存储单元结构简单，仅在现有的SRAM的存储单元基础上增加电流平衡电路2即可实现，以下结合现有常用的6管存储单元对本发明的SRAM的存储单元进行介绍，具体参见图3所示。

图3所示中的本发明的SRAM的存储单元中的存储电路1与现有SRAM的存储单元的电路结构相同，包括第一MOS晶体管M1、第二MOS晶体管M2、第三MOS晶体管M3、第四MOS晶体管M4、第五MOS晶体管M5和第六MOS晶体管M6，其中第一MOS晶体管M1、第二MOS晶体管M2、第五MOS晶体管M5和第六MOS晶体管M6均为NMOS晶体管，第三MOS晶体管M3和第四MOS晶体管M4均为PMOS晶体管；第一MOS晶体管M1的漏极电连接于第一存储节点A，第一MOS晶体管M1的源极与接地点C电连接，第一MOS晶体管M1的栅极电连接于第二存储节点B；第二MOS晶体管M2的漏极电连接于所述第二存储节点B，第二MOS晶体管M2的源极与所述接地点C电连接，第二MOS晶体管M2的栅极电连接于所述第一存储节点A；第三MOS晶体管M3的漏极电连接于第一电源电压VDD，第三MOS晶体管M3的源极电连接于所述第一存储节点A，第三MOS晶体管M3的栅极电连接于所述第二存储节点B；第四MOS晶体管M4的源极电连接于所述第一电源电压VDD，第四MOS晶体管M4的漏极电连接于所述第二存储节点B，第四MOS晶体管M4的栅极电连接于所述第一存储节点A；第五MOS晶体管M5的漏极电连接于位线BL，第五MOS晶体管M5的源极电连接于所述第一存储节点A，第五MOS晶体管M5的栅极电连接于字线WL；第六MOS晶体管M6的漏极电连接于反位线BLX，第六MOS晶体管M6的源极电连接于所述第二存储节点B，第六MOS晶体管M6的栅极电连接于所述字线WL。

图3所示中的本发明的SRAM的存储单元中的电流平衡电路2包括第七MOS晶体管M7和第八MOS晶体管M8，所述第七MOS晶体管M7和第八MOS晶体管M8均为NMOS晶体管。第七MOS晶体管M7的漏极与所述存储电路1的接地 点C电连接，第七MOS晶体管M7的源极与接地端电连接，第七MOS晶体管M7的栅极用于接收列选信号CS（列选信号CS是指选中某一列时所需要的控制信号，即YMUX（列选择电路）的YX信号，该信号的起源是地址信号的低位地址）；第八MOS晶体管M8的漏极与所述存储电路的接地点C电连接，第八MOS晶体管M8的源极与接地端电连接，第八MOS晶体管M8的栅极用于接收行选信号RS（行选信号RS用于控制选择某一行，即选中某一字线WL有效的控制信号字线WL信号，该信号的起源是地址信号的高位地址）。

以下结合图4对本发明的本发明的SRAM的存储单元的写操作的过程进行说明。本发明的SRAM的存储单元进行写操作时，主要包括3个阶段，如图4所示。

阶段1

在阶段1时，字线WL处于高电平状态使得第五MOS晶体管M5和第六MOS晶体管M6开启，列选信号CS和行选信号RS无效（低电平），位线BL和反位线BLX均被预充电到高电位。

当字线WL使得第五MOS晶体管M5和第六MOS晶体管M6开启后，位线BL和反位线BLX上的高电位分别通过第五MOS晶体管M5和第六MOS晶体管M6传输到存储第一存储节点A和第二存储节点B，由于此时接地点C相当于浮空，因此原来存储逻辑“0”的第二存储节点B被置为逻辑1。即第一存储节点A发生“1”→“1”的变化，第二存储节点B发生“0”→“1”的变化。

阶段2

在阶段2中，当第一存储节点A和第二存储节点B的电位被置高之后，就可以准备写入数据，即位线BL开始放电，位线BL由高电平转换为低电平。

阶段3

在阶段3中，BL放电后，此时列选信号CS和行选信号RS的其中之一有效，即列选信号CS和行选信号RS的其中之一处于高电平状态，进而使得第七MOS晶体管M7或者第八MOS晶体管M8开启，所开启的第七MOS晶体管M7或者第八MOS晶体管M8对接地点C的电位进行放电，最终接地点C的电位放电至第二电源电压VSS，使得第一存储节点A能够写入逻辑“0”。即第一存储节点A发生“1”→“0”的变化，第二存储节点B发生“1”→“1”的变化。

从以上三个阶段总体来说，这样不管写入什么数据（“1”或“0”），从电流的变化上无法判断出是否有数据写入本发明的SRAM的存储单元。

本发明的SRAM的存储单元，由于增加了由第七MOS晶体管M7或者第八MOS晶体管M8组成的电流平衡电路2，进而在对所述存储单元进行写操作时， 无论写入什么数据，从电流的变化上都无法判断出是否有数据写入存储单元。因此，利用功耗分析攻击手段无法从外部获取本发明的SRAM的存储单元的数据是否发生改变的信息，进而可以有效防止SRAM存储单元所存储信息的泄露，保障存储数据的安全。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (3)

1.一种SRAM的存储单元，其特征在于，包括：

用于信息存储的存储电路，分别与字线WL、位线BL和反位线BLX电连接；

用于平衡流经所述存储电路电流的电流平衡电路，连接于所述存储电路的接地点和接地端之间；

其中，所述电流平衡电路包括：

一第七MOS晶体管，其漏极与所述存储电路的接地点电连接，其源极与接地端电连接，其栅极用于接收列选信号CS；

一第八MOS晶体管，其漏极与所述存储电路的接地点电连接，其源极与接地端电连接，其栅极用于接收行选信号RS；

所述存储电路包括：

一第一MOS晶体管，其漏极电连接于第一存储节点，其源极与所述接地点电连接，其栅极电连接于第二存储节点；

一第二MOS晶体管，其漏极电连接于所述第二存储节点，其源极与所述接地点电连接，其栅极电连接于所述第一存储节点；

一第三MOS晶体管，其漏极电连接于第一电源电压VDD，其源极电连接于所述第一存储节点，其栅极电连接于所述第二存储节点；

一第四MOS晶体管，其源极电连接于所述第一电源电压VDD，其漏极电连接于所述第二存储节点，其栅极电连接于所述第一存储节点；

一第五MOS晶体管，其漏极电连接于位线BL，其源极电连接于所述第一存储节点，其栅极电连接于字线WL；

一第六MOS晶体管，其漏极电连接于反位线BLX，其源极电连接于所述第二存储节点，其栅极电连接于所述字线WL。

2.根据权利要求1所述的SRAM的存储单元，其特征在于：

所述第七MOS晶体管和第八MOS晶体管均为NMOS晶体管。

3.根据权利要求1所述的SRAM的存储单元，其特征在于：

所述第一MOS晶体管、第二MOS晶体管、第五MOS晶体管和第六MOS晶体管均为NMOS晶体管，所述第三MOS晶体管和第四MOS晶体管均为PMOS晶体管。