CN107918742A - 基于静态随机存取存储器的认证电路 - Google Patents

基于静态随机存取存储器的认证电路 Download PDF

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CN107918742A CN201710662782.9A CN201710662782A CN107918742A CN 107918742 A CN107918742 A CN 107918742A CN 201710662782 A CN201710662782 A CN 201710662782A CN 107918742 A CN107918742 A CN 107918742A
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Abstract

本发明实施例涉及一种基于静态随机存取存储器的认证电路，具体而言，本发明实施例提供一种存储器装置，其包含：存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及物理不可复制功能PUF产生器。所述PUF产生器进一步包含耦合到所述多个存储器单元的第一感测放大器，其中当存取所述多个存储器单元时，所述第一感测放大器经配置以比较所述多个存储器单元中的第一存储器单元及第二存储器单元的存取速度，且基于所述比较而提供第一输出信号以用于产生第一PUF签名。

Description

基于静态随机存取存储器的认证电路
技术领域
本发明实施例是关于一种基于静态随机存取存储器的认证电路。
背景技术
随着利用集成电路来提供不同类型的信息以用于各种不同应用的电子装置的增加使用，愈来愈需要充分地保护可存储于电子装置内的敏感及/或关键信息以将对此类信息的存取仅限制于具有存取所述信息的权限的此类其它装置。某些应用实例包含装置的认证、对装置内的机密信息的保护及保证两个或两个以上装置之间的通信安全。
物理不可复制功能(PUF)是一般在集成电路内的物理结构，所述集成电路响应于到所述PUF的输入(例如，质问/请求)而提供若干个对应输出(例如，响应)。每一PUF提供请求-响应对的一或多个集合。集成电路的身份可由PUF所提供的此类请求-响应对确立。在确立身份的情况下，可提供装置之间的安全通信。也可出于现有认证目的而使用PUF以替换将身份指派给电子装置的当前方法。由于PUF基于制造程序的本质性质，因此PUF具有优于习用认证方法的各种优点，所述习用认证方法将可更容易地被模仿及/或逆向工程设计的身份刻在装置上。
发明内容
本发明实施例是关于一种存储器装置，其包括：存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及物理不可复制功能(PUF)产生器，其包括：第一感测放大器，其耦合到所述多个存储器单元，其中当存取所述多个存储器单元时，所述第一感测放大器经配置以比较所述多个存储器单元中的第一存储器单元及第二存储器单元的存取速度，且基于所述比较而提供第一输出信号以用于产生第一PUF签名。
本发明实施例是关于一种存储器装置，其包括：存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及物理不可复制功能(PUF)产生器，其包括：第一感测放大器，其耦合到所述多个存储器单元中的第一存储器单元及第二存储器单元，第二感测放大器，其也耦合到所述多个存储器单元中的所述第一存储器单元及所述第二存储器单元，其中当存取所述多个存储器单元时，所述第一感测放大器经配置以比较所述第一存储器单元及所述第二存储器单元的第一存取速度，所述第二感测放大器经配置以比较所述第一存储器单元及所述第二存储器单元的第二存取速度，且基于对所述第一存取速度及所述第二存取速度的所述比较，所述第一感测放大器及所述第二感测放大器各自经配置以提供第一输出信号及第二输出信号以用于产生PUF签名。
本发明实施例是关于一种存储器装置，其包括：存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及物理不可复制功能(PUF)产生器，其耦合到所述多个存储器单元，包括：第一感测放大器；及列解码器，其耦合在所述多个存储器单元与所述第一感测放大器之间，包括至少四个开关，其中所述开关中的每一者耦合到所述存储器阵列的四个列中的一者，其中当存取所述多个存储器单元时，所述列解码器经配置以确证所述四个开关中的两个开关以便允许所述第一感测放大器比较透过所述经确证开关耦合到所述第一感测放大器的所述多个存储器单元中的第一存储器单元及第二存储器单元的存取速度，且基于所述比较而提供输出信号以用于产生PUF签名。
附图说明
当借助附图阅读时，依据以下详细说明最佳地理解本揭露的方面。应注意，各种构件未必按比例绘制。实际上，为了论述清晰，可任意地增加或减小各种构件的尺寸。
图1根据某些实施例图解说明包含认证电路的存储器装置的示范性框图。
图2根据某些实施例图解说明包含认证电路的示意图的图1中的存储器装置的示范性框图。
图3根据某些实施例图解说明图2的SRAM单元阵列的两个邻近存储器单元及认证电路的感测放大器的示范性电路图。
图4A是根据某些实施例图解说明图3的存储器单元及感测放大器的信号波形的示范性图式。
图4B是根据某些实施例图解说明图3的存储器单元及感测放大器的信号波形的另一示范性图式。
图5根据某些实施例图解说明包含另一认证电路的示意图的图1中的存储器装置的示范性框图。
图6根据某些实施例图解说明图5的SRAM单元阵列的两个邻近存储器单元及认证电路的两个感测放大器的示范性电路图。
图7根据某些实施例图解说明包含又一认证电路的示意图的图1中的存储器装置的示范性框图。
图8根据各种实施例图解说明产生用于图2的SRAM单元阵列的物理不可复制功能(PUF)签名的方法的示范性流程图。
图9根据各种实施例图解说明产生用于图5的SRAM单元阵列的物理不可复制功能(PUF)签名的方法的示范性流程图。
图10根据各种实施例图解说明产生用于图7的SRAM单元阵列的物理不可复制功能(PUF)签名的方法的示范性流程图。
图11A根据某些实施例图解说明逻辑NMOS阵列的两个邻近位线及耦合到所述逻辑NMOS阵列的认证电路的感测放大器的示范性电路图。
图11B是根据某些实施例图解说明图11A的逻辑NMOS阵列及感测放大器的信号波形的示范性图式。
图12A根据某些实施例图解说明逻辑PMOS阵列的两个邻近位线及耦合到所述逻辑PMOS阵列的认证电路的感测放大器的示范性电路图。
图12B是根据某些实施例图解说明图12A的逻辑PMOS阵列及感测放大器的信号波形的示范性图式。
图13A根据某些实施例图解说明混合逻辑PMOS及NMOS阵列的两个邻近位线及耦合到所述混合逻辑PMOS及NMOS阵列的认证电路的感测放大器的示范性电路图。
图13B是根据某些实施例图解说明图13A的混合逻辑PMOS及NMOS阵列及感测放大器的信号波形的示范性图式。
具体实施方式
以下揭露阐述用于实施目标物的不同构件的各种示范性实施例。下文阐述组件及布置的特定实例以简化本揭露。当然，此等特定实例仅仅是实例且不意欲为限制性的。举例来说，将理解，当将一组件称为“连接到”或“耦合到”另一组件时，所述组件可直接连接到或耦合到另一组件或可存在一或多个介入组件。
物理不可复制功能(PUF)一般用于认证及秘密密钥存储而不需要安全电可抹除可编程只读存储器(EEPROM)及/或其它昂贵硬件(例如，电池支持的静态随机存取存储器)。替代将秘密存储于数字存储器中，PUF从集成电路(IC)的物理特性导出秘密。PUF基于如下的理念：即使使用完全相同制造程序来制作多个IC，但每一IC可由于制造可变性而是稍微不同的。PUF利用此可变性来导出唯一于IC中的每一者的“秘密”信息(例如，硅“生物度量”)。一般来说，此秘密信息称为IC的“签名”。另外，由于定义签名的制造可变性，即使有IC的设计的完全知识也无法制造两个完全相同IC。IC的可变性的各种类型可用于定义此签名，例如(举例来说)栅延迟、静态随机存取存储器(SRAM)装置的通电状态及/或IC的各种物理特性中的任一者。
在使用上文所提供的静态随机存取存储器(SRAM)装置的通电状态的实例中，即使SRAM装置包含对称单元(位)，制造可变性仍可在使SRAM装置通电时致使SRAM装置的每一位趋于处于高状态(亦，逻辑“1”)或处于低状态(亦，逻辑“0”)。位的此等初始通电状态跨越整个SRAM装置随机地分布，此引起可由PUF定义以产生SRAM装置的唯一签名的可变性。一般来说，通过使用SRAM装置的通电状态产生PUF签名称为“基于通电SRAM的PUF”。使用基于通电SRAM的PUF产生PUF签名一般使用将SRAM装置开启电源及关闭电源的至少一个反复，此可在操作SRAM装置时不利地产生额外功率消耗且可需要较长时间来产生签名(例如，受限制吞吐量)。更进一步地，SRAM装置的每一位的通电状态通常受制于各种局部环境参数，例如(举例来说)位的操作温度、位的供应电压、位所忍受的应力、位的老化效应等。相应地，位于两个不同位置处的两个位的通电状态可显著地取决于两个位受制于其的相应局部环境参数。如此，基于此两个位的通电状态而产生的PUF签名可是较不可靠的。使用IC的物理特性来产生PUF签名的习用PUF的其它类型可具有与上文所阐述类似的问题。因此，习用PUF尚未在每一方面完全地令人满意。
本揭露的实施例提供用以通过比较存储器装置的两个邻近存储器单元的存取速度(例如，读取速度)而至少产生用于所述存储器装置的PUF签名的位的各种系统及方法。由于所揭示系统及方法基于读取速度的比较而产生PUF签名，因此不需要使存储器装置开启电源及关闭电源的反复，此消除习用基于通电SRAM的PUF面临的功率消耗问题。进一步地，通过比较存储器装置的两个邻近存储器单元的读取速度(以产生PUF签名)，PUF签名可较不受制于如上文所阐述的环境参数，且因此可是更可靠的。
图1图解说明根据各种实施例的存储器装置100。在图1的所图解说明实施例中，存储器装置100包含存储器单元阵列102、认证电路104、预充电/预放电(PC/PD)电路106、行解码器108、选用列解码器110、输入/输出(I/O)电路112及控制逻辑114。进一步地，如图1中所图解说明，存储器单元阵列102包含嵌入电压控制器116。在某些实施例中，尽管图1中未展示，但组件中的所有组件(亦，102、104、106、108、110及112)可彼此耦合且耦合到控制逻辑114，使得所述组件受控制逻辑114控制。尽管在图1的所图解说明实施例中，每一组件出于清晰图解说明目的而经展示为单独块，但在某些其它实施例中，图1中所展示的组件中的某些或所有组件可集成在一起。举例来说，存储器单元阵列102可包含嵌入认证电路(例如，104)。
仍参考图1，在某些实施例中，存储器单元阵列102包含布置成列-行配置的多个存储器单元，其中每一列具有位线(BL)及位条线(BBL)且每一行具有字线(WL)。更具体来说，每一列的BL及BBL分别耦合到放置在所述列中的多个存储器单元，且所述列中的每一存储器单元布置在不同行上且耦合到相应(不同)WL。亦，存储器单元阵列102的每一存储器单元耦合到存储器单元阵列102的一列的BL、存储器单元阵列102的所述列的BBL及存储器单元阵列102的一行的WL。在某些实施例中，BL及BBL布置成垂直地平列且WL布置成水平地平列(亦，垂直于BL及BBL)。在某些实施例中，认证电路104包含耦合到所述多个存储器单元的多个感测放大器。认证电路104的每一感测放大器经配置以比较透过每一存储器单元的所耦合BL或BBL耦合到所述感测放大器的两个或两个以上存储器单元之间的读取速度(亦，下文将进一步论述的充电速率或放电速率)，以便基于比较结果而提供输出位。
在某些实施例中，认证电路104可进一步包含用以接收每一感测放大器的输出位且使用输出位来产生PUF签名的编译器105。PC/PD电路106也耦合到所述多个存储器单元且经配置以将BL及/或BBL预充电及/或预放电。行解码器108经配置以接收存储器单元阵列的行地址且确证处于所述行地址的WL。在某些实施例中，列解码器110可是选用的。列解码器110经配置以接收存储器单元阵列的列地址且确证处于所述列地址的BL及/或BBL。I/O电路112经配置以存取存储器单元中的每一者处的数据位(亦，逻辑“1”或逻辑“0”)。在某些实施例中，可由I/O电路112将数据位写入到存储器单元或从所述存储器单元读取所述数据位。如上文所阐述，在某些实施例中，控制逻辑114耦合到所有组件且经配置以控制所耦合组件。电压控制器116经配置以控制(例如，增加或减小)在所述存储器单元中的每一者处施加的供应电压的电压电平。在某些替代实施例中，电压控制器116可实施为未嵌入于如图1中所展示的存储器单元阵列102中的单独块。下文将参考图2进一步详细地提供存储器单元阵列102、认证电路104及I/O电路112的所图解说明实施例。
现在参考图2，图解说明存储器装置200的实施例。存储器装置200可大体上类似于存储器装置100且因此存储器单元阵列202、认证电路204、PC/PD电路206、行解码器208、I/O电路212、控制逻辑214及电压控制器216可分别大体上类似于图1的对应组件102、104、106、108、112、114及116。相应地，图2中的每一组件的功能性可大体上类似于图1的对应组件。在某些实施例中，存储器单元阵列202可为SRAM阵列。然而，存储器单元阵列202可实施为各种存储器单元阵列(例如，DRAM、MRAM、RRAM等)中的任一者同时保持在本揭露的范围内。举例来说，存储器单元阵列102/202可实施为将关于图11、图12及图13在某些进一步实施例中图解说明及论述的只读存储器(ROM)阵列、逻辑n型金属氧化物半导体(NMOS)阵列、逻辑p型金属氧化物半导体(PMOS)阵列或其组合。
仍参考图2，如上文所阐述，SRAM存储器单元阵列202包含布置成列-行配置的多个SRAM存储器单元(例如，221、229、231、239、241、249、251、259、261、269、271、279、281、289、291、299)。为了清晰，SRAM存储器单元在下文称为“单元”。尽管图2的所图解说明实施例仅展示16个单元，但任一所要数目个单元可包含于存储器装置200的实施例中同时保持在本揭露的范围内。更具体来说，在图2的存储器单元阵列202中，单元221及229以及放置在其间的任何其它单元布置成列“A”。类似地，单元231及239以及放置在其间的任何其它单元布置成列“B”；单元241及249以及放置在其间的任何其它单元布置成列“C”；单元251及单元259以及放置在其间的任何其它单元布置成列“D”；单元261及269以及放置在其间的任何其它单元布置成列“E”；单元271及279以及放置在其间的任何其它单元布置成列“F”；单元281及289以及放置在其间的任何其它单元布置成列“G”；单元291及299以及放置在其间的任何其它单元布置成列“H”。尽管图解说明仅8列，但任一所要数目个列可布置在列D与列E之间。在每一列中，任一所要数目个单元可放置在所图解说明的单元之间。举例来说，在列A中，一或多个单元可放置在单元221与229之间。仍更具体来说，在图2中，每一列中的单元各自放置在相应行中，且每一行可包含各自属于相应且不同列的多个单元。在图2的所图解说明实施例中，分别属于列A、B、C、D、E、F、G及H的单元221、231、241、251、261、271、281及291放置于在下文为行“a”的相同行中。类似地，分别属于列A、B、C、D、E、F、G及H的单元229、239、249、259、269、279、289及299放置于在下文为行“b”的相同行中。尽管图解说明仅2行，但任一所要数目个行可布置在行a与行b之间。
如上文所阐述，每一列具有耦合到所述列中的单元的相应对BL及BBL，且每一行具有耦合到分别属于多个列的多个单元的相应WL。举例来说，如图2的SRAM单元阵列202中所图解说明，列A具有BL 222及BBL 224；列B具有BL 232及BBL 234；列C具有BL 242及BBL244；列D具有BL 252及BBL 254；列E具有BL 262及BBL 264；列F具有BL 272及BBL 274；列G具有BL 282及BBL 284；列H具有BL 292及BBL 294。每一列的单元耦合到所述列的BL及BBL。举例来说，在图2中，单元221及229以及耦合在其间的任何单元各自耦合到BL 222及BBL224；单元231及239以及耦合在其间的任何单元各自耦合到BL 232及BBL 234；单元241及249以及耦合在其间的任何单元各自耦合到BL 242及BBL 244；单元251及259以及耦合在其间的任何单元各自耦合到BL 252及BBL 254；单元261及269以及耦合在其间的任何单元各自耦合到BL 262及BBL 264；单元281及289以及耦合在其间的任何单元各自耦合到BL 282及BBL 284；单元291及299以及耦合在其间的任何单元各自耦合到BL 292及BBL 294。进一步地在图2中，布置成行a的单元221、231、241、251、261、271、281及一直到291各自耦合到行a的WL 220；且布置成行b的单元229、239、249、259、269、279、289及一直到299各自耦合到行b的WL 240。
仍参考图2，认证电路204包含感测放大器204-1、204-2、204-3及一直到204-4，其中认证电路204的每一感测放大器耦合到分别属于两个邻近列的两个BL。举例来说，如图2的所图解说明实施例中所展示，感测放大器204-1耦合到BL 222及232；感测放大器204-2耦合到BL 242及252；感测放大器204-3耦合到BL 262及272；且感测放大器204-4耦合到BL282及292。尽管如图2中所展示，认证电路204的感测放大器中的每一者耦合到分别属于两个邻近列的两个BL，但在某些其它实施例中，认证电路204的感测放大器中的每一者可耦合到分别属于两个邻近列的两个BBL(例如，感测放大器204-1耦合到BBL 224及234)。在某些实施例中，认证电路204的感测放大器中的每一者经配置以透过分别属于两个邻近列的所耦合BL接收第一输入信号及第二输入信号，且比较第一输入信号及第二输入信号以便提供输出信号。更具体来说，在存取(例如，读取)在一相同行上且分别属于两个邻近列的两个单元时由此两个单元提供第一输入信号及第二输入信号。举例来说，可在存取单元221及231时产生用于感测放大器204-1的一对第一输入信号及第二输入信号；可在存取单元229及239时产生用于感测放大器204-1的另一对第一输入信号及第二输入信号。在某些实施例中，此等第一输入信号及第二输入信号可各自包含所耦合单元的放电速率或充电速率(亦，读取速度)。相应地，基于读取速度的比较而产生输出信号，且可由认证电路204的编译器205使用此输出信号产生PUF签名的至少部分。在一实例中，感测放大器204-1经配置以分别沿着BL 222从单元221接收第一读取速度(信号222-1)且沿着BL 232从单元231接收第二读取速度(信号232-1)，且比较信号222-1及232-1以便提供一输出信号205-1。
仍参考图2，PC/PD电路206耦合到SRAM单元阵列202的所有BL及BBL。在某些实施例中，PC/PD电路206经配置以在透过耦合到SRAM单元阵列202的单元的BL及/或BBL读取存储于所述单元中的数据位(亦，逻辑1或0)之前将所耦合BL及/或BBL预充电及/或预放电。作为代表性实例，在读取存储于单元221中的位数据之前，PC/PD电路206经配置以将耦合到单元221的BL 222及BBL 224预充电。行解码器208耦合到SRAM单元阵列202的所有WL。在某些实施例中，行解码器208经配置以接收行地址(如上文所阐述)，且基于所述行地址而确证处于所述行地址的WL以便启动耦合到所述WL的一或多个存取晶体管。I/O电路212包含另一多个感测放大器212-1、212-2、212-3、212-4、212-5、212-6及一直到212-8。不同于认证电路204的感测放大器，I/O电路212的感测放大器中的每一者耦合到一个单列的BL及BBL。举例来说，感测放大器212-1耦合到列A的BL 222及BBL 224；感测放大器212-2耦合到列B的BL 232及BBL 234；感测放大器212-3耦合到列C的BL 242及BBL 244；感测放大器212-4耦合到列D的BL 252及BBL 254；感测放大器212-5耦合到列E的BL 262及BBL 264；感测放大器212-6耦合到列F的BL 272及BBL 274；感测放大器212-7耦合到列G的BL 282及BBL 284；且感测放大器212-8耦合到列H的BL 292及BBL 294。以操作方式，I/O电路212的此等感测放大器各自经配置以比较所耦合BL及BBL之间的电压差，一单元耦合到所耦合BL及BBL以便读取存储于所述单元中的位数据。作为代表性实例，如果存储于单元221中的位数据为逻辑1，则感测放大器212-1可基于所耦合BL 222与BBL 224之间的电压差的比较而读取逻辑1。下文将参考图3进一步论述存储器装置200及相关联组件/信号的操作的细节。
图3根据各种实施例图解说明展示两个邻近单元221及231及认证电路204的其所耦合感测放大器204-1的细节的示范性SRAM电路。将连同图2论述图3的所图解说明实施例。如图3中所展示，尽管单元221及231各自实施为6晶体管SRAM(6T-SRAM)单元，但SRAM单元阵列202的单元(例如，221、231等)不限于实施为6T-SRAM单元。SRAM单元阵列202的单元可实施为各种SRAM单元中的任一者，例如(举例来说)2T-2R SRAM单元、4T-SRAM单元、8T-SRAM单元等。
仍参考图3，单元221包含晶体管：M1、M2、M3、M4、M5及M6；且单元231包含晶体管：M11、M12、M13、M14、M15及M16。在某些实施例中，单元221及231大体上类似于彼此，亦，晶体管M1大体上类似于晶体管M11；晶体管M2大体上类似于晶体管M12；晶体管M3大体上类似于晶体管M13；晶体管M4大体上类似于晶体管M14；晶体管M5大体上类似于晶体管M15；且晶体管M6大体上类似于晶体管M16。因此，为了清晰，对单元的晶体管的配置及操作的以下论述将仅针对于单元221。
如图3中所图解说明，晶体管M2及M3形成为第一反向器且晶体管M4及M5形成为第二反向器，其中所述第一反向器及所述第二反向器彼此耦合。更具体来说，第一反向器及第二反向器各自耦合在第一电压参考301与第二电压参考303之间。一般来说，第一电压参考301是对单元221施加的供应电压的电压电平。第一电压参考301通常称为“Vdd”。第二电压参考303通常称为“接地”。在某些实施例中，由控制逻辑214确定且由电压控制器216控制Vdd的电压电平。举例来说，电压电平可介于从Vdd的大约30％到Vdd的大约130％的范围内。进一步地，第一反向器耦合到晶体管M1，且第二反向器耦合到晶体管M6。除耦合到所述反向器外，晶体管M1及M6两者也都耦合到WL 220且各自分别耦合到BL 222及BBL 224。晶体管M1及M6通常称为单元221的存取晶体管。在某些实施例中，晶体管M1、M3、M5及M6各自包含NMOS晶体管，且M2及M4各自包含PMOS晶体管。尽管图3的所图解说明实施例展示M1到M6及M11到M16为NMOS或PMOS晶体管，但适合于在存储器装置中使用的各种晶体管或装置中的任一者可实施为M1到M6及M11到M16中的至少一者，例如(举例来说)BJT、HEMT等。
一般来说，当SRAM单元存储数据位时，SRAM单元的第一节点经配置以处于第一逻辑状态(1或0)，且SRAM单元的第二节点经配置以处于第二逻辑状态(0或1)，其中第一逻辑状态及第二逻辑状态彼此互补。在某些实施例中，第一节点处的第一逻辑状态是由SRAM单元存储的数据位。举例来说，图3的所图解说明实施例包含节点305及307。当单元221存储数据位(例如，逻辑1)时，节点305经配置以处于逻辑1状态，且节点307经配置以处于逻辑0状态。
为致使认证电路204产生PUF签名，在某些实施例中，最初，数据位(例如，逻辑1或0)经写入到SRAM单元阵列202中的单元中的每一者以被读取。在某些实施例中，可由I/O电路212执行此操作(写入)。更具体来说，I/O电路212可包含用以执行写入操作的进一步组件(例如，一或多个感测放大器)。随后，行解码器208接收行地址以定位(确定)处于所述行地址的WL且然后由行解码器208确证所述WL。在某些实施例中，可由控制逻辑214提供此行地址。响应于确证WL(例如，220)，启动(亦，接通)沿着WL放置且耦合到WL的存取晶体管(例如，M1、M6、M11、M16)。根据本揭露的某些实施例，由PC/PD电路206将单元阵列202的BL及BBL(例如，222、224、232及234)的全部或部分预充电到Vdd或预放电到接地。然后，由I/O电路212的对应感测放大器(例如，212-1)透过单元的分别耦合的BL(例如，222)及BBL(例如，224)读取存储(写入)于行(亦，沿着所确证WL)的每一单元(例如，221…等)中的数据位。在读取数据位时，在某些实施例中，在特定时间周期(“Tenab”)之后，耦合到处于所述行的两个邻近列/单元(例如，221及231)的BL(或BBL)的认证电路204的感测放大器中的每一者(例如，204-1)开始比较沿着所耦合BL(或BBL)的两个邻近单元的读取速度(亦，充电速率或放电速率)。亦，认证电路204的感测放大器开始比较处于同一行的两个邻近单元的读取速度(放电速率或充电速率)。响应于所述比较，认证电路204的感测放大器中的每一者可产生用于PUF签名的一位(例如，205-1)。如此，针对一特定行(WL)经确证，可由认证电路204的感测放大器(同时)产生PUF签名的第一多个位(例如，205-1、205-2、205-3…205-4)。在某些实施例中，随后确证存储器单元阵列中的其它行(WL)中的每一者。相应地，可由认证电路204的感测放大器产生PUF签名的一或多个多个位。如此，当存储器单元阵列包含N2个单元(N列×N行)且认证电路的每一感测放大器耦合到存储器单元阵列的两个邻近BL(亦，两个邻近列)(如图2中所图解说明)时，所产生PUF签名在读取数据位的逻辑状态(1或0)时可包含个位。
如上文所阐述，感测放大器204-1经配置以分别沿着BL 222从单元221接收输入信号222-1且沿着BL 232从单元231接收输入信号232-1，以产生输出信号205-1。在某些实施例中，输入信号222-1可是在特定时间处存在于BL 222上的电压电平；输入信号232-1可是在所述特定时间处存在于BL 232上的电压电平。另外，在某些实施例中，感测放大器204-1经配置以接收启用信号351(从控制逻辑114)。在如上文所提及的预定义时间周期Tenab之后触发此启用信号(亦，从低到高或从高到低)。可基于存储器装置200的仿真(例如，蒙地卡罗模拟)而导出预定义时间周期Tenab以便允许感测放大器204-1能够检测BL 222及232上的电压电平之间的差的存在，下文将参考图4A进一步详细地论述此。基于触发启用信号，感测放大器204-1经配置以开始比较随时间变化的输入信号222-1及232-1(亦，比较BL 222及232上的电压电平)，下文将进一步详细地论述此。在某些实施例中，响应于BL 222与BL 232之间的电压电平差在一特定时间处超过预定义阈值(例如，50mV)(亦，确定放电速率或充电速率)，感测放大器204-1经配置以产生输出信号205-1作为逻辑1，且响应于BL 222与BL 232之间的电压电平差未超过预定义阈值，感测放大器204-1经配置以产生输出信号205-1作为一逻辑0。将关于图4A进一步论述如何确定放电及充电速率的细节。在某些实施例中，感测放大器204-1可继续比较BL 222及232上的随时间变化的电压电平直到BL 222及232完全放电到接地或完全充电到Vdd，或直到BL 222与BL 232之间的电压电平差超过预定义阈值。
仍参考图3且连同图2，在某些实施例中，控制逻辑214可决定将逻辑1还是逻辑0写入(透过I/O电路212)到SRAM单元阵列202的所述多个单元中的所有单元(例如，221、231、241、251、261、271、281、291、229、239、249、259、269、279、289、299等)。此经写入逻辑1或0可作为数据位存储于单元的每一者中。如上文所阐述，所述数据位可存储于每一单元的第一节点(例如，单元221的302、单元231的306)中，且互补数据位(与所述数据位的逻辑状态相反)可存储于所述单元的第二节点(例如，单元221的304、单元231的308)中。
在某些实施例中，如果存储(写入)于所述多个单元中的每一者中的数据位为逻辑0，则单元221及231各自的节点302及306处于逻辑0状态，单元221及231各自的节点304及308处于逻辑1状态，且控制逻辑可经配置以致使PC/PD电路106将BL及BBL(222、224、232及234)的全部或子集“预充电”到Vdd。在预充电之前、与预充电同时或在预充电之后，控制逻辑214可致使行解码器208确证一行的WL(例如，图3的实例中的WL 220)以便启动(接通)所有存取晶体管(例如，M1、M6、M11及M16)。在某些实施例中，电压参考301的电压电平可低于Vdd，例如(举例来说)在Vdd的大约50％与Vdd的大约99％之间。响应于接通存取晶体管M1及M11，由于BL 222及232预充电到Vdd且节点302及306处于逻辑0状态(例如，接地)，因此分别可形成从BL 222穿过单元221中的存取晶体管M1及晶体管M3且到接地的放电路径302，且可形成从BL 232穿过单元231中的存取晶体管M11及晶体管M13且到接地的放电路径304。由于各种制造变化，因此存储器单元阵列中的每一晶体管可不完全相同。换句话说，每一晶体管具有多个相异特性，例如(举例来说)相异阈值电压、相异迁移率、相异接通/关断比率、相异亚阈值斜率等。如此，在某些实施例中，单元221的放电路径302及单元231的放电路径304可各自具有放电速率，且此两个放电速率可彼此不同。举例来说，单元221的放电路径302的放电速率可快/慢于单元231的放电路径304的放电速率。使用两个邻近单元之间的放电速率的此差，可由感测放大器204-1产生PUF签名的一位(例如，205-1)。举例来说，感测放大器204-1比较单元221及231的放电速率。基于所述比较，如果此两个放电速率的差高于预定义阈值(例如，50mV/sec)，则感测放大器204-1可提供输出信号205-1作为逻辑1；如果两个放电速率的差低于预定义阈值，则感测放大器204-1可提供输出信号205-1作为逻辑0。下文将参考图4A论述放电速率的细节。
再次参考图2，在某些实施例中，一或多个输出信号(位)可分别由处于与认证电路204的感测放大器204-1相同的行的其它感测放大器(例如，204-2、204-3、204-4等)基于比较每一相应感测放大器的所耦合“放电路径”的放电速率而提供。举例来说，感测放大器204-2比较分别透过单元241及251的晶体管形成的放电路径的放电速率，且基于所述比较而输出输出位205-2；感测放大器204-4比较分别透过单元261及271的晶体管形成的放电路径的放电速率，且基于所述比较而输出输出位205-3；感测放大器204-4比较分别透过单元281及291的晶体管形成的放电路径的放电速率，且基于所述比较而输出输出位205-4。在某些实施例中，输出位205-1、205-2、205-3及205-4可构成PUF签名(例如，0100)。在其它实施例中，输出位205-1、205-2、205-3及205-4可由编译器205进一步处理(例如，选择或过滤)以产生PUF签名。然而在某些其它实施例中，可由编译器205连同基于处于第二行(例如，行b)的两个邻近单元的放电速率的比较而产生的输出位205-1、205-2、205-3及205-4一起进一步处理基于处于第一行(例如，行a)的两个邻近单元的放电速率的比较而产生的输出位205-1、205-2、205-3及205-4以产生PUF签名。
图4A根据各种实施例图解说明分别在WL 220、放电路径302、放电路径304及输出信号205-1上的信号的示范性波形402、404、406及410以及启用信号351的波形408。更特定来说，在存储器装置200(图2)正操作的特定时间周期期间，波形402可表示WL220上的随时间变化的信号；波形404可表示放电路径302上的随时间变化的信号(电压电平)；波形406可表示放电路径304上的随时间变化的信号(电压电平)；波形408可表示随时间变化的启用信号351；波形410可表示随时间变化的输出信号205-1。如图4A的实施例中所图解说明，在“t0”处，将BL 222及232预充电到Vdd。在“t1”处，WL 220由行解码器208(图2)确证且相应地开始从逻辑低转变为逻辑高。在“t2”处，当由I/O电路212的相应感测放大器212-1及212-2存取(读取)单元221及231时，分别形成如上文所阐述的放电路径302及304。相应地，BL 222及232上的电压电平开始从Vdd斜降。如上文所阐述，每一放电路径由彼此本质地及/或非本质地不同(由于制造变化)的一或多个晶体管形成使得每一放电路径可具有相异放电速率。如图4A中所展示，波形404及406各自具有相应斜率(亦，相应放电速率)。
仍参考图4A，在“t3”处，将启用信号351(亦，波形408)从低状态触发到高状态。在其它实施例中，可将启用信号从高状态触发到低状态。基于触发启用信号351(亦，在t3处)，在某些实施例中，感测放大器204-1开始检测放电路径302及304的放电速率的差(透过BL222及232)。更具体来说，在t3之后，每个特定时间周期(例如，100皮秒(ps))，感测放大器204-1撷取放电路径302及304上的电压电平，且透过将电压电平除以时间周期(在此实例中为100ps)分别计算放电路径302及304的放电速率。如此，放电路径302及304的放电速率对于感测放大器204-1可是可用的。举例来说，在“t3+100ps”处，放电路径302上的电压电平是X伏特，且在“t3+200ps”处，放电路径302上的电压电平是Y伏特，放电路径302的放电速率可由感测放大器204-1导出为(X-Y)/10(V/ps)。如上文所阐述，t3的定时(亦，Tenab)是基于存储器装置200的仿真而导出的预定义值。在某些实施例中，t3的定时经选择以启用感测放大器240-1以在将放电路径302及304上的电压完全放电之前检测放电路径302及304上的电压差(例如，举例来说，10mV)的存在。在“t4”，一旦感测放大器204-1检测到放电路径302及304上的电压差407超过预定义阈值，感测放大器204-1便可提供输出信号作为逻辑0(410-1)或逻辑1(410-2)。
返回参考图3(连同图2)，在某些实施例中，如果存储(写入)于所述多个单元中的每一者中的数据位为逻辑1，则单元221及231各自的节点302及306处于逻辑1状态(单元221及231各自的节点304及308处于逻辑0状态)，且进一步地，控制逻辑可经配置以致使PC/PD电路106将所有BL及BBL(222、224、232及234)“预放电”到接地。在预放电之前、与预放电同时或在预放电之后，控制逻辑214可致使行解码器208确证一行的WL(在图3的实例中的WL220)以便启动(接通)所有存取晶体管(例如，M1、M6、M11及M16)。在某些实施例中，电压参考301的电压电平可低于Vdd，例如(举例来说)在Vdd的大约50％与Vdd的大约99％之间。响应于接通存取晶体管M1及M11，由于BL 222及232经预放电到接地且节点302及306处于逻辑1状态(例如，Vdd)，因此分别可透过单元221中的供应电压301、晶体管M2及存取晶体管M1形成充电路径306，且可透过单元231中的供应电压301、晶体管M12及存取晶体管M11形成充电路径308。类似于放电路径，每一充电路径可由于构成充电路径的晶体管上的制造变化而具有相应充电速率。由于充电路径大体上类似于放电路径，因此为了清晰，将省略对充电路径(及充电速率)以及使用充电速率来提供PUF签名的进一步论述。
图4B根据各种实施例图解说明分别在WL 220、充电路径306、充电路径308及输出信号205-1上的信号的示范性波形412、414、416及418以及启用信号351的波形420。更特定来说，在存储器装置200(图2)正操作的特定时间周期期间，波形412可表示WL 220上的随时间变化的信号；波形414可表示充电路径306上的随时间变化的信号(电压电平)；波形416可表示充电路径308上的随时间变化的信号(电压电平)；波形418可表示随时间变化的启用信号351；且波形420可表示随时间变化的输出信号205-1。
如图4B的实施例中所图解说明，在“t0”处，将BL 222及232预放电到接地。在“t1”处，WL 220由行解码器208(图2)确证且相应地波形412开始从逻辑低转变为逻辑高。在“t2”处，当由I/O电路212的相应感测放大器212-1及212-2存取(读取)单元221及231时，分别形成如上文所阐述的充电路径306及308。相应地，BL 222及232上的电压电平开始从接地斜升。如上文所阐述，每一充电路径由彼此本质地及/或非本质地不同(由于制造变化)的一或多个晶体管形成使得每一充电路径可具有相异充电速率。如图4B中所展示，波形414及416各自具有相应斜率(亦，相应充电速率)。
仍参考图4B，在“t3”处，将启用信号351(亦，波形418)从低状态触发到高状态。在其它实施例中，可将启用信号351从高状态触发到低状态。基于触发启用信号351(亦，在t3处)，在某些实施例中，感测放大器204-1开始检测充电路径306及308的充电速率的差(透过BL 222及232)。更具体来说，在t3之后，每个特定时间周期(例如，100皮秒(ps))，感测放大器204-1撷取充电路径306及308上的电压电平，且透过将电压电平除以时间周期(在此实例中为10ms)分别计算充电路径306及308的充电速率。如此，充电路径306及308的充电速率对于感测放大器204-1可是可用的。举例来说，在“t3+100ps”处，充电路径306上的电压电平是X伏特，且在“t3+200ps”处，充电路径306上的电压电平是Y伏特，充电路径306的充电速率可由感测放大器204-1导出为(X-Y)/10(V/ps)。如上文所阐述，t3的定时(亦，Tenab)是基于存储器装置200的仿真而导出的预定义值。在某些实施例中，t3的定时经选择以启用感测放大器240-1以在将充电路径306及308上的电压完全充电之前检测充电路径306及308上的电压差(例如，举例来说，10mV)的存在。在“t4”处，一旦感测放大器204-1检测到充电路径306及308上的电压差417超过预定义阈值，感测放大器204-1便可提供输出信号作为逻辑0(420-1)或逻辑1(420-2)。
在某些替代实施例中，感测放大器204-1可依序比较放电速率及充电速率以便产生用于PUF签名的两个输出位。不同于上文所论述的实施例(其中比较两个邻近单元的放电速率或充电速率以产生PUF签名的位)，此替代实施例可首先比较两个邻近单元的放电/充电速率以产生PUF签名的第一位，且然后比较所述两个邻近单元的充电/放电速率以产生所述PUF签名的第二位。更具体来说，参考图3及图4A，在其中存储于单元221及231处的数据位是逻辑0的实例中，PC/DC电路206可首先将BL 222及232预充电以便允许感测放大器204-1比较单元221及231的放电速率(亦，放电路径302及304的放电速率)以产生用于PUF签名的第一输出位，如上文所阐述。在某些实施例中，随后，控制逻辑214可致使PC/DC电路206将BL222及232预放电。如此，两个充电路径(例如，306及308)可分别形成于单元221及231中，此允许感测放大器204-1比较单元221及231的充电速率以便产生用于所述PUF签名的第二位。
现在参考图5，图解说明另一存储器装置500的实施例。存储器装置500大体上类似于图2的存储器装置200，除了存储器装置500包含能够提供比存储器装置200多的用于PUF签名的位的不同认证电路504外，将如下进一步详细地论述此。进一步地，认证电路504可包含大体上类似于认证电路204的编译器205的编译器505。亦，编译器505可进一步处理由认证电路504的感测放大器提供的输出位。
在图5的所图解说明实施例中，认证电路504包含各自耦合到处于两个邻近列的一对BBL的多个额外感测放大器(504-1、504-2、504-3…504-4)。更特定来说，在某些实施例中，额外感测放大器(504-1、504-2、504-3…504-4)中的每一者可耦合到处于两个邻近列的两个BBL，所述两个邻近列的BL耦合到感测放大器(204-1、204-2、204-3…204-4)中的一者。举例来说，如图5中所图解说明，感测放大器504-1耦合到处于列A及B的BBL 224及234，列A及B的BL 222及232耦合到感测放大器204-1；感测放大器504-2耦合到处于列C及D的BBL244及254，列C及D的BL 242及252耦合到感测放大器204-2；感测放大器504-3耦合到处于列E及F的BBL 264及274，列E及F的BL 262及272耦合到感测放大器204-3；且感测放大器504-4耦合到处于列G及H的BBL 284及294，列G及H的BL 282及292耦合到感测放大器204-4。类似于如上文所阐述的感测放大器(204-1、204-2、204-3及204-4)的操作，感测放大器(504-1、504-2、504-3及504-4)各自经配置以比较两个放电路径的放电速率(透过所耦合BBL)或两个所耦合充电路径的充电速率(透过所耦合BBL)，且基于所述比较而产生用于PUF签名的输出位。下文将关于图6进一步论述充电及放电路径的细节。
图6根据各种实施例图解说明展示两个邻近单元221及231以及图5的认证电路504的其所耦合感测放大器204-1及504-1的细节的示范性电路。如图3中所阐述，当存储于单元221及231中的数据位是逻辑0(图4A)时，将BL 222及232预充电到Vdd以用于读取数据位且相应地分别形成放电路径302及304(图6中也展示)；且当存储于单元221及231中的数据位是逻辑1(图4B)时，将BL 222及232预放电到接地以用于读取数据位且相应地分别形成充电路径306及308(图6中也展示)。在某些实施例中，当存储于单元221及231中的数据位是逻辑0时，除将BL 222及232预充电到Vdd外，控制逻辑214也可致使PC/PD电路206将BBL 224及234预放电到接地。上文提及到，互补数据位分别存储于节点307及311处。亦，在此实例中，互补数据位的逻辑状态是1。如此，可形成从供应电压301穿过晶体管M4及M6且到BBL 224的充电路径602，且可形成从供应电压301穿过晶体管M14及M16且到BBL 234的充电路径604。类似于感测放大器204-1的操作，在形成充电路径602及604之后，感测放大器504-1可在接收启用信号651之后才比较充电路径602及604的充电速率。基于由感测放大器504-1接收启用信号651(亦，在Tenab之后)，感测放大器504-1可开始比较充电路径602及604的充电速率。进一步地，基于所述比较，可产生用于PUF签名的输出位505-1，而同时，由感测放大器204-1基于放电路径302及304的放电速率的比较而产生输出位205-1。在某些实施例中，启用信号651的Tenab可大体上类似于或不同于启用信号351的Tenab。
类似地，当存储于单元221及231中的数据位是逻辑1时，除将BL 222及232预放电到接地外，控制逻辑214亦可致使PC/PD电路206将BBL 224及234预充电到Vdd。如此，可形成从BBL 224穿过晶体管M6及M5且到接地的放电路径606，且可形成从BBL 234穿过晶体管M16及M15且到接地的放电路径608。然后，感测放大器504-1基于接收启用信号651而开始比较放电路径606及608的放电速率。相应地，可基于放电路径606及608的放电速率的比较而产生用于PUF签名的输出位505-1，而同时，由感测放大器204-1基于充电路径306及308的充电速率的比较而产生输出位205-1。
返回参考图2及图5，每当存取(读取)存储器单元阵列202时，认证电路204(图2)的感测放大器中的每一者耦合到存储器单元阵列202的两个邻近单元的两个BL或BBL，使得认证电路204的感测放大器经配置以比较所述两个邻近单元的放电速率或充电速率。如此，对于N2位单元阵列，由认证电路204产生的PUF签名可包含个位。在图5中，除由认证电路504的感测放大器(204-1、204-2、204-3…204-4)产生的个位外，认证电路504也可使用感测放大器(504-1、504-2、504-3…504-4)产生另外个位。更具体来说，认证电路504比较两个邻近单元的放电速率及充电速率两者。如此，认证电路504可产生用于N2位单元阵列的包含N2个位的PUF签名。
参考图7，根据各种实施例揭示包括列解码器710的存储器装置700。存储器装置700大体上类似于存储器装置200(图2)及500(图5)，除了存储器装置700的认证电路704包括比认证电路204及504少的感测放大器外。进一步地，存储器装置700包含耦合在存储器单元阵列202与认证电路704之间的列解码器710。在某些实施例中，列解码器710大体上类似于列解码器110，两者皆经配置以接收一或多个列地址以便确证对应(若干)BL或BBL。
仍参考图7，列解码器710包含开关710-1、710-2、710-3、710-4、710-5、710-6、710-7及一直到710-8，如所图解说明。尽管图7中展示仅8个开关，但任一所要数目个开关可放置在开关710-4与710-5之间同时保持在本揭露的范围内。在图7的所图解说明实施例中，认证电路704包含感测放大器704-1及704-2。在某些特定实施例中，认证电路704的每一感测放大器耦合到列解码器710的至少四个开关，其中所述至少四个开关中的每一者耦合到存储器单元阵列202的BL(或BBL)。在图7的所图解说明实施例中，开关710-1耦合到BL 222；开关710-2耦合到BL 232；开关710-3耦合到BL 242；开关710-4耦合到BL 252；且此四个开关(710-1、710-2、710-3、710-4)耦合到感测放大器704-1。类似地，开关710-5耦合到BL 262；开关710-6耦合到BL 272；开关710-7耦合到BL 282；开关710-8耦合到BL 292；且此四个开关(710-5、710-6、710-7、710-8)耦合到感测放大器704-2。仍在某些实施例中，耦合到认证电路704的感测放大器的四个BL大体上彼此邻近，其中不存在放置在四个BL中的任何两者之间的额外BL，如图7中所图解说明。进一步地，认证电路704的感测放大器包含第一输入及第二输入。所述第一输入耦合到其中无额外BL放置在其间的四个BL的第一对，且所述第二输入耦合到其中也无额外BL放置在其间的四个BL的另一对。举例来说，感测放大器704-1包含输入711及713，其中输入711分别透过开关710-1及710-2耦合到BL 222及232，且输入713分别透过开关710-3及710-4耦合到BL 242及252。
认证电路704的感测放大器(704-1、704-2)的操作大体上类似于认证电路204及504的感测放大器。为了致使认证电路704产生用于存储器单元阵列202的PUF签名，所述操作大体上类似于认证电路204(图2)的操作，除了存储器装置700的控制逻辑214可致使列解码器710在感测放大器开始比较所耦合单元的放电/充电速率之前确证耦合到认证电路704的感测放大器的四个开关当中的两个开关(每一对一个开关)外。举例来说，控制逻辑214可确证开关710-1及710-3，此允许感测放大器704-1比较处于列A及C的单元的放电/充电速率。换句话说，也确证耦合到经确证开关的列。相应地，认证电路704的感测放大器可比较各自位于经确证列处的两个单元的放电/充电速率。基于所述比较，可由认证电路704的感测放大器产生用于PUF签名的输出位。
图8根据各种实施例图解说明产生用于图2的SRAM单元阵列的物理不可复制功能(PUF)签名的方法800的示范性流程图。在各种实施例中，由图2到4B中所图解说明的相应组件执行方法800的操作。出于论述目的，将连同图2到4B阐述方法800的以下实施例。方法800的所图解说明实施例仅仅是实例使得各种操作中的任一者可被省略、重新排序及/或添加同时保持在本揭露的范围内。
方法800在操作802处开始，其中将数据位(逻辑1或0)写入到存储器单元阵列202的单元(例如，221、231、241、251、261、271、281、291、229、239、249、259、269、279、289及一直到299)中的每一者。在某些实施例中，控制逻辑214可致使I/O电路212将逻辑1或0写入到存储器单元阵列202的所有单元。基于写入到所述单元的数据位的逻辑状态(亦，逻辑1或0)，方法800继续到操作804，其中PC/PD电路206将存储器单元阵列202的BL及BBL预充电到Vdd，或将存储器单元阵列202的BL及BBL预放电到接地。在某些实施例中，如果写入到所有单元的逻辑状态为逻辑0，则控制逻辑214可致使PC/PD电路206将BL及BBL预充电到Vdd；如果写入到所有单元的逻辑状态为逻辑1，则控制逻辑214可致使PC/PD电路206将BL及BBL预放电到接地。
仍参考图8，方法800继续到操作806，其中行解码器208基于一所接收行地址而确证存储器单元阵列的WL。在某些实施例中，可由控制逻辑214提供此行地址。如上文所阐述，每一行地址对应于存储器单元阵列的一行，且每一行具有对应WL。在一实例中，确证行“a”。方法800然后继续进行到操作808，其中I/O电路212开始读取写入(存储)于处于经确证行的单元中的数据位。继续以上实例，I/O电路212的感测放大器212-1及212-2可分别读取存储于处于经确证行a的其所耦合单元(其为单元221及231)处的数据位。
当由I/O电路212的感测放大器读取数据位时，方法800继续到810，其中认证电路204的感测放大器(例如，204-1、204-2、204-3、204-4)开始比较经确证行/WL中的两个单元的读取速度(亦，放电速率或充电速率)。在同一实例中，此两个单元(例如，221及231)透过其相应BL(例如，222及232)或BBL耦合到认证电路204的感测放大器204-1，如图2中所图解说明。如上文所阐述，如果写入到单元的数据位的逻辑状态为逻辑0，则将BL及BBL预充电到Vdd。相应地，认证电路204的感测放大器(例如，204-1)可比较所述两个大体上邻近单元(例如，221及231)的放电速率。另一方面，如果写入到单元的数据位的逻辑状态为逻辑0，则将BL及BBL预放电到接地。如此，认证电路204的感测放大器(例如，204-1)可比较所述两个大体上邻近单元(例如，221及231)的充电速率。
仍参考图8，方法800继续到操作812，其中认证电路204的感测放大器基于放电或充电速率的比较而产生用于PUF签名的输出位。在某些实施例中，认证电路204的感测放大器(例如，204-1、204-2、204-3、204-4)中的每一者可基于其所耦合单元上的放电或充电速率的相应比较而同时产生用于PUF签名的输出位。如此，针对一行/WL经确证，可产生用于PUF签名的第一多个输出位。在某些实施例中，方法800可再次继续进行到操作806，其中确证一或多个其它WL。在上文所阐述的类似操作(从操作806到操作812)之后，可由认证电路204的感测放大器透过比较其所耦合单元的放电及/或充电速率而产生用于PUF签名的一或多个多个输出位。
图9根据各种实施例图解说明产生用于图5的SRAM单元阵列的物理不可复制功能(PUF)签名的方法的另一示范性流程图。在各种实施例中，由图5到6中所阐述的相应组件执行方法900的操作。出于论述目的，将连同图5到6阐述方法900的以下实施例。方法900的所图解说明实施例仅仅是实例使得各种操作中的任一者可被省略、重新排序及/或添加同时保持在本揭露的范围内。
方法900在操作902处开始，其中将为逻辑1或0的数据位写入到存储器单元阵列202的单元(例如，221、231、241、251、261、271、281、291、229、239、249、259、269、279、289及一直到299)中的每一者。在某些实施例中，控制逻辑214可致使I/O电路212将逻辑1或0写入到存储器单元阵列202的所有单元。如上文所阐述，举例来说，当将数据位(例如，逻辑0)写入到单元(例如，221)时，一个节点(例如，305)经配置以存储数据位且另一节点(例如，307)经配置以存储互补数据位。
基于写入到单元的数据位的逻辑状态(亦，逻辑1或0)，方法900继续到操作904，其中PC/PD电路206将存储器单元阵列202的BL或BBL预充电到Vdd，且将存储器单元阵列202的BBL或BL预放电到接地。亦，如果将BL预放电，则将BBL预充电，且反的亦然。在一实例中，如上文连同图6所阐述，如果写入到所有单元(包含单元221及231)的逻辑状态为逻辑0，则单元221及231各自的节点305及309处于逻辑状态0；且单元221及231各自的节点307及311处于互补逻辑状态1。如此，控制逻辑214可致使PC/PD电路206将BL 222及232预充电到Vdd，且将BBL 224及234预放电到接地。另一方面，如果写入到所有单元的逻辑状态为逻辑1，则控制逻辑214可致使PC/PD电路206将BL 222及232预放电到接地，且将BBL 224及234预充电到Vdd。
仍参考图9，方法900继续到操作906，其中行解码器208基于所接收行地址而确证存储器单元阵列的WL。在某些实施例中，可由控制逻辑214提供此一行地址。如上文所阐述，每一行地址对应于存储器单元阵列的一行，且每一行具有对应WL。在一实例中，确证行“a”。方法900然后继续进行到操作908，其中I/O电路212开始读取写入(存储)于处于经确证行的单元中的数据位。继续以上实例，I/O电路212的感测放大器212-1及212-2可分别读取存储于处于经确证行a的其所耦合单元(其为单元221及231)处的数据位。
当由I/O电路212的感测放大器读取数据位时，方法900继续到910，其中认证电路504的感测放大器(例如，204-1、204-2、204-4、204-4、504-1、504-2、504-3、504-4)中的至少两者开始比较处于所述经确证行/WL的两个大体上邻近单元的读取速度(亦，放电速率及充电速率)。更具体来说，耦合到大体上邻近单元的相应BL的感测放大器中的一者开始比较大体上邻近单元的放电速率或充电速率，且耦合到大体上邻近单元的相应BBL的感测放大器中的一者开始比较大体上邻近单元的充电速率或放电速率(与先前互补)。在同一实例中，此两个大体上邻近单元221及231透过其相应BL 222及232耦合到认证电路204的感测放大器204-1，且透过其相应BBL 224及234耦合到认证电路504的感测放大器504-1，如图5中所图解说明。如上文所阐述且继续使用所述实例(如现在参考图6)，如果写入到单元的数据位的逻辑状态为逻辑0，则将BL 222及232预充电到Vdd，且将BBL 224及234预放电到接地。相应地，认证电路504的感测放大器204-1可透过BL 222及232比较单元221及231的放电速率，且认证电路504的感测放大器504-1可透过BBL 224及234比较单元221及231的充电速率。另一方面，如果写入到单元的数据位的逻辑状态为逻辑1，则将BL 222及232预放电到接地，且将BBL 224及234预充电到Vdd。相应地，认证电路504的感测放大器204-1可透过BL 222及232比较单元221及231的充电速率，且认证电路504的感测放大器504-1可透过BBL 224及234比较单元221及231的放电速率。
仍参考图9，方法900继续到操作912，其中认证电路504的感测放大器基于放电或充电速率的比较而产生用于PUF签名的输出位。由于在图5及图6的实施例中，每两个大体上邻近单元耦合到认证电路504的两个感测放大器，如上文所阐述，因此认证电路504的感测放大器可能够在比较此两个大体上邻近单元的放电速率及充电速率时/之后产生用于PUF签名的两个输出位。在某些实施例中，认证电路504的感测放大器中的每一者可基于其所耦合单元上的放电或充电速率的相应比较而同时产生用于PUF签名的输出位。如此，针对一行/WL经确证，可产生用于PUF签名的第一多个输出位。在某些实施例中，方法900可进行到操作906，其中确证一或多个其它WL。在上文所阐述的类似操作(从操作906到912)之后，可由认证电路504的感测放大器透过比较其所耦合单元的放电及充电速率而产生用于PUF签名的一或多个多个输出位。
图10根据各种实施例图解说明产生用于图7的SRAM单元阵列的物理不可复制功能(PUF)签名的方法的又一示范性流程图。在各种实施例中，由图7中所阐述的对应组件执行方法1000的操作。出于论述目的，将连同图7阐述方法1000的以下实施例。方法1000的所图解说明实施例仅仅是实例使得各种操作中的任一者可被省略、重新排序及/或添加同时保持在本揭露的范围内。
在某些实施例中，方法1000大体上类似于方法800，除了在认证电路704的感测放大器比较放电/充电速率之前列解码器710可确证用于认证电路704的感测放大器的四个BL或BBL当中的两者(透过选择性地接通所耦合开关)(此对应于图10的操作1010)外。亦，图10的操作1002、1004、1006及1008分别大体上类似于操作802、804、806及808。因此，为了简明，方法1000的以下论述将从操作1010聚焦到操作1014。
当由I/O电路212的感测放大器读取数据位(图10的操作1008)时，在步骤1010处，列解码器710确证用于认证电路704的感测放大器的四个BL或BBL当中的两者。如图7的实施例中所图解说明，每一BL透过列解码器710的开关耦合到认证电路704的感测放大器，且感测放大器的两个输入中的每一者透过其分别耦合的开关耦合到两个大体上邻近BL。亦，认证电路704的每一感测放大器透过一对应开关耦合到四个BL(或BBL)。在某些实施例中，列解码器710可透过选择性地接通对应开关确证用于认证电路704的感测放大器的彼此间隔开的两个BL(其中恰好一个BL放置在其间)。相应地，经确证BL耦合到认证电路704的感测放大器。举例来说，在图7中，列解码器710可接通用于感测放大器704-1的开关710-1及710-3使得BL 222及242(经确证)耦合到感测放大器704-1，且接通用于感测放大器704-2的开关710-5及710-7使得BL 262及282(经确证)耦合到感测放大器704-2。
仍参考图10，方法继续到操作1012，其中认证电路704的感测放大器开始比较放置在所述经确证行/WL及经确证列处的两个单元的读取速度(亦，放电速率或充电速率)。继续使用以上实例，此两个单元221及241透过其相应BL 222及242或BBL耦合到认证电路704的感测放大器704-1，如图7中所图解说明。如上文所阐述，如果写入到单元的数据位的逻辑状态为逻辑0，则将BL及BBL预充电到Vdd。相应地，感测放大器704-1可比较所述两个单元221及241的放电速率。另一方面，如果写入到单元的数据位的逻辑状态为逻辑0，则将BL及BBL预放电到接地。如此，感测放大器704-1可比较所述两个单元221及241的充电速率。
仍参考图10，方法1000继续到操作1014，其中认证电路704的感测放大器基于放电或充电速率的比较而产生用于PUF签名的输出位。在某些实施例中，认证电路704的感测放大器(例如，704-1、704-2)中的每一者可基于其所耦合单元上的放电或充电速率的相应比较而同时产生用于PUF签名的输出位。如此，针对一行/WL经确证，可产生用于PUF签名的第一多个输出位。在某些实施例中，方法1000可进行到操作1006，其中确证一或多个其它WL。在上文所阐述的类似操作(从操作806/1006到1014)之后，可由认证电路704的感测放大器透过比较其所耦合单元的放电或充电速率而产生用于PUF签名的一或多个多个输出位。
如上文所提及，存储器单元阵列102/202可实施为除SRAM阵列以外的各种存储器阵列中的任一者。图11A是图解说明存储器阵列102的部分及认证电路104的部分的示范性电路图，其中存储器阵列102实施为逻辑NMOS阵列1102。图12A是图解说明存储器阵列102的部分及认证电路104的部分的另一示范性电路图，其中存储器阵列102实施为逻辑PMOS阵列1202。图13A是图解说明存储器阵列102的部分及认证电路104的部分的示范性电路图，其中存储器阵列102实施为混合逻辑NMOS及PMOS阵列。下文将分别进一步详细地论述此三个示范性实施方案的细节。
首先参考图11A，类似于SRAM阵列202，图11A的逻辑NMOS阵列1102包含布置成列-行配置的多个逻辑NMOS晶体管1106、1108、1110、1112、1114及1116作为单元位，除了逻辑NMOS阵列1102进一步包含各自耦合到BL的多个预充电晶体管1102及1104外。为了简明，图11A中展示仅两个列(在本文中为“第一列”及“第二列”)及三个行(在本文中为“第一行”、“第二行”及“第三行”)。应注意，任一所要数目个列及行可包含于逻辑NMOS阵列1102中同时保持在本揭露的范围内。
相应地，每一列包含耦合到放置在其中的逻辑NMOS晶体管的BL，且每一行包含耦合到放置在其中的逻辑NMOS晶体管的WL。如所展示，第一列包含沿着第一列放置且耦合到BL 1101的逻辑NMOS晶体管1106、1110、1114等；第二列包含沿着第二列放置且耦合到BL1103的逻辑NMOS晶体管1108、1112、1116等；第一行包含沿着第一行放置且耦合到WL 1105的逻辑NMOS晶体管1106、1108等；第二行包含沿着第二行放置且耦合到WL 1107的逻辑NMOS晶体管1110、1112等；第三行包含沿着第三行放置且耦合到WL 1109的逻辑NMOS晶体管1114、1116等。在某些实施例中，逻辑NMOS晶体管中的每一者在其漏极端处耦合到相应BL且在其源极端处耦合到电压电平1141(例如，接地)。进一步地，每一WL经配置以将一确证信号(例如，1113、1115等)提供到所耦合逻辑NMOS晶体管的栅极以便接通一或多个相应逻辑NMOS晶体管。举例来说，由WL 1105提供的确证信号1113可用于接通逻辑NMOS晶体管1106及1108；由WL 1107提供的确证信号1115可用于接通逻辑NMOS晶体管1110及1112。
关于预充电晶体管1102及1104，在图11的所图解说明实施例中，所述预充电晶体管中的每一者可实施为PMOS晶体管。此预充电晶体管耦合到BL，且经配置以接收预充电控制信号(例如，1111)以便致使其自身经接通。耦合到逻辑NMOS阵列1102的认证电路104(在图11A中称为“1140”)大体上类似于上文所阐述的实施例(如包含多个感测放大器)，其中每一感测放大器(例如，1100)耦合到两个邻近BL(例如，1101及1103)。在某些实施例中，认证电路1140的感测放大器(例如，1100)中的每一者可包含电压模式感测放大器(例如，图2的204-1、204-2、204-3及204-4及图5的504-1、504-2、504-3及504-4)。在某些其它实施例中，感测放大器可包含一电流模式感测放大器。下文所论述的逻辑NMOS阵列1102及对应认证电路1140的操作将针对于将感测放大器1100实施为电压模式感测放大器。
在某些实施例中，逻辑NMOS阵列1102及感测放大器1100的操作大体上类似于上文关于图4A所论述的操作。类似地，为使感测放大器1100基于放电速率的差而产生输出位1119，在某些实施例中，首先将BL 1101及1103预充电到Vdd。然后，顺序地选择多个行使得允许认证电路1140的每一感测放大器比较存在于相应BL上的放电速率。
举例来说，在时间“t1”处通过将确证信号1113确证为高而选择第一行。如此，接通逻辑NMOS晶体管(例如，1106、1108等)。在某些实施例中，同时在时间t1处将预充电控制信号1111确证为高，此相应地关断预充电晶体管1102及1104。因此，分别形成从BL 1101穿过逻辑NMOS晶体管1106到接地的放电路径1126及从BL 1103穿过逻辑NMOS晶体管1108到接地的放电路径1128，且如此，存在于BL 1101及1103上的电压电平开始随相应放电速率下降，如图11B中所展示。一旦BL 1101及1103上的电压电平之间的差超过一预定义阈值(ΔV)，便在时间“t2”处将启用信号1117触发为高。相应地，由感测放大器1100产生第一输出位1119以用于产生PUF签名。随后，在时间“t3”处通过将确证信号1115确证为高而选择第二行，且在上文所阐述的操作之后，在时间“t4”处，由感测放大器1100产生第二输出位1119以用于产生另一PUF签名。
图12A的逻辑PMOS阵列1202大体上类似于图11A的逻辑NMOS阵列1102，除了逻辑PMOS阵列1202的单元位中的每一者包含逻辑PMOS晶体管(例如，1206、1208、1210、1212、1214及1216等)且逻辑PMOS阵列1202的预放电晶体管(例如，1202、1204等)各自包含NMOS晶体管外。更具体来说，逻辑PMOS晶体管1206、1210及1214沿着阵列1202的第一列放置且各自在相应漏极处耦合到第一列的BL 1201；逻辑PMOS晶体管1208、1212及1216沿着阵列1202的第二列放置且各自在相应漏极处耦合到第二列的BL 1203。进一步地，阵列1202的逻辑PMOS晶体管中的每一者在其相应源极处耦合到一电压电平1241(例如，Vdd)。类似于阵列1102，在阵列1202中，第一行包含沿着第一行放置且耦合到WL 1205的逻辑PMOS晶体管1206、1208等；第二行包含沿着第二行放置且耦合到WL 1207的逻辑PMOS晶体管1210、1212等；第三行包含沿着第三行放置且耦合到WL 1209的逻辑PMOS晶体管1214、1216等。每一WL经配置以将一确证信号(例如，1213、1215等)提供到所耦合逻辑PMOS晶体管的栅极以便接通一或多个相应逻辑PMOS晶体管。举例来说，由WL 1205提供的确证信号1213可用于接通逻辑PMOS晶体管1206及1208；由WL 1207提供的确证信号1215可用于接通逻辑PMOS晶体管1210及1212。仍类似地，预放电晶体管1202及1204同时由预放电控制信号1211控制。此预放电控制信号1211可用于关断预放电晶体管1202及1204以便提供一或多个充电路径，下文将关于逻辑PMOS阵列1202(图12B)的操作进一步详细地论述此。认证电路1240的感测放大器1200大体上类似于感测放大器1100，且因此省略对感测放大器1200的论述。
在某些实施例中，逻辑PMOS阵列1202及感测放大器1200的操作大体上类似于上文关于图4B所论述的操作。类似地，为使感测放大器1200基于充电速率的差而产生输出位1219，在某些实施例中，首先将BL 1201及1203预放电到接地。然后顺序地选择多个行使得允许认证电路1240的每一感测放大器比较存在于相应BL上的放电速率。
举例来说，在时间“t1”处通过将确证信号1213确证为低而选择第一行。如此，接通逻辑PMOS晶体管(例如，1206、1208、等)。在某些实施例中，同时在时间t1处，将预放电控制信号1211确证为低，此相应地关断预放电晶体管1202及1204。因此，分别形成从Vdd穿过逻辑PMOS晶体管1206到BL 1201的充电路径1226及从Vdd穿过逻辑PMOS晶体管1208到BL 1203的充电路径1228，且如此，存在于BL 1201及1203上的电压电平开始随相应充电速率增加，如图12B中所展示。一旦BL 1201及1203上的电压电平之间的差超过预定义阈值(ΔV)，便在时间“t2”处将启用信号1217触发为高。相应地，由感测放大器1200产生第一输出位1219以用于产生PUF签名。随后，在时间“t3”通过将确证信号1215确证为低而选择第二行，且在上文所阐述的操作之后，在时间“t4”处，由感测放大器1200产生第二输出位1219以用于产生另一PUF签名。
现在参考图13A，混合逻辑PMOS及NMOS阵列(在下文为“混合阵列”)1302大体上类似于图11A的逻辑NMOS阵列1102及图12A的逻辑PMOS阵列，除了针对混合阵列1302的每一列，逻辑PMOS晶体管及逻辑NMOS晶体管交替地放置在其中且耦合到一相应BL外。如所展示，沿着混合阵列1302的第一列的BL 1301，逻辑PMOS晶体管1306、逻辑NMOS晶体管1310、逻辑PMOS晶体管1314及逻辑NMOS晶体管1318沿着第一列交替地放置且耦合到BL 1301；沿着混合阵列1302的第二列的BL 1303，逻辑PMOS晶体管1308、逻辑NMOS晶体管1312、逻辑PMOS晶体管1316及逻辑NMOS晶体管1320沿着第二列交替地放置且耦合到BL 1303。如此，沿着第一行，逻辑PMOS晶体管1306及1308放置于其中且耦合到行的WL 1305；沿着第二行，逻辑NMOS晶体管1310及1312放置于其中且耦合到行的WL 1307；沿着第三行，逻辑PMOS晶体管1314及1316放置于其中且耦合到行的WL 1309；沿着第四行，逻辑NMOS晶体管1318及1320放置于其中且耦合到行的WL 1311。进一步地，混合阵列1302的逻辑PMOS晶体管中的每一者在其相应源极处耦合到电压电平1341(例如，Vdd)且在其相应漏极处耦合到BL；混合阵列1302的逻辑NMOS晶体管中的每一者在其相应漏极处耦合到BL且在其相应源极处耦合到电压电平1343(例如，接地)。
不同于图11A的阵列1102及图12A的阵列1202，如图13A中所展示的混合阵列1302不包含预充电及预放电晶体管。认证电路1340的感测放大器1300大体上类似于感测放大器1100/1200，且因此省略对感测放大器1300的论述。
在某些实施例中，混合阵列1302及所耦合感测放大器1300(认证电路1340)的操作大体上类似于上文所阐述的操作(例如，关于图4A、图4B、图11B及图12B的操作)。因此，关于图13B简略地阐述混合阵列1302及所耦合感测放大器1300(认证电路1340)的操作。如所展示，将确证信号1311确证为低以便接通沿着第一行的逻辑PMOS晶体管(1306、1308等)。类似于上文所阐述的“充电路径”，在某些实施例中，为了比较两个充电路径之间的一差，将BL1301及1303预放电到接地。相应地，一旦接通逻辑PMOS晶体管1306及1308(其中关断沿着其它行的晶体管)，便分别形成从Vdd穿过逻辑PMOS晶体管1306到BL 1301的充电路径1326及从Vdd穿过逻辑PMOS晶体管1308到BL1303的充电路径1328。因此，存在于BL 1301及1303上的电压电平开始随相应充电速率增加，如图13B中所展示。一旦BL 1301及1303上的电压电平之间的差超过预定义阈值(ΔV)，便将启用信号1317触发为高。相应地，由感测放大器1300产生第一输出位1319以用于产生PUF签名。随后，将确证信号1313确证为高以便接通沿着第二行的逻辑NMOS晶体管(1310、1312等)。类似于上文所阐述的“放电路径”，在某些实施例中，为了比较两个放电路径之间的差，将BL 1301及1303预充电到Vdd。相应地，一旦接通逻辑NMOS晶体管1310及1312(其中关断沿着其它行的晶体管)，便分别形成从BL1301穿过逻辑NMOS晶体管1310到接地的放电路径1346及从BL 1303穿过逻辑NMOS晶体管1312到接地的放电路径1348，且如此，存在于BL 1301及1303上的电压电平开始随相应放电速率下降，如图13B中所展示。一旦BL 1301及1303上的电压电平之间的差超过预定义阈值(ΔV)，便再次将启用信号1317触发为高。相应地，由感测放大器1300产生第二输出位1119以用于产生PUF签名。
在一实施例中，揭示一种存储器装置。所述存储器装置包含：存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及物理不可复制功能(PUF)产生器。所述PUF产生器进一步包含耦合到所述多个存储器单元的第一感测放大器，其中当存取所述多个存储器单元时，所述第一感测放大器经配置以比较所述多个存储器单元中的第一存储器单元及第二存储器单元的存取速度，且基于所述比较而提供第一输出信号以用于产生第一PUF签名。
在另一实施例中，一种存储器装置包含：存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及物理不可复制功能(PUF)产生器。所述PUF产生器进一步包含：第一感测放大器，其耦合到所述多个存储器单元中的第一存储器单元及第二存储器单元；及第二感测放大器，其也耦合到所述多个存储器单元中的所述第一存储器单元及所述第二存储器单元。当存取所述多个存储器单元时，所述第一感测放大器经配置以比较所述第一存储器单元及所述第二存储器单元的第一存取速度，所述第二感测放大器经配置以比较所述第一存储器单元及所述第二存储器单元的第二存取速度，且基于对所述第一存取速度及所述第二存取速度的所述比较，所述第一感测放大器及所述第二感测放大器各自经配置以提供第一输出信号及第二输出信号以用于产生PUF签名。
又在另一实施例中，一种存储器装置包含：存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及物理不可复制功能(PUF)产生器，其耦合到所述多个存储器单元。所述PUF产生器进一步包含：第一感测放大器；及列解码器，其耦合在所述多个存储器单元与所述第一感测放大器之间、包括至少四个开关，其中所述开关中的每一者耦合到所述存储器单元阵列的四个列中的一者，其中当存取所述多个存储器单元时，所述列解码器经配置以确证所述四个开关中的两个开关以便允许所述第一感测放大器比较透过所述经确证开关耦合到所述第一感测放大器的所述多个存储器单元中的第一存储器单元及第二存储器单元的存取速度，且基于所述比较而提供输出信号以用于产生PUF签名。
前文概括数个实施例的特征使得所属领域的技术人员可更佳地理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为用于设计或修改其它程序及结构以用于实施相同目的及/或达成本文中介绍的实施例的相同优点的基础。所属领域的技术人员还应认识到，此等等效构造不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替代及变更。
符号说明
100 存储器装置
102 存储器单元阵列/组件/存储器阵列
104 认证电路/组件/嵌入认证电路
105 编译器
106 预充电/预放电电路/组件
108 行解码器/组件
110 列解码器/组件
112 输入/输出电路/组件
114 控制逻辑/组件
116 嵌入电压控制器/电压控制器/组件
200 存储器装置
202 存储器单元阵列/静态随机存取存储器存储器单元阵列/静态随机存取存储
器单元阵列/单元阵列/静态随机存取存储器阵列
204 认证电路
204-1 感测放大器/电压模式感测放大器
204-2 感测放大器/电压模式感测放大器
204-3 感测放大器/电压模式感测放大器
204-4 感测放大器/电压模式感测放大器
205 编译器
205-1 输出信号/位/输出位
205-2 位/输出位
206 充电/放电电路
208 行解码器
212 输入/输出电路
212-1 感测放大器
212-2 感测放大器
212-3 感测放大器
212-4 感测放大器
212-5 感测放大器
212-6 感测放大器
212-7 感测放大器
212-8 感测放大器
214 控制逻辑
216 电压控制器
220 字线
221 存取单元/单元
222 位线
222-1 信号/输入信号
224 位条线
229 静态随机存取存储器存储器单元/单元
231 静态随机存取存储器存储器单元/单元
232 位线
232-1 信号/输入信号
234 位条线
239 静态随机存取存储器存储器单元/单元
240 字线
241 静态随机存取存储器存储器单元/单元
242 位线
244 位条线
249 静态随机存取存储器存储器单元/单元
251 静态随机存取存储器存储器单元/单元
252 位线
254 位条线
259 静态随机存取存储器存储器单元/单元
261 静态随机存取存储器存储器单元/单元
262 位线
264 位条线
269 静态随机存取存储器存储器单元/单元
271 静态随机存取存储器存储器单元/单元
272 位线
274 位条线
279 静态随机存取存储器存储器单元/单元
281 静态随机存取存储器存储器单元/单元
282 位线
284 位条线
289 静态随机存取存储器存储器单元/单元
291 静态随机存取存储器存储器单元/单元
292 位线
294 位条线
299 静态随机存取存储器存储器单元/单元
301 电压参考/第一电压参考/供应电压
302 第一节点/节点/放电路径
303 第二电压参考
304 第二节点/节点/放电路径
305 节点
306 第一节点/节点/充电路径
307 节点
308 第二节点/节点/充电路径
309 节点
311 节点
351 启用信号
402 波形
404 波形
406 波形
407 电压差
408 波形
410 波形
410-1 逻辑0
410-2 逻辑1
412 波形
414 波形
416 波形
417 电压差
418 波形
420 波形
420-1 逻辑0
420-2 逻辑1
500 存储器装置
504 认证电路
504-1 感测放大器/电压模式感测放大器
504-2 感测放大器/电压模式感测放大器
504-3 感测放大器/电压模式感测放大器
504-4 感测放大器/电压模式感测放大器
505 编译器
505-1 输出位
602 充电路径
604 充电路径
606 放电路径
608 放电路径
651 启用信号
700 存储器装置
704 认证电路
704-1 感测放大器
704-2 感测放大器
710 列解码器
710-1 开关
710-2 开关
710-3 开关
710-4 开关
710-5 开关
710-6 开关
710-7 开关
710-8 开关
711 输入
713 输入
1100 感测放大器
1101 位线
1102 逻辑n型金属氧化物半导体阵列/阵列/预充电晶体管
1103 位线
1104 预充电晶体管
1105 字线
1106 逻辑n型金属氧化物半导体晶体管
1107 字线
1108 逻辑n型金属氧化物半导体晶体管
1109 字线
1110 逻辑n型金属氧化物半导体晶体管
1111 预充电控制信号
1112 逻辑n型金属氧化物半导体晶体管
1113 确证信号
1114 逻辑n型金属氧化物半导体晶体管
1115 确证信号
1116 逻辑n型金属氧化物半导体晶体管
1117 启用信号
1119 输出位/第一输出位/第二输出位
1140 认证电路
1141 电压电平
1200 感测放大器
1201 位线
1202 阵列/逻辑p型金属氧化物半导体阵列/阵列/预放电晶体管
1203 位线
1204 预放电晶体管
1205 字线
1206 逻辑p型金属氧化物半导体晶体管
1207 字线
1208 逻辑p型金属氧化物半导体晶体管
1209 字线
1210 逻辑p型金属氧化物半导体晶体管
1211 预放电控制信号
1212 逻辑p型金属氧化物半导体晶体管
1213 确证信号
1214 逻辑p型金属氧化物半导体晶体管
1215 确证信号
1216 逻辑p型金属氧化物半导体晶体管
1217 启用信号
1219 输出位/第一输出位/第二输出位
1226 充电路径
1241 电压电平
1300 感测放大器
1301 位线
1302 混合逻辑p型金属氧化物半导体及n型金属氧化物半导体阵列/混合阵列
1303 位线
1305 字线
1306 逻辑p型金属氧化物半导体晶体管
1307 字线
1308 逻辑p型金属氧化物半导体晶体管
1309 字线
1310 逻辑n型金属氧化物半导体晶体管
1311 字线/确证信号
1312 逻辑n型金属氧化物半导体晶体管
1313 确证信号
1314 逻辑p型金属氧化物半导体晶体管
1316 逻辑p型金属氧化物半导体晶体管
1317 启用信号
1318 逻辑n型金属氧化物半导体晶体管
1319 第一输出位
1320 逻辑n型金属氧化物半导体晶体管
1326 充电路径
1340 认证电路
1341 电压电平
1343 电压电平
1346 放电路径
1348 放电路径
a 行
A 列
b 行
B 列
C 列
D 列
E 列
F 列
G 列
H 列
M1 晶体管/存取晶体管
M2 晶体管
M3 晶体管
M4 晶体管
M5 晶体管
M6 晶体管/存取晶体管
M11 晶体管/存取晶体管
M12 晶体管
M13 晶体管
M14 晶体管
M15 晶体管
M16 晶体管/存取晶体管
t0 时间
t1 时间
t2 时间
t3 时间
t4 时间
Vdd 第一电压参考/电压电平
ΔV 预定义阈值

Claims (1)

1.一种存储器装置，其包括：
存储器单元阵列，其包括多个存储器单元，其中所述多个存储器单元中的每一者经配置以处于数据状态中；及
物理不可复制功能PUF产生器，其包括：
第一感测放大器，其耦合到所述多个存储器单元，其中当存取所述多个存储器单元时，所述第一感测放大器经配置以比较所述多个存储器单元中的第一存储器单元及第二存储器单元的存取速度，且基于所述比较而提供第一输出信号以用于产生第一PUF签名。
CN201710662782.9A 2016-10-07 2017-08-04 基于静态随机存取存储器的认证电路 Pending CN107918742A (zh)

Applications Claiming Priority (2)

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