JP5499365B2 - メモリセルアレイを用いたidチップおよびその生成方法 - Google Patents
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特に、ICカードには個人情報等も記録されており、そのセキュリティの確保が重要となっている。また、ICカードの認証等において、搭載されたチップ毎に複製不可能な認証データを生成・保持することによって、更なるセキュリティの向上が求められている。
しかしながら、トランジスタの電流値バラツキを用いるものや、遅延バラツキを利用するものや、ラッチを利用するものは、SRAMのメモリセル構造をそのまま用いることはできず、専用の認証データ生成回路を作製する必要があった。
従って、認証データ生成用の専用回路を設ける必要があるといった問題がある。
上記の構成は、SRAM等のメモリセルの典型的な回路構成である。インバータは、P型MOSトランジスタとN型MOSトランジスタで構成されるCMOSインバータが好適に用いられる。
または“1”の初期データが書き込まれた後に、両ビット線を同時に“Low”としてデータ書き込みが行われたものである。
一般に、SRAM等のメモリセルへのデータ書込みの際には、2本のビット線のうち片側を“Low”、もう一方を“High”として目的のデータを書込む。これに対して、本発明のIDチップでは、両ビット線を同時に“Low”としてメモリセルにデータの書込みを行う。この時、閾値電圧のバラツキによってメモリセルに格納されるデータは、ランダムに決定される。この生成されるデータは、チップの閾値電圧のバラツキによって決定されるため、同一チップにおいては再現性あるデータとなる。また、生成されるデータは、チップ毎に異なるデータである。
なお、両ビット線に同時に“High”としてデータ書き込みを行う方法については、シミュレーションで確認を行ったところ、初期データ依存性が強く、閾値電圧のバラツキによってメモリセルにランダムなデータを生成させることは困難であるとの知見を得ている。これは、メモリセルのインバータカップルとビット線を接続するトランジスタがNMOSトランジスタで構成されていることから、“High”の電圧によってデータは反転し難く、初期データ依存性が強く現れたと推察する。
上記メモリセルは、6個のトランジスタで構成されるところ、クロスカップル接続された一対のインバータを構成する4個のトランジスタの閾値に起因する記憶データの傾向は見られず、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタの閾値にのみ記憶データに一定の傾向が見られることを、発明者らは実験により確認したのである。
または“1”の初期データを書き込む。
(2)書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認する。
(3)確認したメモリセルに対して、両ビット線を同時に“Low”としてランダムデータを生成する。
(4)メモリセルアレイのデータを読み出す。
(5)読み出したデータを固有の識別情報として記憶する。
また、上記(1)の処理で、“0”
または“1”の初期データは、オール“0” またはオール“1”のみならず、予め想定した0” と“1”で構成されるパターンに初期化しても構わない。
ここで、上記のIDチップの生成方法を用いて生成されたデータを用いて同一チップか否かを判別するIDチップ判別方法は、好ましくは、IDチップを構成するメモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。ハミング距離とは、等しいビット数を持つ2つのビット列の中で、対応する位置にある異なったデータ(“0”,“1”)の個数である。
上記のIDチップの生成方法を用いて生成されたデータは、同一のメモリセルアレイの場合に再現性はあるが、生成されるデータが毎回完全に一致するものではない。そのため、ハミング距離の指標を用いて、同一チップか否かを判別することにしたのである。
本発明は、SRAMのメモリセル構造をそのまま用いているので、SRAMの一部のブロックまたは一部の行を識別情報データの格納領域と位置付け、そこに、メモリセル群の閾値電圧のバラツキを利用したチップ固有の識別情報データを生成・記録させるのである。
これにより、SRAMメモリセルを備える電子デバイスには、容易に固有の識別番号を持たせることができる。
メモリセルの内部ノード(N0,N1)には、通常、2本のビット線(BL,BL_N)のうち片側を“Low”、もう一方を“High”として、“Low”又は“High”の電位が保持される。すなわち、メモリセルの内部ノード(N0,N1)は、“0”又は“1”のデータが書き込まれ、データを記憶することになる。
図3と図4には、内部ノード(N0,N1)の電位の傾向に関して、特段、トランジスタの閾値電位(Vth)との相関性は見られなかった。
内部ノード(N0)が“Low”の状態を保持した場合は“0”,“High”の状態を保持した場合は“1”のデータを記憶した状態とする。
データが“0”の場合、アクセストランジスタ(A0)の閾値は低い傾向となり、バラツキを考慮していないモデルの閾値(全トランジスタの閾値の平均値)と比較して−0.0152V低い平均値を示しており、分布の中心が左にシフトしている。一方、アクセストランジスタ(A1)は、平均値が+0.0156V高い値となっている。
また、データが“1”の場合は、データが“0”の場合と逆の傾向を示している。
以上のことは、内部ノード(N0)に記憶されたデータが“Low”であるときと、“High”であるときとでは、アクセストランジスタ(A0,A1)の閾値電圧の分布が異なることを示しているのである。
従って、アクセストランジスタ(A0,A1)の閾値電圧のバラツキによって、メモリセルの内部ノード(N0,N1)に格納されるデータは、ランダムに決定されることになる。
ワード線(WL)を閉じた後に、メモリセルの内部ノード(N0,N1)に格納されるデータは、アクセストランジスタ(A0,A1)の閾値電圧のバラツキに最も影響を受け、閾値電圧のバラツキに応じてランダムになる。一方、ロードトランジスタ(L0,L1)やドライブトランジスタ(D0,D1)の閾値電圧の影響は少なく、内部ノード(N0,N1)に格納されるデータから、ロードトランジスタ(L0,L1)やドライブトランジスタ(D0,D1)の閾値の予測は困難である。
先ず、128ビットのメモリセルの全メモリセルに“0”データを書き込んだ。そして、“0”データの読み出しを行い、全メモリセルの保持データが初期化されたか否かを確認した。そして、全メモリセルの両ビット線を“Low”とした。全メモリセルの保持データを読み込み、生成されたデータを確認した。電源電圧は1.2Vを使用した。
上記の作業を1つのメモリセルアレイのチップに4回繰り返して、同一チップの生成データの再現性を確認した。結果を図8に示す。
また、上記の作業を異なる4つのメモリセルアレイのチップに対して行い、異なるチップの生成データのバラツキ度合いを確認した。結果を図9に示す。
一方、図9に示されるように、異なる4つのチップ(#1〜#4)に試行を行った場合は、生成データの分布、すなわち“0”と“1”のデータ分布は大きく相違することが確認できた。
すなわち、メモリセルアレイの個々のメモリセルの閾値電圧のバラツキによって決定され生成されるデータは、同一チップにおいては再現性あるデータとなり、また、チップ毎に異なるデータであることになる。
このことは、生成されるデータをチップの固有の識別情報(ID)として扱えることになる。また、ビット長を大きくすることで、生成データのユニーク性が向上し、大量のチップも十分に判別可能になる。
(ステップS101)全て或いは一部のメモリセルに対して、“0”
または“1”の初期データを書き込む。
(ステップS103)書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認する。
(ステップS105)確認したメモリセルに対して、両ビット線を同時に“Low”としてランダムデータを生成する。
(ステップS107)メモリセルアレイのデータを読み出す。
(ステップS109)読み出したデータをチップの固有の識別情報(チップID)として記憶する。
両ビット線“Low”書込みは、各ビット線に放電用のNMOSトランジスタを追加することで実現される。追加したNMOSトランジスタは、BLCTRL信号によって制御され、BLCTRL信号が“High”の時に、両ビット線を放電する。また、ビット線放電用のNMOSトランジスタは、各列にそれぞれ追加され、BLCTRL信号にて一斉に制御を行える構成にしている。
L1,L2 ロードトランジスタ
D1,D2 ドライブトランジスタ
Claims (6)
- メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いるIDチップであって、
前記メモリセルは、各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する1本のワード線と、から少なくとも構成され、
“0”または“1”の初期データが書き込まれた後に、両ビット線を同時に“Low”としてデータ書き込みが行われたものであることを特徴とするIDチップ。 - 前記一対のアクセストランジスタにおいて、相対的に、一方の閾値が低く、他方の閾値が高い場合、アクセストランジスタの閾値が低い側のインバータに“Low”が記憶されやすく、アクセストランジスタの閾値が高い側のインバータに“High”が記憶されやすいことを特徴とする請求項1に記載のIDチップ。
- 各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する1本のワード線と、から少なくとも構成されるメモリセルがアレイ状に配置されたメモリセルアレイを用いて、
1)全て或いは一部のメモリセルに対して、“0” または“1”の初期データを書き込み、
2)書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認し、
3)確認したメモリセルに対して、両ビット線を同時に“Low”としてデータを生成し、
4)メモリセルアレイのデータを読み出し、
5)読み出したデータを固有の識別情報として記憶する、
ことを特徴とするIDチップの生成方法。 - 請求項3に記載のIDチップの生成方法を用いて生成された前記ランダムデータを用いて同一チップか否かを判別する方法であって、
IDチップを構成するメモリセルアレイのデータのハミング距離を測定し、
ハミング距離が所定閾値以内の場合に同一チップと判別するIDチップ判別方法。 - 前記ハミング距離の所定閾値は、同一チップの最大ハミング距離と、異なるチップの最小ハミング距離との間の範囲に設定されることを特徴とする請求項4に記載のIDチップ判別方法。
- 請求項3に記載のIDチップの生成方法を用いて、SRAMメモリセルの一部に固有の識別番号を生成すること。
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