JP6400469B2 - 情報処理システム及び半導体素子 - Google Patents

Description

本発明の実施形態は、情報処理システム及び半導体素子に関する。

半導体技術の微細化が進むことに伴って、例えば不揮発性メモリが軽く、高速化され、更に低消費電力化されているため、大容量不揮発性メモリシステムの市場が大幅に広がっている。同時に、大容量メモリシステムの情報管理が非常に重要となってきている。

一方、不揮発性メモリの微細化に伴い、単一素子のばらつきが徐々に大きくなり、メモリの信頼性確保は難しくなっているが、ばらつきをセキュリティ向上に用いることが可能となってきている。不揮発性メモリ素子のばらつきは、様々な要因で決まるが、その中の一部としてプロセス起因で工場出荷時にすでに決まっている複製困難な物理的特徴を具備する。例えば、素子面積が小さくなるほど、単一欠陥から素子に与える影響は大きくなってしまう。なお、半導体素子の固体差を認証等に用いる技術には、ＰＵＦ（Ｐｈｙｓｉｃａｌ Ｕｎｃｌｏｎａｂｌｅ Ｆｕｎｃｔｉｏｎ）技術がある。

特開２０１４−５３０６４号公報 特開２０１３−５３１４号公報

しかしながら、従来の半導体素子のばらつきを用いたセキュリティは、不十分な場合があった。本発明が解決しようとする課題は、半導体素子のＰＵＦを用いてセキュリティを高めることを可能にする情報処理システム及び半導体素子を提供することである。

実施形態の情報処理システムは、時定数処理部と、パターン生成部とを有する。時定数処理部は、ゲート絶縁膜をそれぞれ備えた複数の単位回路にゲート電圧が印加されることによって流れるチャネル電流のキャリアをゲート絶縁膜の欠陥が取込んでから放出するまでの時間を示す放出時定数それぞれに基づいて、複数の単位回路それぞれを示す値を二値化する。パターン生成部は、時定数処理部が二値化した複数の単位回路それぞれを示す値を用いて、複数の単位回路に固有のパターンを生成する。

単位回路を模式的に示す図。 欠陥によりチャネル電流が変化する状態を示すグラフと対応する模式図。 放出時定数及び取込時定数のゲート電圧に対する依存性と、単位回路を示す値を二値化する第１条件例とを示す図。 単位回路を示す値を二値化する第２条件例を示す図。 単位回路を示す値を二値化する第３条件例を示す図。 コントロールゲートに印加する電圧と、トランジェントチャネル電流との関係を対比させて示すグラフ。 多数決処理を行って二値化データを出力する過程を示す図。 複数の単位回路がアレイ状に配列された半導体素子を模式的に示す図。 第１条件例により、図８に示した半導体素子を二値化した結果を示す図。 第２条件例により、図８に示した半導体素子を二値化した結果を示す図。 実施形態にかかる半導体素子の構成例を示す図。 実施形態にかかる半導体素子の変形例の構成を示す図。 実施形態にかかる半導体素子の構成例を示す図。 図１３に示した半導体素子の動作例を概念的に示す概念図。 半導体素子の変形例及びその周辺の構成例を示す図。 図１５に示した半導体素子の動作例を概念的に示す概念図。 実施形態にかかる情報処理システムの第１構成例を示す図。 ホストシステム及びクラウドシステムの動作例を概念的に示す概念図。 実施形態にかかる情報処理システムの第２構成例を示す図。 メモリチップシステム、ホストシステム及びクラウドシステムの第１動作例を概念的に示す概念図。 メモリチップシステム、ホストシステム及びクラウドシステムの第２動作例を概念的に示す概念図。

まず、本発明がなされるに至った背景について説明する。今後、情報管理の必要性がさらに高まってくると、例えば情報管理用のメモリシステムなどのセキュリティが非常に重要となってくる。従来は、不揮発性メモリシステム又はロジック回路システムに対するセキュリティが不十分ではないことがあった。例えば、ＰＵＦを用いてセキュリティを高めるためには、特有性（固有の指紋など）、環境フリー性（例えば、温度依存しないこと）、劣化フリー性（素子劣化に依存しないこと）などが必要になってくる。

次に、実施形態にかかる情報処理システム及び半導体素子が実行する処理手順を模式図等を用いて説明する。図１は、ゲート絶縁膜を備えた不揮発性メモリのセル又はＭＯＳトランジスタなどの単位回路１００を模式的に示す図である。単位回路１００は、基板チャネル１０、コントロールゲート（ゲート）１２、及びゲート絶縁膜１４を有し、半導体素子の基本構成となる。

ゲート絶縁膜１４の膜質は、半導体素子の信頼性に非常に大きな影響を与える。例えば、プロセスＡとプロセスＢのように、異なるプロセスのゲート絶縁膜では、ゲート絶縁膜中に形成された欠陥の密度、位置、欠陥エネルギーの深さなどが異なる。また、同じプロセスのゲート絶縁膜でも、同じ構造である複数の単位回路１００それぞれのゲート絶縁膜１４中の欠陥の分布を同じにすることは不可能である。その原因は、基板の種類、面方位、ゲート絶縁膜１４成膜前の洗浄プロセス、コントロールゲート１２の成膜プロセス、及び後工程にある高温アニールなどであり、いろいろなプロセスが欠陥の分布に影響している。

図２は、ゲート絶縁膜１４にある欠陥によりチャネル電流が変化（振動）する状態を示すグラフと対応する模式図である。図２においては、半導体トランジスタ（例えば、Metal Oxide Semiconductor Field Effect Transistor）のコントロールゲート１２に一定電圧を印加したことによりチャネル電流が発生している。ゲート絶縁膜１４に欠陥が存在する場合、印加されている電圧（電界）によるチャネルフェルミレベルと欠陥エネルギーとがある程度一致すると、チャネル電流が振動することが可能となる。この現象は、ランダム・テレグラフ・ノイズ（ＲＴＮ：Random Telegraph Noise）と呼ばれる。

ここで、ＲＴＮの物理機構を簡潔に説明する。欠陥は、チャネル電流に流れているキャリアをキャプチャする（取込む）ことができる。欠陥が一個のキャリアをキャプチャすると、ゲート絶縁膜１４に与えられた電界がシフトして、チャネル電流が抑えられる。逆に、欠陥がキャプチャしたキャリアを放出すると、チャネル電流が元に回復する。

例えば、図２（ａ）に示した矢印Ｄは、図２（ｃ）に示したようにゲート絶縁膜１４の欠陥がキャリアをキャプチャしたことによって減少するチャネル電流を示している。また、図２（ａ）に示した矢印Ｕは、図２（ｂ）に示したようにゲート絶縁膜１４の欠陥がキャリアを放出したことによって回復するチャネル電流を示している。

以下、欠陥がチャネル電流のキャリアを取込んでから放出するまでの時間を放出時定数τｅ（time to emission）と定義し、欠陥がチャネル電流のキャリアを放出した状態から取込むまでの時間を取込時定数τｃ（time to capture）と定義する。

図３は、放出時定数τｅ及び取込時定数τｃのゲート電圧（Ｖｇ）に対する依存性と、単位回路１００を示す値（単位回路１００毎に付す値）を二値化する第１条件例とを示す図である。図３において、横軸はコントロールゲート１２に印加されるゲート電圧を示し、縦軸は放出時定数τｅ及び取込時定数τｃの時間を示している。

基板チャネル１０に流れているキャリアをキャプチャする欠陥は、ゲート電圧が高くなるほど、キャリアをキャプチャしやすく、放出しにくいため、τｃが短くなり、τｅが逆に長くなる。ただし、ゲート側にあるキャリアをキャプチャする欠陥は、ゲート電圧が高くなるほど、キャリアを放出しやすく、キャプチャしにくくなり、τｅが短く、τｃが逆に長くなる。

又、所定のゲート電圧がコントロールゲート１２に印加された場合に、τｅの値とτｃの値とが同じになる。ここで、例えば図３の左側の領域（τｅ≦τｃ）を”０”と定義し、右側の領域（τｅ＞τｃ）を”１”と定義する。つまり、単位回路１００は、所定のゲート電圧におけるτｅとτｃの大小関係に応じて”０”又は”１”の値が付され、二値化される。

図４は、単位回路１００を示す値（単位回路１００毎に付す値）を二値化する第２条件例を示す図である。図４において、横軸は時間の経過を示し、縦軸はトランジェントチャネル電流（Ｉｄ）を示す。図４に示すように、まず、ゲート絶縁膜１４の各欠陥は、それぞれ一旦キャリアをキャプチャさせられる（キャリアチャージ）。各欠陥は、時間の経過と共に、キャリアを放出しながらチャネル電流を段階的に回復させる。

より具体的には、まずチャージング電圧（高いゲート電圧）をコントロールゲート１２に印加して、ゲート絶縁膜１４にある複数の欠陥にキャリアをキャプチャさせる。次に、コントロールゲート１２に印加する電圧をチャネル電流モニタ用センス電圧（閾値電圧近傍の低いゲート電圧）にして、チャネル電流の経時変化を計測する。

この方法により、複数の欠陥は、高いゲート電圧が印加されたことによりキャプチャしたキャリアを、低いゲート電圧の印加に変えられたことによって徐々に放出する。よって、トランジェントチャネル電流が段階的に回復する。

ゲート絶縁膜１４に含まれる欠陥が１個である場合、トランジェントチャネル電流は２段階の電流レベルしか存在しない。しかし、ゲート絶縁膜１４に含まれる欠陥がＮ個である場合、トランジェントチャネル電流はＮ＋１段階の電流レベルが存在する。また、トランジェントチャネル電流をトレイシングする回数が複数回になると、各欠陥がキャリアを放出する時間の検出精度が向上する。

また、一定のチャージング電圧とセンス電圧が設定されることにより、所定の時間内のトランジェントチャネル電流を比較することが可能となる。例えば、図４に示したｔ１時点のチャンネル電流とｔ２時点のチャネル電流を比較して、電流階段（回復）が有る場合は”１”とし、電流階段（回復）が無い場合は”０”とする。つまり、単位回路１００は、一定のチャージング電圧とセンス電圧が設定され、欠陥が取込んだキャリアが予め定められた期間に放出されたか否かに応じて”０”又は”１”の値が付され、二値化される。

図５は、単位回路１００を示す値（単位回路１００毎に付す値）を二値化する第３条件例を示す図である。図５において、横軸は時間の経過を示し、縦軸はトランジェントチャネル電流（Ｉｄ）を示す。また、図６は、コントロールゲート１２に印加する電圧と、トランジェントチャネル電流との関係を対比させて示すグラフである。

まず、各欠陥がキャリアを放出するようにディスチャージ電圧（Ｖｄｉｓ）をコントロールゲート１２に印加した後、トランジェントチャネル電流をモニタリングするためのセンス電圧（閾値電圧近傍の低いゲート電圧）をコントロールゲート１２に印加して、基準となるチャネル電流（Ｉｒｅｆ）を一度計測する。その以後に、チャージング電圧（高いゲート電圧）を印加して、ゲート絶縁膜１４にある複数の欠陥にキャリアをキャプチャさせた直後に、センス電圧での瞬時チャネル電流（Ｉｓｅｎ）を計測する。

この方法では、高いゲート電圧が印加されたことによって複数の欠陥がキャリアをキャプチャすると、ＩｓｅｎはＩｒｅｆより低くなる。例えば、（Ｉｒｅｆ−Ｉｓｅｎ）／Ｉｒｅｆが１％以上になると、欠陥があると判断して、単位回路１００の付す値を”１”とする。また、（Ｉｒｅｆ−Ｉｓｅｎ）／Ｉｒｅｆが１％より小さくなると、欠陥がないと判断して、単位回路１００の付す値を”０”とする。つまり、単位回路１００は、キャリアを欠陥が取込んだ場合のチャネル電流と、キャリアを欠陥が放出した場合のチャネル電流との差と、予め定められた値との大小関係に応じて”０”又は”１”の値が付され、二値化される。

図７は、図４に示した第２条件例により１０回トレイシングされて取得されたデータに対し、多数決処理を行って二値化データを出力する過程を示す図である。図７に示した例では、所定時間におけるトランジェントチャネル電流において、段階的な回復がある場合を”１”とし，回復がない場合を”０”としている。

例えば、１０回トレイシングしたトランジェントチャネル電流のデータが”１０１１０１１１１０”である場合、”１”である回数は７回、”０”である回数は３回である。この場合には、多数決処理により、出力データとして”１”を出力する。トレイシング回数は、多くなるほど精度が高くなるが、処理時間が長くなってしまうので、少数回（３〜５回）処理することが精度と時間の両方の観点から好ましい。

図８は、複数の単位回路１００がアレイ状に配列された半導体素子を模式的に示す図である。例えば図８に示された６４個の単位回路１００は、欠陥に応じてそれぞれ”０”又は”１”が付されるＰＵＦ専用領域となる。上述したように、半導体素子は、複数のＭＯＳトランジスタによって構成されてもよいし、複数の不揮発性メモリセル（NAND Flash Memory、ReRAMなど）であってもよい。

図９は、図３に示した第１条件例により、図８に示した半導体素子を二値化した結果を示す図である。まず、アレイ状に配列された複数の単位回路１００それぞれに対し、所定のゲート電圧が印加されてチャネル電流が計測され、τｅとτｃが抽出される。次に、τｅとτｃが比較され、各単位回路１００が二値化される。

そして、二値化された各単位回路１００の配列が、半導体素子固有のパターンとなる。例えば、Ｙ０行のＸ０〜Ｘ７列の単位回路１００に付される値は、０、０、０、１、０、０、１、０となり、Ｙ０行のデータパターンは０００１００１０となる。同じ方法で、Ｙ１〜Ｙ７のデータパターンも生成され、Ｘ−Ｙの二次元パターンが生成される。

図１０は、図４に示した第２条件例により、図８に示した半導体素子を二値化した結果を示す図である。まず、アレイ状に配列された複数の単位回路１００それぞれに対し、チャージング電圧（高いゲート電圧）をコントロールゲート１２に印加して、ゲート絶縁膜１４にある複数の欠陥にキャリアをキャプチャさせる。次に、コントロールゲート１２に印加する電圧をチャネル電流モニタ用センス電圧（閾値電圧近傍の低いゲート電圧）にして、チャネル電流の経時変化を計測する。単位回路１００は、一定のチャージング電圧とセンス電圧が設定され、欠陥が取込んだキャリアが予め定められた期間に放出されたか否かに応じて”０”又は”１”の値が付され、二値化される。

二値化の精度が重視される場合、チャネル電流を複数回トレイシングしてから、多数決処理によって二値化が行われる。例えば、Ｎ回チャネル電流がトレイシングされて、Ｘ７列のＹ０〜Ｙ７行の単位回路１００のデータが０、０、１、１、０、１、０、０となった場合、Ｘ７列のデータパターンは多数決処理によって００１１０１００となる。同じ方法により、Ｘ０〜Ｘ６のデータパターンも生成され、Ｘ−Ｙの二次元パターンが生成される。

次に、上述した処理手順を実行する実施形態にかかる半導体素子及び情報処理システムの構成について説明する。図１１は、実施形態にかかる半導体素子２の構成例を示す図である。半導体素子２は、上述した複数の単位回路１００を含む素子領域２０と、処理部２２とを有する。素子領域２０は、半導体素子２に固有のパターンを生成するために、各単位回路１００のＰＵＦが用いられる。

処理部２２は、パターン処理部（パターン生成部）２２０、温度センサ（温度検出部）２２１、サンプリングコントローラ（条件制御部）２２２、データバッファ（読出部）２２３、及び時定数処理部２２４を有する。

パターン処理部２２０は、例えば外部からのアクセス信号などに応じて、半導体素子２に固有のパターン（ＰＵＦパターン）を素子領域２０内の領域を選定する信号（領域選定信号）をサンプリングコントローラ２２２に対して出力する。例えば、アクセス信号には、ユーザパスワードや、ＰＵＦパターンを生成するための条件を選択する情報などが含まれていてもよい。

温度センサ２２１は、半導体素子２の周囲の温度（環境温度）を検出し、サンプリングコントローラ２２２に対して出力する。

サンプリングコントローラ２２２は、パターン処理部２２０が選択した領域に対し、温度センサ２２１から入力された環境温度に応じて、サンプリング時間及びサンプリングレートなどを含むＰＵＦパターンを生成するための条件（各単位回路１００を二値化する条件）を変更する制御を行う。例えば、サンプリングコントローラ２２２は、素子領域２０に印加するサンプリング電圧、又はチャージング電圧とセンス電圧と、サンプリング時間とを決定し、各単位回路１００のチャネル電流を計測（サンプリング）するタイミング等を制御する。ここで、サンプリングコントローラ２２２は、環境温度が高くなるほどサンプリング時間とサンプリングレートを短くし、温度が低くなるほどサンプリング時間とサンプリングレートを長くする。

データバッファ２２３は、サンプリングコントローラ２２２の制御によって計測された素子領域２０の各チャネル電流を一時保存する。また、データバッファ２２３は、素子領域２０から各チャネル電流を読み出す読出部として機能するように構成されてもよい。

時定数処理部２２４は、上述した単位回路１００を示す値を二値化する第１条件例、第２条件例又は第３条件例に示した処理を実行し、各単位回路１００それぞれに値を付して二値化を行う。即ち、時定数処理部２２４は、τｅとτｃの抽出、又は所定期間内（例えば、ｔ１とｔ２の間の期間）のチャネル電流値Ｉｄ１、Ｉｄ２の取得を行い、各単位回路１００を二値化する。

そして、パターン処理部２２０は、時定数処理部２２４が二値化したデータを受入れ、半導体素子２に固有のパターン（ＰＵＦパターン）を生成する。

なお、時定数処理部２２４及びパターン処理部２２０が行う処理は、これに限定されることなく、例えば時定数処理部２２４がτｅとτｃの抽出を行い、パターン処理部２２０が単位回路１００の二値化とＰＵＦパターンの生成とを行うように構成されてもよい。

このように、処理部２２は、単位回路１００を示す値を二値化する第１条件例、第２条件例又は第３条件例に基づくＰＵＦパターン形成ルールに従って、素子領域２０のＰＵＦパターンを生成する。例えば、処理部２２は、τｅ≧τｃとなる単位回路１００に”１”を付し、τｅ＜τｃとなる単位回路１００に”０”を付す。また、処理部２２は、Ｉｄ２＞Ｉｄ１＋△Ｉｄとなる単位回路１００に”１”を付し、Ｉｄ２＜Ｉｄ１＋ΔＩｄとなる単位回路１００に”０”を付してもよい。なお、△Ｉｄは一定電流変動量とする。

処理部２２が生成したＰＵＦパターンは、例えば後述するセキュリティサーバ４２などに送信され、セキュリティサーバ４２などによって認証等に用いられる。

図１２は、実施形態にかかる半導体素子２の変形例（半導体素子２ａ）の構成を示す図である。以下、実質的に同一の構成には、同一の符号が付してある。半導体素子２ａは、素子領域２０と、処理部２２ａとを有する。また、半導体素子２ａは、半導体素子２が有する温度センサ２２１及びサンプリングコントローラ２２２を備えていない。温度センサ２２１ａは、半導体素子２ａの外部に設けられ、半導体素子２ａの周囲の温度を検出する。サンプリングコントローラ２２２ａは、半導体素子２ａの外部に設けられ、サンプリングコントローラ２２２と同様の機能を備える。

処理部２２ａは、パターン処理部２２０ａ、制御部２２５、データバッファ２２３、及び時定数処理部２２４を有する。制御部２２５は、例えば外部からのアクセス信号に応じて、サンプリングコントローラ２２２ａを制御し、サンプリングコントローラ２２２ａが選択した領域に対し、温度センサ２２１ａが検出した環境温度に応じて、サンプリング時間及びサンプリングレートなどを含むＰＵＦパターンを生成するための条件（各単位回路１００を二値化する条件）を変更する制御を行う。

パターン処理部２２０ａは、時定数処理部２２４が二値化したデータを受入れ、半導体素子２に固有のパターン（ＰＵＦパターン）を生成する。

図１３は、実施形態にかかる半導体素子３の構成例を示す図である。半導体素子３は、例えばｎ個の不揮発性メモリチップ３０−１〜３０−ｎと、ｍ個のロジックチップ３２−１〜３２−ｍと、システムコントローラ３４とを有する。つまり、半導体素子３は、マルチチップが例えば１つのパッケージに封止された半導体システムとなっている。なお、ＣＰＵ４０、温度センサ２２１ａ、及びサンプリングコントローラ２２２ａは、半導体素子３の外部に設けられるが、半導体素子３に含まれるように構成されてもよい。以下、不揮発性メモリチップ３０−１〜３０−ｎなどの複数ある構成のいずれかを特定しない場合には、単に不揮発性メモリチップ３０などと略記することがある。

不揮発性メモリチップ３０は、データ記憶部３００、メモリコントローラ３０２及び処理部２２ａを有する。データ記憶部３００は、複数のメモリセルがアレイ状に配置されている。データ記憶部３００が有する各メモリセルは、それぞれ単位回路１００に相当する。ＰＵＦ３０６は、データ記憶部３００の一部の領域である。メモリコントローラ３０２は、データ記憶部３００を制御する。処理部２２ａは、ＰＵＦ３０６のＰＵＦパターンをシステムコントローラ３４に対して出力する。

ロジックチップ３２は、ロジック部３２０と、処理部２２ａとを有する。ロジック部３２０は、例えば複数のＭＯＳ ＦＥＴを含む複数のＮＡＮＤなどの回路がアレイ状に配置されている。ロジック部３２０が有する各ＭＯＳ ＦＥＴは、それぞれ単位回路１００に相当する。ＰＵＦ３２４は、ロジック部３２０の一部の領域である。処理部２２ａは、ＰＵＦ３２４のＰＵＦパターンをシステムコントローラ３４に対して出力する。

システムコントローラ３４は、システムコントローラ３４を構成する各部、サンプリングコントローラ２２２ａ、及びＣＰＵ４０などを制御し、例えば不揮発性メモリチップ３０それぞれのＰＵＦパターン、ロジックチップ３２それぞれのＰＵＦパターン、及び半導体素子３に固有のＰＵＦパターンを生成する。

図１４は、図１３に示した半導体素子３の動作例を概念的に示す概念図である。システムコントローラ３４は、パスワードなどを含むアクセス信号を受入れると、サンプリングコントローラ２２２ａから受入れたサンプリング信号などに応じて、ＰＵＦパターンの生成を行う。ここで、システムコントローラ３４は、ＰＵＦパターンの生成の対象となる不揮発性メモリチップ３０及びロジックチップ３２の処理部２２ａに順次にアクセスを行い、各不揮発性メモリチップ３０のＰＵＦパターンと、各ロジックチップ３２のＰＵＦパターンとを生成する。以下、各ＰＵＦ３０６のＰＵＦパターンをメモリＡ〜ＮのＰＵＦ指紋と記し、各ＰＵＦ３２４のＰＵＦパターンをロジックＡ〜ＮのＰＵＦ指紋と記すことがある。

システムコントローラ３４は、例えばメモリＡ〜ＮのＰＵＦ指紋と、ロジックＡ〜ＮのＰＵＦ指紋とを用いて半導体素子３に固有のパターン（システムセキュリティ指紋）を生成し、セキュリティサーバ４２に対して送信する。セキュリティサーバ４２は、半導体素子３との通信を可能にされ、システムセキュリティ指紋が予め定められたパターン（事前登録（記憶）された半導体素子３のシステムセキュリティ指紋）と同一であるか否かを判定する判定部４２０を備える。つまり、セキュリティサーバ４２は、システムセキュリティ指紋を用いた認証を行う。セキュリティサーバ４２は、半導体素子３のシステムセキュリティ指紋を正しく認証した場合、システムコントローラ３４に対してＰＵＦ認証信号を送信する。この結果、半導体素子３の各不揮発性メモリチップ３０及び各ロジックチップ３２に対するアクセスが許可される。

なお、上述したシステムセキュリティ指紋は、各不揮発性メモリチップ３０のＰＵＦ指紋と、各ロジックチップ３２のＰＵＦ指紋とを組み合わせた指紋マトリクスとなる。また、指紋マトリクスは、一次元の指紋マトリクスにされるか、二次元の指紋マトリクスにされるかが任意に指定されてもよい。また、セキュリティサーバ４２は、個々の不揮発性メモリチップ３０及びロジックチップ３２のＰＵＦパターンの認証を行うようにされてもよい。

セキュリティサーバ４２は、半導体素子３をいずれの方法によっても認識できない場合、半導体素子３に対するアクセスの禁止等を行う。例えば、半導体素子３が分解された場合、半導体素子３が他のシステムで動作することは禁止される。また、セキュリティサーバ４２は、半導体素子３が分解されたことを認識するように構成され、分解されたと認識された半導体素子３がアクセスを求めた場合、半導体素子３のデータが消去されるように構成されてもよい。

図１５は、半導体素子３の変形例（半導体素子３ａ）及びその周辺の構成例を示す図である。半導体素子３ａは、例えばｎ個の不揮発性メモリチップ３０ａ−１〜３０ａ−ｎと、ｍ個のロジックチップ３２ａ−１〜３２ａ−ｍと、システムコントローラ３４ａとを有する。つまり、半導体素子３ａは、マルチチップが例えば１つのパッケージに封止された半導体システムとなっている。

不揮発性メモリチップ３０ａは、不揮発性メモリチップ３０から処理部２２ａが除かれた構成となっている。ロジックチップ３２ａは、ロジックチップ３２から処理部２２ａが除かれた構成となっている。システムコントローラ３４ａは、半導体素子３ａを構成する各部を制御する。

端末装置４４は、例えば温度センサ２２１ａ、サンプリングコントローラ２２２ａ、データバッファ２２３、時定数処理部２２４及びパターン処理部２２０ｂを有し、半導体素子３ａと通信を行うことが可能にされている。パターン処理部２２０ｂは、半導体素子３ａのＰＵＦパターンを生成する。なお、端末装置４４は、ネットワークを介して半導体素子３ａとの通信を可能にされたサーバであってもよい。また、半導体素子３又は半導体素子３ａとの通信を可能にされた端末装置４４やサーバなどの装置は、いずれも端末装置と記すことがある。

図１６は、図１５に示した半導体素子３ａの動作例を概念的に示す概念図である。システムコントローラ３４ａは、パスワードなどを含むアクセス信号を受入れると、サンプリングコントローラ２２２ａから受入れたサンプリング信号などに応じて、ＰＵＦパターンの生成を行う。ここで、システムコントローラ３４ａは、ＰＵＦパターンの生成の対象となる不揮発性メモリチップ３０ａ及びロジックチップ３２ａに順次にアクセスを行い、各不揮発性メモリチップ３０ａが備える各単位回路１００のチャネル電流（メモリＡ〜Ｎのアクセス信号）と、各ロジックチップ３２ａが備える各単位回路１００のチャネル電流（ロジックＡ〜Ｎのアクセス信号）とを読出し、端末装置４４に対して送信する。

データバッファ２２３は、各チャネル電流を一時保存する。時定数処理部２２４は、上述した単位回路１００を示す値を二値化する第１条件例、第２条件例又は第３条件例に示した処理を実行し、各単位回路１００それぞれに値を付して二値化を行う。

パターン処理部２２０ｂは、メモリＡ〜ＮのＰＵＦ指紋と、ロジックＡ〜ＮのＰＵＦ指紋とを用いて、半導体素子３ａのシステムセキュリティ指紋を生成する。セキュリティサーバ４２は、システムセキュリティ指紋を用いた認証を行う。セキュリティサーバ４２は、半導体素子３ａのシステムセキュリティ指紋を正しく認証した場合、システムコントローラ３４ａに対してＰＵＦ認証信号を送信する。この結果、半導体素子３ａの各不揮発性メモリチップ３０ａ及び各ロジックチップ３２ａに対するアクセスが許可される。

図１７は、実施形態にかかる情報処理システムの第１構成例を示す図である。実施形態にかかる情報処理システムは、例えばホストシステム４６とクラウドシステム４８とがネットワークを介して接続されることにより構成される。

ホストシステム４６は、不揮発性メモリチップ３０ａ−１〜３０ａ−ｎ、ロジックチップ３２ａ−１〜３２ａ−ｍ、システムコントローラ３４ａ、ＣＰＵ４０、温度センサ２２１ａ、サンプリングコントローラ２２２ａ及びインターフェイス（ＩＦ）部４６０を有する。ＩＦ部４６０は、クラウドシステム４８と通信を行う。

クラウドシステム４８は、ＣＰＵ４０、クラウドコントローラ４８０、データバッファ２２３、時定数処理部２２４、パターン処理部２２０ｂ、パターン判定部４８２、パターン保存部４８４及びインターフェイス（ＩＦ）部４８６を有する。ＩＦ部４８６は、ホストシステム４６と通信を行う。

クラウドコントローラ４８０は、クラウドシステム４８を構成する各部を制御する。パターン判定部４８２は、パターン処理部２２０ｂが出力するＰＵＦパターンと、予め定められたパターン（事前登録されたパターン）とを比較し、同一であるか否かを判定する。パターン保存部４８４は、上述した（事前登録された）パターンを保存する記憶装置である。

図１８は、図１７に示したホストシステム４６及びクラウドシステム４８の動作例を概念的に示す概念図である。システムコントローラ３４ａは、パスワードなどを含むアクセス信号を受入れると、サンプリングコントローラ２２２ａから受入れたサンプリング信号などに応じて、ＰＵＦパターンの生成を行う。

ここで、システムコントローラ３４ａは、ＰＵＦパターンの生成の対象となる不揮発性メモリチップ３０ａ及びロジックチップ３２ａに順次にアクセスを行い、各不揮発性メモリチップ３０ａが備える各単位回路１００のチャネル電流（メモリＡ〜Ｎのアクセス信号）と、各ロジックチップ３２ａが備える各単位回路１００のチャネル電流（ロジックＡ〜Ｎのアクセス信号）とを読出し、ＩＦ部４６０を介してクラウドシステム４８へ送信する。

クラウドシステム４８は、ホストシステム４６が送信した各チャネル電流をデータバッファ２２３によって一時保存する。時定数処理部２２４は、上述した単位回路１００を示す値を二値化する第１条件例、第２条件例又は第３条件例に示した処理を実行し、各単位回路１００それぞれに値を付して二値化を行う。パターン処理部２２０ｂは、メモリＡ〜ＮのＰＵＦ指紋と、ロジックＡ〜ＮのＰＵＦ指紋とを用いて、ホストシステム４６のホストシステムＰＵＦ指紋を生成する。

パターン判定部４８２は、パターン処理部２２０ｂが出力するホストシステムＰＵＦ指紋と、予め定められたパターン（事前登録されたパターン）とを比較し、同一であるか否かを判定する（ＰＵＦ指紋認証）。

クラウドシステム４８は、ホストシステム４６のホストシステムＰＵＦ指紋を正しく認証した場合、システムコントローラ３４ａに対してＰＵＦ認証信号を送信する。この結果、ホストシステム４６の各不揮発性メモリチップ３０ａ及び各ロジックチップ３２ａに対するアクセスが許可される。

図１９は、実施形態にかかる情報処理システムの第２構成例を示す図である。実施形態にかかる情報処理システムは、例えばメモリチップシステム５と、ホストシステム４６ａと、クラウドシステム４８とがネットワークを介して接続されることにより構成される。

ホストシステム４６ａは、システムコントローラ３４ｂ、ＣＰＵ４０、温度センサ２２１ａ、サンプリングコントローラ２２２ａ、ホストＰＵＦ領域４７０、インターフェイス（ＩＦ）部４６０及びインターフェイス（ＩＦ）部４６２を有する。ＩＦ部４６２は、メモリチップシステム５と通信を行う。システムコントローラ３４ｂは、ホストシステム４６ａを構成する各部を制御する。ホストＰＵＦ領域４７０は、複数の単位回路１００を含む領域である。

メモリチップシステム５は、例えばＳＤカード（登録商標）などであり、メモリデータ領域５０、ＰＵＦ領域５２、メモリコントローラ５４、データバッファ２２３、制御部５６、インターフェイス（ＩＦ）部５７、インターフェイス（ＩＦ）部５８、温度センサ２２１及びサンプリングコントローラ２２２を有する。

メモリデータ領域５０は、複数のメモリセルがアレイ状に配置されている。メモリデータ領域５０が有する各メモリセルは、それぞれ単位回路１００に相当する。ＰＵＦ領域５２は、複数の単位回路１００を含む領域である。メモリコントローラ５４は、メモリデータ領域５０及びＰＵＦ領域５２を制御する。制御部５６は、サンプリングコントローラ２２２及びメモリコントローラ５４を制御する。

図２０は、図１９に示したメモリチップシステム５、ホストシステム４６ａ及びクラウドシステム４８の第１動作例を概念的に示す概念図である。メモリチップシステム５とホストシステム４６ａとを接続する時に、ホストシステム４６ａからメモリチップシステム５にアクセスする権限、又はメモリチップシステム５からホストシステム４６ａにアクセスする権限を、クラウドシステム４８が認証する必要がある。

まず、メモリチップシステム５の制御部５６は、クラウドシステム４８のクラウドコントローラ４８０に接続を行い、ＰＵＦ領域５２の各単位回路１００のチャネル電流（メモリチップＰＵＦ用データ）をクラウドコントローラ４８０へ送信する。クラウドシステム４８は、データバッファ２２３及び時定数処理部２２４によってメモリチップＰＵＦ用データを二値化させる。

同様に、ホストシステム４６ａのシステムコントローラ３４ｂは、クラウドシステム４８のクラウドコントローラ４８０に接続を行い、ホストＰＵＦ領域４７０の各単位回路１００のチャネル電流（ホストシステムＰＵＦ用データ）をクラウドコントローラ４８０へ送信する。クラウドシステム４８は、データバッファ２２３及び時定数処理部２２４によってホストシステムＰＵＦ用データを二値化させる。

パターン処理部２２０ｂは、メモリチップＰＵＦ指紋とホストシステムＰＵＦ指紋を生成する。パターン判定部４８２は、メモリチップＰＵＦ指紋とホストシステムＰＵＦ指紋とのマッチングを行う。そして、パターン判定部４８２は、ＩＦ部４８６を介してＰＵＦ認証信号を制御部５６に送信する。制御部５６は、ＰＵＦ認証信号を用いて、クラウドシステム４８がアクセスすることを許可するか否かを判定する。また、パターン判定部４８２は、ＩＦ部４８６を介してＰＵＦ認証信号をシステムコントローラ３４ｂに送信する。システムコントローラ３４ｂは、メモリチップシステム５がアクセスすることを許可するか否かを判定する。制御部５６及びシステムコントローラ３４ｂのいずれもが許可する判定を行った場合、接続信号が相互に送信される。

図２１は、メモリチップシステム５、ホストシステム４６ａ及びクラウドシステム４８の第２動作例を概念的に示す概念図である。メモリチップシステム５とホストシステム４６ａとを接続する時に、制御部５６は、ＰＵＦ領域５２の各単位回路１００のチャネル電流（メモリチップＰＵＦ用データ）をデータバッファ２２３に一時保存する。そして、パターン処理部２２０ｂがＰＵＦ領域５２のＰＵＦ指紋を生成する。

同様に、クラウドシステム４８とホストシステム４６ａとを接続する時に、システムコントローラ３４ｂは、ホストＰＵＦ領域４７０の各単位回路１００のチャネル電流（ホストシステムＰＵＦ用データ）をデータバッファ２２３に一時保存する。そして、パターン処理部２２０ｂがホストＰＵＦ領域４７０のＰＵＦ指紋を生成する。

また、メモリチップシステム５及びホストシステム４６ａは、それぞれデータバッファ２２３、時定数処理部２２４及びパターン処理部２２０ｂを備えていてもよい。この場合、メモリチップシステム５は、メモリチップのＰＵＦ指紋をクラウドシステム４８へ送信し、ホストシステム４６ａは、ホストシステムのＰＵＦ指紋をクラウドシステム４８へ送信する。クラウドシステム４８は、メモリチップＰＵＦ指紋とホストシステムＰＵＦ指紋とのマッチングを行う。

そして、パターン判定部４８２は、ＩＦ部４８６を介してＰＵＦ認証信号を制御部５６に送信する。制御部５６は、ＰＵＦ認証信号を用いて、クラウドシステム４８がアクセスすることを許可するか否かを判定する。また、パターン判定部４８２は、ＩＦ部４８６を介してＰＵＦ認証信号をシステムコントローラ３４ｂに送信する。システムコントローラ３４ｂは、メモリチップシステム５がアクセスすることを許可するか否かを判定する。制御部５６及びシステムコントローラ３４ｂのいずれもが許可する判定を行った場合、接続信号が相互に送信される。

このように、実施形態の情報処理システムは、時定数処理部とパターン生成部とを備えているので、半導体素子のＰＵＦを用いてセキュリティを高めることを可能にする。

本実施形態の情報処理システムで実行される情報処理プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録されて提供される。

また、本実施形態の情報処理装置で実行される情報処理プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。

また、本発明のいくつかの実施形態を複数の組み合わせによって説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２、２ａ、３、３ａ 半導体素子
５ メモリチップシステム
１０ 基板チャネル
１２ コントロールゲート
１４ ゲート絶縁膜
２０ 素子領域
２２、２２ａ 処理部
３０、３０ａ 不揮発性メモリチップ
３２、３２ａ ロジックチップ
３４、３４ａ、３４ｂ システムコントローラ
４０ ＣＰＵ
４２ セキュリティサーバ
４４ 端末装置
４６、４６ａ ホストシステム
４８ クラウドシステム
５０ メモリデータ領域
５２ ＰＵＦ領域
１００ 単位回路
２２０、２２０ａ、２２０ｂ パターン処理部
２２１、２２１ａ 温度センサ
２２２、２２２ａ サンプリングコントローラ
２２３ データバッファ
２２４ 時定数処理部
３００ データ記憶部
３０２ メモリコントローラ
３０６、３２４ ＰＵＦ
３２０ ロジック部
４２０ 判定部
４６０、４６２、４８６、 ＩＦ部
４７０ ホストＰＵＦ領域
４８０ クラウドコントローラ
４８２ パターン判定部
４８４ パターン保存部

Claims (10)

1. ゲート絶縁膜をそれぞれ備えた複数の単位回路にゲート電圧が印加されることによって流れるチャネル電流のキャリアを前記ゲート絶縁膜の欠陥が取込んでから放出するまでの時間を示す放出時定数それぞれに基づいて、前記複数の単位回路それぞれを示す値を二値化する時定数処理部と、
   前記時定数処理部が二値化した前記複数の単位回路それぞれを示す値を用いて、前記複数の単位回路に固有のパターンを生成するパターン生成部と、
   を有する情報処理システム。
2. 前記時定数処理部は、
   チャネル電流のキャリアを前記ゲート絶縁膜の欠陥が取込むまでの時間を示す取込時定数と、前記放出時定数との前記単位回路毎の大小関係に応じて前記複数の単位回路それぞれを示す値を二値化する
   請求項１に記載の情報処理システム。
3. 前記時定数処理部は、
   前記ゲート絶縁膜の欠陥が取込んだキャリアが予め定められた期間に放出されたか否かに応じて前記複数の単位回路それぞれを示す値を二値化する
   請求項１に記載の情報処理システム。
4. 前記時定数処理部は、
   キャリアを前記ゲート絶縁膜の欠陥が取込んだ場合のチャネル電流と、キャリアを前記ゲート絶縁膜の欠陥が放出した場合のチャネル電流との差と、予め定められた値との前記単位回路毎の大小関係に応じて前記複数の単位回路それぞれを示す値を二値化する
   請求項１に記載の情報処理システム。
5. 前記複数の単位回路の周囲の温度を検出する温度検出部と、
   前記温度検出部が検出した温度に応じて、前記時定数処理部が二値化する条件を変更する条件制御部と、
   をさらに有する
   請求項１に記載の情報処理システム。
6. 前記複数の単位回路を具備する半導体素子と、
   前記半導体素子との通信を可能にされた端末装置と、
   を有し、
   前記端末装置が、
   前記時定数処理部及び前記パターン生成部の少なくともいずれかを具備する
   請求項１に記載の情報処理システム。
7. 前記複数の単位回路を具備する半導体素子と、
   前記半導体素子との通信を可能にされた端末装置と、
   を有し、
   前記半導体素子が、
   前記時定数処理部及び前記パターン生成部の少なくともいずれかを具備する
   請求項１に記載の情報処理システム。
8. 前記複数の単位回路を具備する半導体素子と、
   前記半導体素子との通信を可能にされ、前記固有のパターンが予め定められたパターンと同一であるか否かを判定する判定部を備えた端末装置と、
   を有する請求項１に記載の情報処理システム。
9. ゲート絶縁膜をそれぞれ備えた他の複数の単位回路を具備する他の半導体素子をさらに有し、
   前記時定数処理部は、
   前記他の複数の単位回路それぞれを示す値をさらに二値化し、
   前記パターン生成部は、
   前記時定数処理部がさらに二値化した前記他の複数の単位回路それぞれを示す値を用いて、前記他の複数の単位回路に固有の他のパターンをさらに生成する
   請求項１に記載の情報処理システム。
10. ゲート絶縁膜をそれぞれ備えた複数の単位回路と、
    前記複数の単位回路にゲート電圧が印加されることによって流れるチャネル電流のキャリアを前記ゲート絶縁膜の欠陥が取込んでから放出するまでの時間を示す放出時定数それぞれに基づいて、前記複数の単位回路それぞれを示す値を二値化する時定数処理部と、
    前記時定数処理部が二値化した前記複数の単位回路それぞれを示す値を用いて、前記複数の単位回路に固有のパターンを生成するパターン生成部と、
    を有する半導体素子。

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