JP5839659B2 - 半導体装置 - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。実施の形態1にかかる半導体装置1及び半導体装置1に特定情報を書き込む書き込み機2のブロック図を図1に示す。
(1)半導体装置をFIB(Focused Ion Beam)を用いて加工し、プローブを用いて半導体装置を物理的に解析する方法。
(2)半導体装置にレーザなどの電磁波を照射したり、電源端子にノイズを挿入したりすることでCPUを暴走させて不正にデータを取得するフォルトツリー解析。
(3)半導体装置の消費電流量を観測し、鍵データを解析するリーク解析。
(4)半導体装置の信号端子に直接接続し、信号情報を読み出す方法。
実施の形態2にかかる半導体装置3及び半導体装置3に特定情報を書き込む書き込み機4のブロック図を図4に示す。図4に示すように、半導体装置3は、実施の形態1にかかる半導体装置1にデバイス固有のユニークコードのエラー訂正に用いるデータ(例えば、ECCコード)が格納される格納部31と、エラー訂正回路(例えば、ECC回路32)を追加したものである。また、書き込み機4は、実施の形態1にかかる書き込み機2にデバイス固有のユニークコードのエラー訂正に用いるデータ(例えば、ECCコード)及びエラー訂正を行ったデバイス固有のユニークコードを比較検証するデータ(例えば、CRCコードテーブル)が格納される格納部41と、エラー訂正回路(例えば、ECC回路42)と、ユニークコードの比較検証を行うCRC回路43と、を追加したものである。
実施の形態3にかかる半導体装置3及び半導体装置3に特定情報を書き込む書き込み機4aのブロック図を図8に示す。図8に示すように、実施の形態3では、実施の形態2にかかる書き込み機4からCRC回路を除いた書き込み機4aを備える構成について説明する。
実施の形態4にかかる半導体装置5及び書き込み機6のブロック図を図10に示す。図10に示すように、半導体装置5は、実施の形態1にかかる半導体装置1のユニークコード生成部10に代えて、ユニークコード生成部50を有する。また、半導体装置5では、記憶領域12にダミー値Ddは格納されず、特定情報HF21〜HF2n(nは格納される特定情報の個数を示す値である)が格納される。
実施の形態5では、特定情報HF2を記憶領域12に格納する際の格納方法の別の形態について説明する。そこで、特定情報HF2の格納方法の別の一形態を示す概念図を図13に示す。図13に示す例では、特定情報HF2を記憶領域12の複数の領域に分割して格納する。図13に示す例では、ダイジェスト値DIを特定情報HF2の分割数を指定する値として利用すると共に、ダイジェスト値DIを格納する領域の先頭アドレスとして利用するものである。
2、4、4a、6 書き込み機
10、50 ユニークコード生成部
11、21 ダイジェスト生成部
12 記憶領域
13 メモリコントローラ
14 ハッシュ関数復号部
15 暗号化部
22、31、41、44 格納部
23、61 ハッシュ関数暗号化部
24 ダミー値発生部
25 セレクタ
26、62 バッファ
32、42 ECC回路
43 CRC回路
52 選択回路
HF1 ハッシュ関数
HF2、HF21〜HF2n 特定情報
MD モード信号
DI ダイジェスト値
Dd ダミーデータ
RD[DI] ダイジェスト値に対応するアドレスへのリード命令
UC、UC1〜UCn ユニークコード
CUC 訂正済みユニークコード
Claims (9)
- SRAM(static random access memory)を備え、前記SRAMの起動時の初期値により生成され、かつ、デバイスに固有なユニークコードを生成するユニークコード生成部と、
前記ユニークコードからユニークコード対応情報を生成するユニークコード対応情報生成部と、
それぞれが予め定められたアドレスを有する複数の格納領域を備え、前記複数の格納領域のうち前記ユニークコード対応情報により示されるアドレスの一の領域に秘匿対象情報を前記ユニークコードで暗号化した特定情報が格納され、前記複数の格納領域のうち前記ユニークコード対応情報により示されるアドレスの領域以外のアドレスの他の領域には、ダミー値が格納される記憶領域と、
前記ユニークコード対応情報を用いて前記一の領域から読み出された前記特定情報を前記ユニークコードを用いて復号して前記秘匿対象情報を生成する復号部と、
を有する半導体装置。 - 前記特定情報は、前記ユニークコードを用いて前記秘匿対象情報を暗号化した情報であり、
前記復号部は、前記ユニークコードを用いて前記特定情報を復号して前記秘匿対象情報を生成する請求項1に記載の半導体装置。 - 前記ユニークコード対応情報を用いて前記記憶領域へのアクセス動作を行うメモリコントローラを有し、
前記メモリコントローラは、前記ユニークコード対応情報に対応するアドレスを生成し、前記記憶領域のうち前記アドレスに対応する領域から前記特定情報を読み出し、前記復号部に読み出した前記特定情報を与える請求項1又は2に記載の半導体装置。 - 前記ユニークコード対応情報に基づき前記記憶領域の1つの領域に格納される前記特定情報の分割数を算出すると共に、前記記憶領域へのアクセスを行うメモリコントローラを有し、
前記記憶領域は、前記分割数に応じた個数の複数の領域に分割し、分割された前記秘匿対象情報とダミー値とを組み合わせて複数の領域に格納し、
前記メモリコントローラは、前記分割数に対応する個数のリードアドレスを生成し、当該リードアドレスを用いて複数の領域から読み出した情報から前記特定情報を再生し、前記復号部に再生した前記特定情報を与える請求項1又は2に記載の半導体装置。 - 前記秘匿対象情報は、暗号化処理で利用される暗号鍵である請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記暗号鍵を利用して送信対象情報を暗号化する暗号化回路を有する請求項5に記載の半導体装置。
- 前記ユニークコードは、読み出しタイミングによりエラービットの有無が変動する値である請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記ユニークコードは、半導体装置の素子の製造ばらつきに起因して不確定になるビットを含むPUF(Physically Unclonable Function)データである請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記ユニークコードに含まれるエラーを訂正するエラー訂正回路を有する請求項1乃至8のいずれか1項に記載の半導体装置。
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