JP2005301476A - 給電制御システム、及び記憶装置 - Google Patents

給電制御システム、及び記憶装置

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Seiichi Abe
Takahiro Sasakura
隆弘 笹倉
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Abstract

【課題】 電源回路部が異常状態に陥った場合に、異常状態に陥る前の電圧値データの変動履歴を保持することによって、電源回路部の故障解析を行うことができるようにする。
【解決手段】 演算処理部は、ADC25からの2値化データ、電圧検出回路15の各比較部からの所定論理レベルの割込信号等に基づき、ホットスワップ回路17、DC/DCコンバータ3〜13を制御する。各比較部の何れかから所定論理レベルの割込信号を入力すると、該割込信号に対応する2値化データの読込みを中止させる。該時点でSRAMに保持されている、割込信号に対応する電圧検出部に係わる2値化データを、不揮発性メモリ23に転送し、保存させる。システムの駆動停止後に、不揮発性メモリ23から異常原因を解析するため2値化データを読出し、出力電圧が異常を示したDC/DCコンバータの異常原因を解析する。
【選択図】 図2

Description

本発明は、複数の駆動電圧で駆動する負荷に、前記複数の駆動電圧に夫々対応する電圧で駆動電力を供給する複数の電源回路を備える給電制御システム、及び入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置に関する。

従来、電源供給部では検出し切れない電源シーケンスの異常に起因する動作不良が発生した場合に、その動作不良の原因を究明するのに要する時間を短縮することを目的とした電源シーケンス検出装置が提案されている。該装置では、電源制御部が、例えば3個の電源ユニットの電源出力の立ち上げ駆動を制御し、その立ち上げ駆動のタイミングにおいて、各電源ユニットの夫々の出力電源電圧を予め定めた規定値と比較し、比較したロジック信号を各比較器とNOR回路が出力する。このロジック信号の出力により、3個の電源ユニットの電源出力の正常/異常の識別が可能になる。よって、電源シーケンスに異常があった場合、疑わしい電源ユニットを特定でき、電源シーケンスの異常に起因した動作不良を早期に原因究明することが可能になる(例えば特許文献1参照)。

特開2000-188829号公報

ところで、電子機器に用いられるLSI(大規模集積回路)は、以前はDC(直流)5Vを駆動電圧とするものが殆どであったが、近年では、LSIの製造プロセスの微細化に伴って、DC5V以外に、例えばDC3.3Vや、DC2.5Vや、DC1.8Vや、DC1.5V等を駆動電圧とするLSIが出現している。また、LSIの製造プロセスの微細化に伴って、LSI内部の各チップに印加されるDC電圧と、LSIのI/O(入/出力)部に印加されるDC電圧とが異なるLSIも多くなっており、素子の破壊を防止するため、各チップへの電源投入順序(シーケンス)が規定されているLSIも増加している。このような技術的背景から、従来、ディスクリート部品で構成されていた電源シーケンス回路も、上述したLSIの製造プロセスの微細化に伴う多様な要求に対応すべく回路構成が複雑化し、近年では、上記電源投入シーケンスに対応した電源制御を行うための電源制御LSIとして製造、販売されるようになってきている。

しかし、上記電源制御LSIは、単純なシーケンス制御を行う機能しか備えておらず、その制御対象である電源回路部が通常の状態で動作している場合には問題は生じないものの、電源回路部が何らかの理由により異常状態に陥った場合には、異常状態に陥る直前の電圧値が不明であるため、上記電源制御LSIにより電源回路部の故障解析を行うことは困難である。

また、例えばRAID(Redundant Array of Independent Inexpensive Disks)のように、多数の記憶デバイスをアレイ状に配設して構成されるディスクアレイ装置等を含む記憶システムにおいては、その駆動電源を停止させるプロセスが、該システムにおける発生事象毎に複雑であるため、より細かい制御が要求されるので、上記電源制御LSIでは対応し切れなくなってきている。

従って本発明の第1の目的は、電源回路部が異常状態に陥った場合に、異常状態に陥る前の電圧値データの変動履歴を保持することによって、電源回路部の故障解析を行うことができるようにすることにある。

また、本発明の第2の目的は、ディスクアレイ装置等を含む記憶システムにおいて、発生事象毎に異なる駆動電源を停止させるためのプロセスに応じて、より細かい制御が行えるようにすることにある。

本発明の第1の観点に従う給電制御システムは、複数の駆動電圧で駆動する負荷に、上記複数の駆動電圧に夫々対応する電圧で駆動電力を供給する複数の電源回路と、検出された上記各電源回路からの出力電圧値データを、新たに検出された上記各電源回路からの出力電圧値データによって更新されるまでの間、上記各電源回路別に保持するデータ保持部と、上記各電源回路からの出力電圧が異常か否かを上記各電源回路別にチェックして、異常と判断した電源回路がある場合に、何れの電源回路に異常が生じたかを識別し得る態様で異常報知信号を出力する異常報知部と、上記異常報知部から上記異常報知信号が出力された場合に、上記データ保持部における上記出力電圧値データの更新を禁止して、上記異常が生じる以前の出力電圧値データを記憶部に記憶させるデータ更新禁止部と、を備える。

本発明の第1の観点に係る好適な実施形態では、上記データ保持部には、所定周期でサンプリングされた、少なくとも上記各電源回路に生じる異常の解析に必要な周期数分の出力電圧値データが保持される。

上記とは別の実施形態では、上記データ保持部、及び上記記憶部が、同一記憶媒体であるか、又は別の記憶媒体であり、上記記憶部が、不揮発性メモリである。

また、上記とは別の実施形態では、上記各電源回路毎に設けられる、上記各電源回路からの出力電圧を検出する複数の電圧検出部を更に備え、上記異常報知部と上記各電圧検出部とが、夫々信号伝送路で接続されている。

また、上記とは別の実施形態では、上記異常報知部が、上記各信号伝送路を通じて上記各電圧検出部から伝送される出力電圧値データと、上記各電源回路別に設定される上記出力電圧値データが異常か否か判別するための電圧閾値データのうちの、各出力電圧値データに対応する電圧閾値データとを比較して、上記各電源回路に異常が生じたか否か判断する。

また、上記とは別の実施形態では、上記異常報知部と上記データ更新禁止部とが、上記異常報知部と上記各電圧検出部とを夫々接続する上記各信号伝送路に対応させて設けられる複数の信号伝送路を通じて接続されている。

また、上記とは別の実施形態では、上記異常報知部が、上記電圧検出部の何れかから該電圧検出部に対応する信号伝送路を通じて伝送された出力電圧値データを異常と判断した場合に、上記異常報知信号を、上記異常報知部と上記データ更新禁止部とを接続する複数の信号伝送路のうちの、上記信号伝送路に対応する信号伝送路を通じて上記データ更新禁止部に伝送する。

また、上記とは別の実施形態では、上記データ更新禁止部が、上記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路が素子破壊を起こすことが無い順序で、上記各電源回路の駆動が停止されるようにしている。

また、上記とは別の実施形態では、上記データ更新禁止部が、上記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路、又は基板上位階層に、上記各電源回路の何れかに異常が生じた旨を通知するようにしている。

更に、上記とは別の実施形態では、上記システム内部の温度を検出する温度検出部と、上記システム内部を冷却するためのファンと、を更に備え、上記温度検出部からの温度検出値に応じて、段階的に、上記ファンの起動制御、ファン回転数の増大制御、及び上記各電源回路の駆動停止制御を行うようにしている。

本発明の第2の観点に従う記憶装置は、入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備えるもので、電源からの給電を受けて、上記記憶装置の各部に対し、夫々同一の電圧で駆動電力を供給する冗長化された複数の電源回路と、少なくとも上記ディスク駆動装置と上記キャッシュメモリとを含む記憶装置の各部を、上記複数の電源回路を通じてバックアップすることが可能なバックアップ電源と、電源が停電状態になった場合に、上記キャッシュメモリに保持されているデータを、上記ディスク駆動装置に転送するためのデータ転送系統と、電源が停電状態になった場合に、上記バックアップ電源から上記冗長化された複数の電源回路を通じた、上記データ転送系統を構成する各部に対する給電を、上記データ転送が終了するまでの間、単一の電源回路のみを通じて行うように、上記各電源回路を制御する制御部と、を有する。

本発明の第2の観点に係る好適な実施形態では、上記冗長化された複数の電源回路の少なくとも1個が、負荷が動作可能な電圧下限値まで出力電圧を低下させ得るように構成されている。

上記とは別の実施形態では、上記制御部が、上記データ転送が終了した場合に、上記駆動中の電源回路を停止させるようにしている。

本発明の第3の観点に従う記憶装置は、情報処理装置から入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備えるもので、上記キャッシュメモリが、上記情報処理装置から入力したデータを一時的に保持するためのライト領域と、上記ディスク駆動装置から転送されるデータを一時的に保持するためのリード領域とに物理的に分割されており、電源が停電状態になった場合に、上記ライト領域に保持されているデータを、上記ディスク駆動装置に転送するためのデータ転送系統と、少なくとも上記ディスク駆動装置と上記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、電源が停電状態になった場合に、上記バックアップ電源からの給電を、上記ライト領域、及び上記データ転送系統に対してのみ行うように制御する制御部と、を有する。

本発明の第3の観点に係る好適な実施形態では、上記ライト領域のアドレス情報と、上記リード領域のアドレス情報とを記憶する共有メモリを更に有し、電源が停電状態になった場合に、上記制御部が、上記バックアップ電源からの給電を、上記共有メモリに対しても行うようにしている。

本発明の第4の観点に従う記憶装置は、入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備えるもので、電源が停電状態になった場合に、上記キャッシュメモリに保持されているデータを、上記ディスク駆動装置に転送するための複数のデータ転送系統と、少なくとも上記ディスク駆動装置と上記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、電源が停電状態になった場合に、上記キャッシュメモリに保持されているデータを実際に上記ディスク駆動装置に転送しようとしているデータ転送系統に対してのみ、上記バックアップ電源からの給電が行われるように制御する制御部と、を有する。

本発明の第5の観点に従う記憶装置の制御方法は、入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、電源からの給電を受けて、上記記憶装置の各部に対し、所定の電圧で駆動電力を供給する電源回路を起動するための第1のステップと、上記電源回路から上記記憶装置の各部に、所定の電圧で駆動電力を供給して、上記各部を制御する通常制御を実行するための第2のステップと、上記第2のステップにおいて、電源が停電状態になったことで、上記キャッシュメモリに保持されているデータを上記ディスク駆動装置に転送すべき旨の指令が与えられた場合に、上記データ転送指令を実行するための第3のステップと、上記第3のステップにおいて、上記記憶装置に何らかの異常が生じたか、或いは上記第2のステップを実行するのに必要な上記記憶装置の各部が応答しない場合に、上記記憶装置の上位に位置する制御装置に、所定の警告を発する第4のステップと、上記第2のステップを実行中に、上記上位に位置する制御装置から駆動停止指令が発せられた場合、又は上記第3のステップが正常に実行された場合に、上記記憶装置の駆動を停止させる第5のステップと、を有する。

本発明の第5の観点に係る好適な実施形態では、上記第1のステップを実行中に、上記電源回路の出力電圧に異常が生じた場合には、直ちに上記第4のステップに移行するようにしている。

上記とは別の実施形態では、上記第2のステップを実行中に、上記各ステップを実行するための演算処理部が少なくとも搭載された基板が上記記憶装置本体から抜き取られた場合に、上記記憶装置を再起動可能な状態で駆動停止させる第6のステップに移行するようにしている。

また、上記とは別の実施形態では、上記第6のステップを実行中に、上記記憶装置に何らかの異常が生じたか、或いは上記第2のステップを実行するのに必要な上記記憶装置の各部が応答しない場合に、上記第4のステップに移行するようにしている。

更に、上記とは別の実施形態では、上記第1のステップを実行中に、上記記憶装置に何らかの異常が生じたか、或いは上記第1のステップを実行するのに必要な記憶装置の各部が応答しない場合に、上記第4のステップに移行するようにしている。

本発明によれば、電源回路部が異常状態に陥った場合に、異常状態に陥る前の電圧値データの変動履歴を保持することによって、電源回路部の故障解析を行うことができるようにすることができる。

また、本発明によれば、ディスクアレイ装置等を含む記憶システムにおいて、発生事象毎に異なる駆動電源を停止させるためのプロセスに応じて、より細かい制御が行えるようにすることができる。

発明の実施をするための最良の形態

以下、本発明の実施の形態を、図面により詳細に説明する。

図1は、本発明が適用されるストレージシステムの全体構成を示すブロック図である。

図1に示すストレージシステム320は、1つ以上のチャネルアダプタ(CHA)321、1つ以上のディスクアダプタ(DKA)322、1つ以上のキャッシュメモリ(CACHE)323、1つ以上の共有メモリ(SM)324、1つ以上のコモンパス325、複数の物理的ストレージデバイス(つまり、記憶装置)326、1つ以上の接続制御回路327、1以上のマザーボード328、及び1つ以上の主電源装置329を備える。物理的ストレージデバイス326には、ハードディスクドライブ、不揮発性半導体メモリ又はその他の種類のデバイスを採用することができるが、典型的には、ハードディスクドライブ(以下、HDDと略称する)が採用される。以下の説明でも、HDDが採用されていることとする。

チャネルアダプタ321、ディスクアダプタ322、キャッシュメモリ323及び共有メモリ324は、コモンパス325により相互に接続されている。コモンパス325は、コモンパス325の障害への備えために図示のように二重化(又は多重化)されていてよい。チャネルアダプタ321は、接続線311により1以上のホストコンピュータ310又は他のストレージシステム(図示省略)と接続される。チャネルアダプタ321は、ホストコンピュータ310又は他のストレージシステム(図示省略)とキャッシュメモリ323との間のデータ転送を制御する。ディスクアダプタ322は、キャッシュメモリ323とHDD326との間のデータ転送を制御する。キャッシュメモリ323は、ホストコンピュータ310又は他のストレージシステム(図示省略)から受信されたデータ、或いはHDD326から読み出されたデータを一時的に保持するためのメモリである。共有メモリ324は、ストレージシステム320内の全てのチャネルアダプタ321と全てのディスクアダプタ322とが共有するメモリである。共有メモリ324には、主に、チャネルアダプタ321とディスクアダプタ322が使用する制御や管理のための様々な情報が記憶され保持される。

マザーボード328は、HDD326のためのデータ転送用の配線網及び電力供給用の配線網を備えた電気回路基板である。各マザーボード328上に、複数のHDD326と相互に代替可能な2つの(又はより多くの)接続制御回路327が搭載される。各マザーボード328上の2つの接続制御回路327の各々は、そのマザーボード328上の複数のHDD326を、相互に代替可能な2つのディスクアダプタ322の各々に通信可能に接続するものであり、これには、例えばファイバチャネルスイッチ(Fibre Channel Switch)又はポートバイパス回路(Port Bypass Circuit)などが採用される。各接続制御回路327と複数のHDD326との間は、各マザーボード328上の配線網を介して電気的に接続される。また、各接続制御回路327と各ディスクアダプタ322とは、例えば多線ケーブルを介して電気的に接続される。そして、各接続制御回路327を通じて、複数のHDD326と各ディスクアダプタ322との間でデータ転送が行われる。各マザーボード328毎に、接続制御回路327及びディスクアダプタ322のセットが二重化されていることにより、それらの故障に対する安全性が向上する。各HDD326は、後に具体的に説明するように、マザーボード328に着脱可能なキャニスタ(つまり、筐体)に収容されており、そのようなキャニスタ又は筐体に収容されたHDD326のパックは「HDDパック」又は「HDD筐体」と呼ばれ得る。以下の説明では、「HDDパック」という用語を使う。

参照番号331A、331B、331Cは夫々、RAIDの原理に従うパリティグループ(又はエラーコレクショングループ)と呼ばれる、RAIDの原理に従ったHDD326のグループを示している。同じパリティグループ331A、331B又は331Cに属する2以上のHDD326は、異なるマザーボード上に搭載され、そして、そのうちの一つのHDD326が故障しても、残りの他のHDD326のデータを用いて、その故障したHDD326のデータを復元できるように、冗長性をもったデータを格納している。同じパリティグループ331A、331B又は331Cに属する2以上のHDD326は、全く同一の記憶容量を持つことが望ましく、その観点から、同一メーカからの同一機種のHDDで統一されるのが通常であり、故に、電源仕様及びデータ転送インタフェースにおいても同一である。

このストレージシステム320の電源システムは、1以上のAC/DC電源回路329を有し、夫々のAC/DC電源回路329は、外部のAC電源(例えば商用200V_AC電源)330からAC電力を入力し、これを所定電圧(例えば、56V、48V、24V又は12Vなど)のDC電力に変換して、マザーボード328上の複数のHDDパック333やその他の回路へ供給する。各AC/DC電源回路329と各マザーボード328上の複数のHDDパック333との間は、各マザーボード328上の電源用の配線網を通じて接続される。停電に備えて、相互に代替可能なように二重化(又は多重化)されたAC電源330が用いられる。各AC電源330には、相互に代替可能なように二重化又はより多くに多重化されたAC/DC電源回路329が接続される。図示の例では、各AC/DC電源回路329が複数のマザーボード328に共用されているが、変形として、マザーボード328毎に専用の1以上のAC/DC電源回路が備えられてもよい。

図2は、本発明の第1の実施形態に係る給電制御システムの全体構成を示すブロック図である。

上記給電制御システムは、電源から負荷側、例えば、以下に説明するような上位制御回路(1)に供給される駆動電圧を制御するために主として適用されるもので、上記給電制御システムは、図2に示すように、上位制御回路1と、複数個のDC/DCコンバータモジュール(3、5、7、9、11、13)と、電圧検出回路15と、ホットスワップ回路17と、給電制御回路19とが、基板27上に搭載された構成となっている。

上位制御回路1は、例えばマイクロ・プロセッシング・ユニット(MPU)、或いは論理演算回路等として機能する、複数個のLSIチップ(図2では、図示と説明の都合上、符号2、及び6を付した2個のみ記載する)を有した大規模集積回路(LSI)である。各LSIチップは、夫々所定値の電圧を駆動電圧として駆動する。本実施形態では、上位制御回路1は、例えば5V、3.3V、2.5V、1.8V、及び1.5Vの5種類の電圧値を、駆動電圧として駆動する複数個(5個)のLSIチップを持つ。LSIチップ2は、DC/DCコンバータモジュール3から給電線29を通じて印加される5Vの電圧値を、また、LSIチップ6は、DC/DCコンバータモジュール13から給電線43を通じて印加される1.5Vの電圧値を、夫々駆動電圧として駆動する。なお、残りの駆動電圧のうちの、3.3Vの駆動電圧は、DC/DCコンバータモジュール5から給電線31を通じて、また、2.5Vの駆動電圧は、DC/DCコンバータモジュール9から給電線35を通じて、更に、1.8Vの駆動電圧は、DC/DCコンバータモジュール11から給電線39を通じて、夫々上位制御回路1に印加される。

DC/DCコンバータモジュール3は、図2に示すように、DC/DCコンバータ回路4を内蔵しており、DC/DCコンバータ回路4は、そのマイナス側入力端子、そのマイナス側出力端子、及びそのマイナス側フィードバック信号入力端子が、夫々ポート・バイパス・サーキット(PBC)用のアースに接続されている。DC/DCコンバータ回路4のプラス側出力端子から出力される電圧信号は、フィードバック信号伝送線路、及びプラス側フィードバック信号入力端子を通じてDC/DCコンバータ回路4にフィードバックされる。図示は省略するが、例えばDC/DCコンバータモジュール5、7も、DC/DCコンバータモジュール3におけると同様な内部構成を有する。

DC/DCコンバータモジュール13も、DC/DCコンバータモジュール3と同様に、DC/DCコンバータ回路14を内蔵しており、DC/DCコンバータ回路14も、そのマイナス側入力端子、及びマイナス側出力端子が、夫々PBC用のアースに接続されている。DC/DCコンバータ回路14のプラス側フィードバック信号入力端子には、LSIチップ6のプラス側の出力端子が、また、DC/DCコンバータ回路14のマイナス側フィードバック信号入力端子には、LSIチップ6のマイナス側の出力端子が、夫々フィードバック信号伝送線路を通じて接続されている。

DC/DCコンバータモジュール3は、給電制御回路19の制御下で駆動して、電源から給電線51、ホットスワップ回路17、及び給電線45を通じて供給される、例えば56Vの電圧を5Vに降圧し、該5Vの電圧を、給電線29を通じて上述したように、上位制御回路1に出力する。また、DC/DCコンバータモジュール5も、給電制御回路19の制御下で駆動して、給電線45、及び給電線47を通じて供給される56Vの電圧を3.3Vに降圧し、該3.3Vの電圧を、給電線31を通じて上位制御回路1に出力すると共に、給電線31、及び給電線33を通じてDC/DCコンバータモジュール9にも出力する。更に、DC/DCコンバータモジュール7も、給電制御回路19の制御下で駆動して、給電線45、給電線47、及び給電線49を通じて供給される56Vの電圧を12Vに降圧し、該12Vの電圧を、給電線37を通じてDC/DCコンバータモジュール11に出力すると共に、給電線37、及び給電線41を通じてDC/DCコンバータモジュール13にも出力する。

DC/DCコンバータモジュール9も、給電制御回路19の制御下で駆動して、給電線31、及び給電線33を通じて供給される3.3Vの電圧を2.5Vに降圧し、該2.5Vの電圧を、給電線35を通じて上位制御回路1に出力する。また、DC/DCコンバータモジュール11も、給電制御回路19の制御下で駆動して、給電線37を通じて供給される12Vの電圧を1.8Vに降圧し、該1.8Vの電圧を、給電線39を通じて上位制御回路1に出力する。更に、DC/DCコンバータモジュール13も、給電制御回路19の制御下で駆動して、給電線37、及び給電線41を通じて供給される12Vの電圧を1.5Vに降圧し、該1.5Vの電圧を、給電線43を通じて上述したように、上位制御回路1に出力する。

各DC/DCコンバータモジュール(3〜13)から出力される電圧信号は、給電制御回路19を構成するA/Dコンバータ(以下、「ADC」と表記する)25、及び電圧検出回路15に夫々出力される。

電圧検出回路15は、各DC/DCコンバータモジュール(3〜13)から出力される電圧(信号)が異常電圧(即ち、過大電圧/過小電圧)かどうかを検出するために備えられるものである。電圧検出回路15は、例えば図2に示すような、過大電圧判定基準値出力回路16、過小電圧判定基準値出力回路18、過大電圧判定用比較回路22、過小電圧判定用比較回路20、及び論理和回路24を、少なくとも各DC/DCコンバータモジュール(3〜13)別に備えた構成になっている。

ここで、例えば、上記各部がDC/DCコンバータモジュール3からの出力電圧信号に対応するものであったとする。

過大電圧判定用比較回路22は、DC/DCコンバータモジュール3からの出力電圧信号と、過大電圧判定基準値出力回路16からの基準値電圧とを比較し、出力電圧信号の値が該基準値電圧を超えているときに論理レベル“H”の電圧信号を出力するものとする。一方、過小電圧判定用比較回路20は、上記出力電圧信号と、過小電圧判定基準値出力回路18からの基準値電圧とを比較し、上記出力電圧信号の値が該基準値電圧を下廻っているときに論理レベル“H”の電圧信号を出力するものとする。過大電圧判定用比較回路22、又は過小電圧判定用比較回路20の何れか一方からの電圧信号の論理レベルが“H”であれば、論理和回路24から給電制御回路19に対して、異常電圧を検知したことを示す論理レベル“H”の電圧信号(これが後述する割り込み信号である)が出力される。これにより、給電制御回路19は、DC/DCコンバータモジュール3に何らかの異常が発生したものと判断することになる。なお、DC/DCコンバータモジュール13からの出力電圧は、上述したDC/DCコンバータ回路14のプラス側のフィードバック信号伝送線路、及びマイナス側のフィードバック信号伝送線路の双方から取り込まれる。

ホットスワップ回路17は、例えば基板27のディスクドライブ制御装置への挿入時や、該基板27のディスクドライブ制御装置からの抜出し時等に、電源側から上述した各給電系統を通じて負荷側、即ち、上位制御回路1に一気に電流が流れ込んで上位制御回路1(を構成する各LSIチップ)が破損するのを防止するために設けられる。ホットスワップ回路17は、給電制御回路19の制御下で、基板27内での電源の立上げ/遮断の制御を行うと共に、正規の手順(即ち、所定の電源シーケンス)でDC/DCコンバータモジュール(3〜13)を動作させる。これにより、電源側から上述した各給電系統を通じて上位制御回路1に徐々に電流が流れ込むことになるので、上位制御回路1(を構成する各LSIチップ)の破損が防止される。なお、上記所定の電源シーケンスが守られない場合には、上位制御回路1(を構成する各LSIチップ)が破損してしまう。

給電制御回路19は、タイマ21と、不揮発性メモリ(フラッシュメモリ)23と、セレクタを内蔵するADC25と、SRAM26と、I/Oレジスタ28と、CPU30とを内蔵した演算処理回路、例えばマイクロコンピュータである。給電制御回路19は、ホットスワップ回路17から給電線53を通じて出力される、例えば3.3Vの電圧を駆動電圧として動作する。

ADC25は、タイマ21からのクロック信号に同期して駆動し、上記各DC/DCコンバータモジュール(3〜13)からの出力電圧信号を、上記セレクタで選択し、所定の周期でサンプリングしてアナログ/ディジタル変換(2値化データに変換)し、I/Oレジスタ28に保持させる。

CPU30は、タイマ21からのクロック信号に同期して駆動し、ADC25から出力される2値化データを所定の順序で読み込んで、それらの2値化データを上記所定の順序で例えばSRAM26へ書き込む。ここで、所定の順序とは、例えば第1順位がDC/DCコンバータモジュール3からの出力電圧信号に係わる2値化データ、第2順位がDC/DCコンバータモジュール5からの出力電圧信号に係わる2値化データ、・・・、最終順位がDC/DCコンバータモジュール13からの出力電圧信号に係わる2値化データというように設定された順序のことである。なお、ADC25が各順位の2値化データを読み込むのに割当てられている時間は、例えば1μSECに設定されているので、この1μSECが経過すると、ADC25は、次の順位の2値化データを読み込むことになる。

これと共に、CPU30は、ADC25からの2値化データの読み込み順序と同一順序で、電圧検出回路15からの出力電圧信号をチェックする。このチェックの結果、電圧検出回路15から、(異常電圧の検出を示す旨の)所定論理レベル(例えば論理レベル“H”)の電圧信号が出力されたことを認識すると、I/Oレジスタ28は、CPU30に対し、所定論理レベルの割り込み信号(つまり、DC/DCコンバータモジュールの何れかから異常電圧が出力された旨を示す論理レベル“H”の電圧信号)を出力する。

SRAM26には、CPU30の制御下で、データ解析に必要な量の(2値化)データ(即ち、各DC/DCコンバータモジュール(3〜13)からの出力電圧信号)として、適当な周期数分(時間分)(例えば、n(=1000)回分)の量のデータ(出力電圧信号)が格納されるようになっている。これらの(2値化)データは、CPU30を通じてADC25から出力される新たな(2値化)データによって更新される。従って、SRAM26には、常に最新のn回分のデータが格納されていることになる。

なお、SRAM26には、上記各DC/DCコンバータモジュール(3〜13)から、ADC25を通じて与えられる上記2値化データに加えて、電圧検出回路15から出力される(異常電圧の検出を示す旨の)所定論理レベル(論理レベル“H”)の電圧信号も格納される。

不揮発性メモリ(フラッシュメモリ)23には、電圧検出回路15より(DC/DCコンバータモジュール(3〜13)の何れかから出力された電圧信号が異常であることを示す旨の)所定論理レベル(論理レベル“H”)の電圧信号が出力された場合に、該電圧信号と、該電圧信号が出力された時点でSRAM26に保持されている複数のデータ(出力電圧信号)とが、CPU30によってSRAM26から転送され、そして保存される。

SRAM26に保持されているデータは、各DC/DCコンバータモジュール(3〜13)からの出力電圧信号の何れかに異常が発生した場合に、該異常の原因を解析するのに必要な上記出力電圧信号の変動履歴を示すものであり、上記データ量は、上記異常の原因を解析するに足るだけの量、例えば、既述のようにn(=1000)回分に設定されている。上記データを、SRAM26から不揮発性メモリ(フラッシュメモリ)23へ転送することにより、システムの駆動を停止した後でのCPU30による異常原因の解析が可能になる。

上述したように、CPU30は、タイマ21からのクロック信号に同期して駆動する。そして、ADC25から出力される上述した2値化データ、及び電圧検出回路15から出力される所定論理レベルの割り込み信号(つまり、DC/DCコンバータモジュール(3〜13)の何れかから異常電圧が出力された旨を示す論理レベル“H”の電圧信号)等に基づいて、ホットスワップ回路17、及び各DC/DCコンバータモジュール(3〜13)の駆動を制御する。CPU30は、電圧検出回路15より、何れかのDC/DCコンバータモジュール(3〜13)から出力された電圧信号が異常であることを示す所定論理レベル(論理レベル“H”)の電圧信号、即ち、割り込み信号を入力すると、上記割り込み信号に対応するDC/DCコンバータモジュール(3〜13の何れか)から出力される電圧信号の2値化データの、ADC25を通じた読み込みを中止させる。

これと共に、CPU30は、ADC25による上記2値化データの読み込みを中止させた時点でSRAM26に保持されている、上記割り込み信号に対応する上記2値化データを、不揮発性メモリ(フラッシュメモリ)23に転送して、該2値化データを、不揮発性メモリ(フラッシュメモリ)23に保存させる。CPU30は、システムの駆動を停止した後に、不揮発性メモリ(フラッシュメモリ)23から上記異常の原因を解析するに足るだけの量(n(=1000)回分)の2値化データを読み出して、出力電圧が異常を示したDC/DCコンバータモジュール(3〜13の何れか)に対する異常原因の解析を行う。

なお、上述した図2に記載の給電制御システムは、図1に記載したストレージシステム320が備えるチャネルアダプタ321、ディスクアダプタ322、キャッシュメモリ323、及び共有メモリ324に対する給電を制御するための制御システムである。

図3は、図2に記載の給電制御システムにおいて、DC/DCコンバータモジュール(3〜13)の何れかの出力電圧が異常な場合の給電制御回路19による制御動作の態様を示した説明図である。

図3において、縦軸には電圧の値が、横軸には時間が、夫々設定されている。また、符号61は、電圧検出回路15の、DC/DCコンバータモジュール13に対応する論理和回路(24)(図2で示した)からの出力電圧レベルを、符号63は、DC/DCコンバータモジュール13からの出力電圧の変動状態を、符号65は、DC/DCコンバータモジュール13からの出力電圧が異常かどうか判断するための閾値(ここでは、過小電圧判定基準値データ)を、夫々示す。

ADC25から出力されたDC/DCコンバータモジュール13の出力電圧に係わる2値化データの値が、符号67、69、71、73で夫々示すように1.5Vであれば、換言すれば、線分63が時間の経過と共に横軸に平行な状態で推移している場合には、DC/DCコンバータモジュール13からの出力電圧は正常である。よって、この場合には、線分61、即ち、電圧検出回路15のDC/DCコンバータモジュール13に対応する論理和回路(24)(図2で示した)からの出力電圧の論理レベルも、“L”のままである。

しかし、DC/DCコンバータモジュール13に何らかの異常(故障)が発生したことによって、ADC25から出力されるDC/DCコンバータモジュール13の出力電圧に係わる2値化データの値が、符号75で示すように1.4Vに低下し、更に低下し続けて時間tで上記閾値(過小電圧判定基準値データ)以下になると、該時間tから少し後の時間tで、電圧検出回路15から論理レベル“H”の電圧信号が出力されることになる。これにより、給電制御回路19は、システム各部への給電を停止すると共に、例えば図2で示した上位制御回路1、或いは、後述する基板上位階層(図示しない)に対して、異常の発生によってシステムの駆動を停止した旨を報知することとなる。

図4、図5、図6、及び図7は、図2に記載の給電制御回路19による制御動作の処理流れを示したフローチャートである。

図4乃至図7において、まず、システムの駆動電源が投入されると、システムのリセット状態を解除することによってシステムを立上げ(ステップS81)、次に、給電制御回路19が自己診断を行う(ステップS82)。即ち、給電制御回路19内の異常フラグが「1」か「0」かをチェックし(ステップS83)、該チェックの結果、異常フラグが「0」であれば(ステップS83で正常)、次に、図2で示した基板27がディスクドライブ制御装置へ挿入されたかどうかチェックする(ステップS84)。該チェックの結果、基板27がディスクドライブ制御装置へ挿入されたことが確認できれば(ステップS84でYES)、ホットスワップ回路17を立上げてDC/DCコンバータモジュール(3、5、7)に対し、夫々56Vでの直流電力の供給を開始する(ステップS85)。

なお、上記チェックの結果、異常フラグが「1」である場合には(ステップS83で異常)、ステップS84以降の処理動作には進まない。また、基板27のディスクドライブ制御装置への挿入が確認できなかった場合(ステップS84でNO)も同様である。

次に、12V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール7を起動して(ステップS86)、DC/DCコンバータモジュール7からの出力電圧が正常かどうかをチェックする(ステップS87)。該チェックの結果、上記出力電圧が正常であれば(ステップS87で正常)、上記出力電圧値の2値化データを給電制御回路19内のSRAM26に書き込む(ステップS88)。次に、5V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール3を起動して(ステップS89)、DC/DCコンバータモジュール3からの出力電圧が正常かどうかをチェックする(ステップS90)。該チェックの結果、上記出力電圧が正常であれば(ステップS90で正常)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS91)。次に、3.3V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール5を起動して(ステップS92)、DC/DCコンバータモジュール5からの出力電圧が正常かどうかをチェックする(ステップS93)。該チェックの結果、上記出力電圧が正常であれば(ステップS93で正常)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS94)。

ここで、符号5で示したDC/DCコンバータモジュールに加えて3.3V系のDC/DCコンバータモジュールが別に1台(図示しない)並列接続されている場合には、ステップS92乃至ステップS94で示したのと同様の処理動作が上記別の1台のDC/DCコンバータモジュール(図示しない)に対してステップS92´乃至ステップS94´で実行される。その理由は、3.3V系のDC/DCコンバータモジュールは出力電流が多いので、各DC/DCコンバータモジュールを個別に制御することによって出力電流の変動を小さくするためである。

次に、2.5V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール9を起動して(ステップS95)、DC/DCコンバータモジュール9からの出力電圧が正常かどうかをチェックする(ステップS96)。該チェックの結果、上記出力電圧が正常であれば(ステップS96で正常)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS97)。次に、1.8V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール11を起動して(ステップS98)、DC/DCコンバータモジュール11からの出力電圧が正常かどうかをチェックする(ステップS99)。該チェックの結果、上記出力電圧が正常であれば(ステップS99で正常)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS100)。次に、1.5V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール13を起動して(ステップS101)、DC/DCコンバータモジュール13からの出力電圧が正常かどうかをチェックする(ステップS102)。該チェックの結果、上記出力電圧が正常であれば(ステップS102で正常)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS103)。

次に、12V系のDC/DCコンバータモジュール7の出力電圧を、ADC25を通じて読み込むと共に、電圧検出回路15から出力されるDC/DCコンバータモジュール7に係わる電圧信号をも読み込む(ステップS104)。そして、電圧検出回路15が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする(ステップS105)。該チェックの結果、DC/DCコンバータモジュール7の出力電圧が正常であれば(ステップS105でNO)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS106)。次に、5V系のDC/DCコンバータモジュール3の出力電圧を、ADC25を通じて読み込むと共に、電圧検出回路15から出力されるDC/DCコンバータモジュール3に係わる電圧信号をも読み込む(ステップS107)。そして、電圧検出回路15が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする(ステップS108)。該チェックの結果、DC/DCコンバータモジュール3の出力電圧が正常であれば(ステップS108でNO)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS109)。

次に、3.3V系のDC/DCコンバータモジュール5の出力電圧を、ADC25を通じて読み込むと共に、電圧検出回路15から出力されるDC/DCコンバータモジュール5に係わる電圧信号をも読み込む(ステップS110)。そして、電圧検出回路15が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする(ステップS111)。該チェックの結果、DC/DCコンバータモジュール5の出力電圧が正常であれば(ステップS111でNO)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS112)。次に、1.8V系のDC/DCコンバータモジュール11の出力電圧を、ADC25を通じて読み込むと共に、電圧検出回路15から出力されるDC/DCコンバータモジュール11に係わる電圧信号をも読み込む(ステップS113)。そして、電圧検出回路15が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする(ステップS114)。該チェックの結果、DC/DCコンバータモジュール11の出力電圧が正常であれば(ステップS114でNO)、上記出力電圧値の2値化データをSRAM26に書き込む(ステップS115)。次に、1.5V系のDC/DCコンバータモジュール13の出力電圧を、ADC25を通じて読み込むと共に、電圧検出回路15から出力されるDC/DCコンバータモジュール13に係わる電圧信号をも読み込む(ステップS116)。そして、電圧検出回路15が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする(ステップS117)。該チェックの結果、DC/DCコンバータモジュール13の出力電圧が正常であれば(ステップS117でNO)、上記出力電圧値の2値化データをSRAM26に書き込んだ後(ステップS118)、例えばSRAM26からシステム全体の状態を示すステータス情報の読み込みを行う(ステップS119)。そして、基板27がディスクドライブ制御装置から抜き取られたかどうか(ステップS120)、デステージの要求がなされているかどうか(ステップS121)、強制終了処理の指示がなされているかどうか(ステップS122)、及びノーマル終了の指示がなされているかどうか(ステップ123)について夫々チェックを行う。

上記チェックの結果、基板27がディスクドライブ制御装置に挿入されたままであり(ステップS120でNO)、デステージの要求がなされておらず(ステップS121でNO)強制終了処理の指示がなされておらず(ステップS122でNO)、更に、ノーマル終了の指示がなされていなければ(ステップ123でNO)、ステップS104で示した処理動作に復帰する。上記チェックの結果、ステップ123)について夫々チェックを行う。

また、上記チェックの結果、ステップS120乃至ステップS122の何れにおいてもNOで、ノーマル終了の指示がなされている場合には(ステップ123でYES)、まずDC/DCコンバータモジュール13からの出力を遮断し(ステップS124)、次いでDC/DCコンバータモジュール11からの出力を遮断する(ステップS125)。次にDC/DCコンバータモジュール9からの出力を遮断し(ステップS126)、次いでDC/DCコンバータモジュール5からの出力を遮断し(ステップS127)、次いでDC/DCコンバータモジュール3からの出力を遮断し(ステップS128)、最後にDC/DCコンバータモジュール7からの出力を遮断する(ステップS129)。そして、システムの再起動の要求がなされたことを確認したときに(ステップS130でYES)、ステップS86で示した処理動作に復帰する。

また、上記チェックの結果、ステップS120及びステップS121においてNOで、強制終了処理の指示がなされている場合には(ステップ122でYES)、まずDC/DCコンバータモジュール13からの出力を遮断し(ステップS131)、次いでDC/DCコンバータモジュール11からの出力を遮断する(ステップS132)。次にDC/DCコンバータモジュール9からの出力を遮断し(ステップS133)、次いでDC/DCコンバータモジュール5からの出力を遮断し(ステップS134)、次いでDC/DCコンバータモジュール3からの出力を遮断し(ステップS135)、最後にDC/DCコンバータモジュール7からの出力を遮断する(ステップS136)。そして、上述した異常フラグをセットした後(ステップS137)、一連の処理動作を停止する(ステップS138)。

また、上記チェックの結果、ステップS120においてNoで、デステージの要求がなされている場合には(ステップ121でYES)、上位制御回路1への給電遮断を行うべきDC/DCコンバータモジュールが何れのDC/DCコンバータモジュールであるかを示す情報を、例えばSRAM26から読み込み(ステップS139)、該読み込んだ情報に基づいて、給電遮断を行うべきDC/DCコンバータモジュールの駆動を停止させる(ステップS140)。そして、デステージが終了したことを確認すると(ステップS141でYES)、ステップS138(一連の処理動作の停止)に移行する。

更に、上記チェックの結果、基板27がディスクドライブ制御装置から抜き取られたことを確認した場合には(ステップS120でYES)、まずDC/DCコンバータモジュール13からの出力を遮断し(ステップS142)、次いでDC/DCコンバータモジュール11からの出力を遮断する(ステップS143)。次にDC/DCコンバータモジュール9からの出力を遮断し(ステップS144)、次いでDC/DCコンバータモジュール5からの出力を遮断し(ステップS145)、次いでDC/DCコンバータモジュール3からの出力を遮断し(ステップS146)、最後にDC/DCコンバータモジュール7からの出力を遮断する(ステップS147)。そして、システムの再起動の準備を行った後(ステップS148)、ステップS83で示した処理動作に復帰する。

次に、ステップS117でのチェックの結果、DC/DCコンバータモジュール13の出力電圧が異常であることを確認した場合には、所定の警報(アラーム)を発生させると共に(ステップS149)、まずDC/DCコンバータモジュール13からの出力を遮断し(ステップS150)、次いでDC/DCコンバータモジュール11からの出力を遮断する(ステップS151)。次にDC/DCコンバータモジュール9からの出力を遮断し(ステップS152)、次いでDC/DCコンバータモジュール5からの出力を遮断し(ステップS153)、次いでDC/DCコンバータモジュール3からの出力を遮断し(ステップS154)、最後にDC/DCコンバータモジュール7からの出力を遮断する(ステップS155)。そして、SRAM26に書き込まれた各DC/DCコンバータモジュール(3〜13)からの出力電圧に係わる2値化データや、電圧検出回路15が異常電圧を検出した場合の該異常電圧に係わるデータ等を不揮発性メモリ23に書き込むと共に(ステップS156)、上述した異常フラグをセットし(ステップS157)、一連の処理動作を停止する(ステップS158)。

次に、12V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール7からの出力電圧をチェックした結果、上記出力電圧が異常(例えば一定時間内に立ち上がらない)であれば(ステップS87で異常)、所定の警報(アラーム)を発生させると共に(ステップS159)、ステップS155で示した処理動作に移行する。また、5V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール3からの出力電圧をチェックした結果、上記出力電圧が異常であれば(ステップS90で異常)、所定のアラームを発生させると共に(ステップS160)、ス
テップS154で示した処理動作に移行する。また、3.3V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール5からの出力電圧をチェックした結果、上記出力電圧が異常(例えば一定時間内に立ち上がらない)であれば(ステップS93で異常)、所定の警報(アラーム)を発生させると共に(ステップS161)、ステップS153で示した処理動作に移行する。また、同じく3.3V系のDC/DCコンバータモジュールである別の1台のDC/DCコンバータモジュール(図示しない)からの出力電圧をチェックした結果、上記出力電圧が異常であれば(ステップS93´で異常)、所定のアラームを発生させると共に(ステップS162)、ステップS153で示した処理動作に移行する。また、2.5V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール9からの出力電圧をチェックした結果、上記出力電圧が異常であれば(ステップS96で異常)、所定のアラームを発生させると共に(ステップS163)、ステップS152で示した処理動作に移行する。また、1.8V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール11からの出力電圧をチェックした結果、上記出力電圧が異常であれば(ステップS99で異常)、所定のアラームを発生させると共に(ステップS164)、ステップS151で示した処理動作に移行する。また、1.5V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール13からの出力電圧をチェックした結果、上記出力電圧が異常であれば(ステップS102で異常)、所定のアラームを発生させると共に(ステップS165)、ステップS150で示した処理動作に移行する。

更に、12V系のDC/DCコンバータモジュールであるDC/DCコンバータモジュール7からの出力電圧をチェックした結果、DC/DCコンバータモジュール7の出力電圧が異常であれば(ステップS105でYES)、ステップS149で示した処理動作に移行する。ステップS108、ステップS111、及びステップS114でYESと判断した場合も同様である。

なお、以下では、説明の都合上、DC/DCコンバータモジュールを、「DC/DCコンバータ」と表記する。

図8は、図2に記載の給電制御システムを用いたディスクアダプタの要部を示すブロック図である。

図8に示したディスクアダプタは、DC/DCコンバータ172、174と、ADC182を内蔵する給電制御回路180とを含む給電制御システムを備えると共に、ハブコントローラ(HUB―CTL)178と、CPU176と、CPU176及びその近傍におけるディスクアダプタ内の温度を検知するための温度センサ184と、ディスクアダプタ内を冷却するためのファン186とを備えた構成となっている。なお、図7に記載の給電制御システムでは、図2で示した電圧検出回路15と、ホットスワップ回路17と、給電制御回路19内のタイマ21、及び不揮発性メモリ23と、残りの複数のDC/DCコンバータとについては、説明の都合上、記載を省略する。

DC/DCコンバータ172は、給電制御回路180の制御下で、商用電源からの給電を受けてハブコントローラ178に対し、所定の電圧で直流電力を供給する。DC/DCコンバータ174も、DC/DCコンバータ172におけると同様に、給電制御回路180の制御下で、商用電源からの給電を受けてCPU176に対し、所定の電圧で直流電力を供給する。

給電制御回路180は、ADC182を通じて読み込んだ温度センサ184からの温度検出値データに基づき、DC/DCコンバータ172を通じてハブコントローラ178に供給する直流電力の電圧を制御する。給電制御回路180は、また、上記温度検出値データに基づき、DC/DCコンバータ174を通じてCPU176に供給する直流電力の電圧を制御する。給電制御回路180は、また、上記温度検出値データに基づき、ファン186のON/OFF制御を行うのみならず、ファン186の回転数制御をも行う。給電制御回路180は、また、上記温度検出値データに基づき、ファン186に何らかの異常が生じたと判断した場合には、例えばMPUや論理演算回路として機能する上位制御回路に、ファン186が異常である旨を通知したり、或いは、上記温度検出値データに基づき、上記ディスクアダプタの駆動を停止(シャットダウン)させるべきであると判断した場合には、例えば上記上位制御回路に、上記ディスクアダプタの駆動を停止させるべきである旨を通知する。

図9は、図8に記載の給電制御回路180のファン186、及びDC/DCコンバータ172、174に対する制御動作と、温度センサ184によって検出された温度検出値との関係を示すタイミングチャートである。

図9において、実線192は、ファン186が新品なためファン186に故障や異常等の不具合が全く無く、従ってファン186が正常な冷却能力を有する場合に温度センサ184から出力される温度検出値の遷移を示す。次に、破線194は、ファン186に顕著な故障等の不具合はないものの、ファン186が老朽化しているが故にファン186の冷却能力がやや低下している場合に温度センサ184から出力される温度検出値の遷移を示す。更に、点線196は、ファン186に故障や異常等の顕著な不具合が生じているが故にファン186の冷却能力が著しく低下している場合に温度センサ184から出力される温度検出値の遷移を示す。

時間tで、ディスクアダプタの駆動電源が投入されると、時間の経過と共に温度センサ184から出力される温度検出信号の値は、略リニアに上昇し続ける。そして、温度検出値が時間tで予め設定されているファン起動の温度閾値Aに達すると、給電制御回路180は、ファン186を起動する。ここで、ファン186が正常な場合には(換言すれば、ファン186の冷却能力が低下しておらず、正常な場合には)、ファン186の駆動を一定の回転数で継続させる(定速運転を継続させる)ことによって、温度検出値は、実線192で示すように略Aの値で遷移する。しかし、ファン186が老朽化している場合には、ファン186の定速運転を継続してもファン186自体の冷却能力がやや低下しているため、温度検出値は、実線192で示すようには遷移せず、破線194で示すように、時間t〜時間tの間の勾配よりは多少緩い勾配ではあるが上昇し続ける。そして、温度検出値が時間tで予め設定されているファン回転数増加のための温度閾値B(ディスクアダプタの設計上予測し得る最高値の8〜9割程度の値)に達すると、給電制御回路180は、ファン186の回転数を所定回転数に増加させるための制御を実行する。これにより、温度検出値は、破線194で示すように時間t以降においては略Bの値で遷移する。

更に、ファン186に故障や異常等の顕著な不具合が生じているが故にファン186自体の冷却能力が著しく低下している場合には、時間tでファン186を起動しても、温度検出値は、点線196で示すように時間t〜時間tの間の勾配よりも僅かに小さい大きさの勾配で上昇し続ける。そして、温度検出値が時間tと時間tとの間の時間tで上記ファン回転数増加のための温度閾値Bに達すると、給電制御回路180は、ファン186の回転数を所定回転数に増加させるための制御を実行する。しかし、時間tでファン186の回転数を増加しても、温度検出値は、時間t〜時間tの間の勾配と略等しい大きさの勾配で依然として上昇し続け、時間tでDC/DCコンバータ(172、174)からの出力電圧を低下させるための温度閾値C(ディスクアダプタの設計上予測し得る最高値)に達する。温度検出値が該温度閾値Cに達したことを認識すると、給電制御回路180は、DC/DCコンバータ(172、174)を制御することにより、負荷に供給する駆動電力の電圧を(負荷が正常に動作し得る電圧下限値にまで)低下させる。

しかし、時間tにおいて、負荷への駆動電圧を低下させる制御を行っても、依然として温度検出値が上昇し続け、時間tで、温度検出値がディスクアダプタの駆動を停止させるための温度閾値Dに達すると、給電制御回路180は、例えば上述した上位制御回路からの指令を待って、ディスクアダプタの駆動を停止(シャットダウン)させるための処理を実行することになる。

上述した制御を実行することにより、ファン186に故障等の不具合が発生しても、CPU176及びその近傍部位における温度検出値が、ディスクアダプタをシャットダウンさせるための温度閾値に達するまでは、ディスクアダプタの駆動を継続させることができる。

なお、図8、及び図9で説明した内容は、図2で示した給電制御システムをディスクアダプタに適用した例に関するものであったが、図2で示した給電制御システムは、ディスクアダプタ以外の装置にも、勿論適用が可能である。

図10は、図8に記載したディスクアダプタの変形例の要部を示すブロック図である。

図10に示したディスクアダプタは、DC/DCコンバータ202、204と、DC/DCコンバータ202、204の駆動を制御するための給電制御モジュ−ル206と、3.3V電源プレーン208とを備えた構成となっている。

図10において、DC/DCコンバータ202、及びDC/DCコンバータ204は、夫々が給電制御モジュール206の制御下で、商用電源に接続される交流―直流変換器(図示しない)から給電される56Vの直流電力を受けて、何れのDC/DCコンバータ(202、204)からも3.3Vに降圧した直流電力を3.3V電源プレーン208に供給が可能なように、3.3V電源プレーン208に接続されており、3.3V電源プレーン208に対して冗長性を持たせた構成となっている。上記構成において、商用電源の停電時に、ディスプアダプタ等と共に記憶制御装置を構成するキャッシュメモリに一時的に記憶されているデータを、ディスクアダプタを通じて(ハードディスク等の)記憶デバイスに書き込むデステージ処理を行う場合には、バックアップ電源であるニッケル水素電池等の寿命を長持ちさせるため、給電制御モジュール206は、DC/DCコンバータ202、204に対し、以下のような節電のための制御を実行する。

即ち、上記デステージ処理において、給電制御モジュール206は、3.3V電源プレーン203に対し、ニッケル水素電池からDC/DCコンバータ202を通じて給電を行っている場合には、DC/DCコンバータ204の駆動を停止させ、ニッケル水素電池からDC/DCコンバータ204を通じて給電を行っている場合には、DC/DCコンバータ202の駆動を停止させるよう、双方のDC/DCコンバータ202、204を制御する。更に、上記デステージ処理において、片方のDC/DCコンバータ202については、その出力電圧を3.3Vから負荷であるデバイスが動作可能な電圧の下限値である、例えば3Vにまで低下させる制御が、必要に応じて給電制御モジュール206により実行される。

図11は、デステ−ジ処理時における、基板上位階層における処理手順と、図10に記載の給電制御モジュール206によるDC/DCコンバータ202、204に対する制御の処理手順とを示すフローチャートである。

図11において、図10で示した各デバイスが搭載されている基板よりも上位に位置付けられる基板上位階層での処理として、まず、商用電源が正常かどうかがチェックされ(ステップS241)、このチェックの結果、停電を検出すると1分間待機する。この1分の間に、商用電源が停電状態から正常な状態に回復しなければ、基板上位階層側からの通知により、図10で示したディスクアダプタを含む各基板において、デステージ処理が開始される。即ち、デステージに必要なチャネルを残して、残り全てのチャネルをシャットダウンさせることによってバックアップ電源であるニッケル水素電池の寿命を長持ちさせるため(ステップS243)、同一電源プレーンにおいて2個のDC/DCコンバータを駆動している場合には、その一方の駆動を停止させる(図10に示した例では、DC/DCコンバータ204の駆動を停止させる)(ステップS244)。

次に、残りのDC/DCコンバータの出力電圧(DC電圧)を、対応するデバイスの動作下限値にまで低下させる(図10に示した例では、DC/DCコンバータ202の出力電圧を3.3Vから3Vに低下させる(ステップS245)。そして、デステ−ジ処理の終了を確認すると(ステップS246)、デステージに必要なチャネルについてもシャットダウンさせることにより(ステップS247)、一連の処理動作を終了させる。

図12は、本発明の第2の実施形態に係る記憶システムの全体構成を示すブロック図である。この記憶システムは、図12に示すように、内部構成が同一の2台の記憶制御装置171、173を備える。

図12において、記憶制御装置171は、複数のチャネルアダプタ(CHA)(図12では符号175を付したもののみ示す)と、キャッシュメモリ(CACHE)177と、スイッチング制御部(CSW)179と、共有メモリ(SM)181と、複数のディスクアダプタ(DKA)(図12では符号183を付したもののみ示す)と、複数の記憶デバイス185、187、189、191とを備える。上記各部には、商用電源(AC200V)が正常な状態にある場合には、交流―直流変換器(AC−DC)193から所定電圧(例えば56V)の直流電力が夫々駆動電力として供給される。しかし、商用電源(AC200V)が停電状態にある場合には、後述するキャッシュメモリ177のライトキャッシュに一時的に保持されているデータや、共有メモリ181に保持されているライトキャッシュアドレス、リードキャッシュアドレス等を記憶デバイス185〜191の何れかに転送し、退避させるのに必要な各部に対してのみ、例えばニッケル水素電池等(乾電池)のバックアップ電源195から、駆動電力が供給されるようになっている。

チャネルアダプタ175は、ホスト装置(ホストコンピュータ)(図示しない)との間でデータ通信を行うホスト・インタフェースとして機能するもので、ホスト装置(図示しない)と通信を行うための通信ポートを有し、且つ、マイクロコンピュータとしての構成をも有する。チャネルアダプタ175は、ホスト装置(図示しない)から受信したデータをキャッシュメモリ177の後述するライトキャッシュに書き込むと共に、ディスクアダプタ183によって記憶デバイス185〜191の何れかからキャッシュメモリ177の後述するリードキャッシュに書き込まれたデータを読み出して、ホスト装置(図示しない)へ転送する。

チャネルアダプタ175は、例えば交流―直流変換器(AC−DC)193からの通知によって、商用電源(AC200V)が停電状態になったことを認識すると、ホスト装置(図示しない)からの指示によって現在実行中の処理(例えば、ホスト装置(図示しない)から転送されたデータの記憶デバイス185〜191への書き込み処理等)がある場合には、該処理が終了しない旨をホスト装置(図示しない)へ通知した後、自身で交流―直流変換器(AC−DC)193からの給電をOFFにして駆動を停止する。従って、チャネルアダプタ175に対しては、商用電源(AC200V)の停電時に、バックアップ電源であるニッケル水素電池195から駆動電力が供給されることはない。

キャッシュメモリ177には、チャネルアダプタ175がホスト装置(図示しない)から受信したデータや、ディスクアダプタ183が記憶デバイス185〜191の何れかから読み出したデータが、夫々一時的に記憶される。本実施形態においては、キャッシュメモリ177の記憶領域は、ライト領域(Write Cache)(ライトキャッシュ)と、リード領域(Read Cache)(リードキャッシュ)とに物理的に分割されている。ライトキャッシュとリードキャッシュの比率は、通常9:1、又は8:2に設定されている。

ライトキャッシュ(ライト領域)とは、ホスト装置(図示しない)が記憶制御装置171に対して保存を要求するデータを一時的に記憶する領域のことであり、ライトキャッシュには、ホスト装置(図示しない)から記憶制御装置171に転送されたデータが、チャネルアダプタ175によって書き込まれる。一方、リードキャッシュ(リード領域)とは、ホスト装置(図示しない)が記憶制御装置171からの読み出しを要求するデータを一時的に記憶する領域のことであり、リードキャッシュには、ホスト装置(図示しない)からのデータ読み出し要求に基づき、ディスクアダプタ183によって記憶デバイス185〜191の何れかから読み出したデータが、書き込まれる。

本実施形態では、商用電源AC200V(交流―直流変換器193)が停電状態になったとき、上記ライトキャッシュに一時的に記憶されているデータは、ディスクアダプタ183によって上記ライトキャッシュから記憶デバイス185〜191の何れかに転送され、退避させられる。しかし、リードキャッシュに一時的に記憶されているデータについては、ディスクアダプタ183による上記退避は行われない。その理由は、ライトキャッシュに保持されているデータは、ホスト装置(図示しない)から転送されたものであって、停電によりライトキャッシュから消失してしまうと、復旧が困難であるのに対し、リードキャッシュに保持されているデータの方は、そのオリジナルデ―タが記憶デバイス185〜191の何れかに保存されているから、たとえ停電によってリードキャッシュから消失しても、充分復旧が可能だからである。

キャッシュメモリ177のライトキャッシュは、商用電源(AC200V)の停電時においても、バックアップ電源であるニッケル水素電池195からの給電を受けて駆動するようになっているが、キャッシュメモリ177のリードキャッシュには、ニッケル水素電池195からの給電は行われない。なお、ニッケル水素電池195によるキャッシュメモリ177(のライトキャッシュ)のバックアップ時間は、約48時間に設定されている。

共有メモリ181には、例えば記憶制御装置171に係わる管理情報として、キャッシュメモリ177の上述したライトキャッシュ(Write Cache)のアドレス、及び上述したリードキャッシュ(Read Cache)のアドレスが書き込まれている。上記ライトキャッシュのアドレス、及び上記リードキャッシュのアドレスは、ディスクアダプタ183によって適宜読み出される。上述したライトキャッシュのアドレス、及びリードキャッシュのアドレスは、商用電源(AC200V)(交流−直流変換器193)が停電状態になったとき、ディスクアダプタ183によって共有メモリ181から記憶デバイス185〜191の何れかに退避させられる。即ち、上記退避動作においては、上記ライトキャッシュのアドレス、及び上記リードキャッシュのアドレスのパリティデータがディスクアダプタ183によって生成されて、該パリティデータが、ディスクアダプタ183によりスイッチング制御部179を通じて記憶デバイス185〜191の何れかに転送される。

共有メモリ181は、商用電源(AC200V)の停電時においても、バックアップ電源であるニッケル水素電池195からの給電を受けて駆動するようになっている。なお、ニッケル水素電池195による共有メモリ181のバックアップ時間は、約160時間に設定されている。

本実施形態では、記憶デバイス185〜191には、例えばハードディスクや、フレキシブルディスクや、磁気テープや、半導体メモリや、光ディスク等の各種のデバイスが採用される。記憶デバイス185〜191には、例えば商用電源(AC200V)が正常な状態のときに、キャッシュメモリ177のライトキャッシュに一時的に記憶されているデータがディスクアダプタ183によって書き込まれる。また、記憶デバイス185〜191には、商用電源(AC200V)が停電状態のときに、上記ライトキャッシュに一時的に記憶されているデータや、上述した共有メモリ181に記憶されている上記ライトキャッシュアドレスや、上記リードキャッシュアドレス等が、退避データとしてディスクアダプタ183によって書き込まれる。

なお、記憶デバイス185〜191に保存されているデータは、ディスクアダプタ183によって記憶デバイス185〜191から適宜読み出され、ディスクアダプタ183によってキャッシュメモリ177のリードキャッシュに一時的に保持される。

スイッチング制御部179は、チャネルアダプタ175がホスト装置(図示しない)から受信したデータをキャッシュメモリ177のライトキャッシュに書き込むに際してのデータの転送路や、ディスクアダプタ183がキャッシュメモリのライトキャッシュに書き込まれているデータを記憶デバイス185〜191の何れかに書き込むに際してのデータの転送路を形成する。スイッチング制御部179は、また、ディスクアダプタ183が共有メモリ181に保持されているライトキャッシュアドレスや、リードキャッシュアドレスのパリティデータを、記憶デバイス185〜191の何れかに書き込むに際してのデータの転送路や、ディスクアダプタ183がホスト装置(図示しない)からのデータ読み出し要求に応じて、記憶デバイス185〜191の何れかから読み出したデータを、キャッシュメモリ177のリードキャッシュに書き込むに際してのデータの転送路を形成する。

スイッチング制御部179は、商用電源(AC200V)の停電時においても、バックアップ電源であるニッケル水素電池195からの給電を受けて駆動するようになっている。

ディスクアダプタ183は、記憶デバイス185〜191との間でデータ通信を行うディスク・インタフェースとして機能するもので、記憶デバイス185〜191に接続するための通信ポートを有し、且つ、マイクロコンピュータとしての構成をも有する。ディスクアダプタ183は、チャネルアダプタ175がホスト装置(図示しない)より受信したデータを、ホスト装置(図示しない)からの(データ書き込み)要求に基づいて、何れかの記憶デバイス185〜191の特定のアドレスに書き込み、また、ホスト装置(図示しない)からの(データ読み出し)要求に基づいて、何れかの記憶デバイス185〜191の特定のアドレスからデータを読み出して、ホスト装置(図示しない)へ転送する。

ディスクアダプタ183は、例えば交流―直流変換器(AC−DC)193からの通知により、商用電源(AC200V)が停電状態になったことを認識すると、共有メモリ181からライトキャッシュアドレス、及びリードキャッシュアドレスを含む上述した管理情報を読み出す。そして、ニッケル水素電池195からの駆動電力の供給を行うデバイスとして、ディスクアダプタ183自身と、キャッシュメモリ177中のライトキャッシュと、スイッチング制御部179と、共有メモリ181とを、ニッケル水素電池195からの駆動電力の供給を行うデバイスとして識別する。これにより、ディスクアダプタ183、キャッシュメモリ177中のライトキャッシュ、スイッチング制御部179、及び共有メモリ181に対してのみ、ニッケル水素電池195から駆動電力が供給されることになり、チャネルアダプタ175、及びキャッシュメモリ177中のリードキャッシュに対するニッケル水素電池195からの給電は遮断される。なお、ディスクアダプタ183による上記給電遮断のシーケンスは、給電遮断によって各部が破壊されることの無い手順で行われる。

記憶制御装置173が備える複数のチャネルアダプタ(CHA)、キャッシュメモリ(CACHE)、スイッチング制御部(CSW)、共有メモリ(SM)、複数のディスクアダプタ(DKA)、及び複数の記憶デバイスと、記憶制御装置173側の交流―直流変換器(AC−DC)、及びニッケル水素電池等については、記憶制御装置171側の上記各部に付したものと同一符号を付してそれらの詳細な説明を省略する。

なお、図12に記載の記憶制御装置171は、上述したように、キャッシュメモリ177の記憶領域が、ライトキャッシュとリードキャッシュとに物理的に分割されている点や、商用電源(AC200V)の停電時に、バックアップ電源であるニッケル水素電池195からディスクアダプタ183、キャッシュメモリ177中のライトキャッシュ、スイッチング制御部179、及び共有メモリ181に対してのみ、駆動電力が供給される点で、図1に記載したストレージシステムと構成が相違する。

図13は、図12に記載のキャッシュメモリ177の内部構成を示すブロック図である。

図13において、キャッシュメモリ177は、既述のように、ライトキャッシュ203と、リードキャッシュ205とに物理的に分割されている。ライトキャッシュ203には、チャネルアダクタ175が受け付けたホスト装置(図示しない)からのデータが、キャッシュメモリアダプタ(CMA)207によって書き込まれる。なお、ライトキャッシュ203に書き込まれたデータは、キャッシュメモリアダプタ207、及びディスクアダプタ183を通じて適宜、記憶デバイス185〜191の何れかに転送される。一方、リードアダプタ205には、ディスクアダプタ183によって記憶デバイス185〜191の何れかから読み出されたデータが、キャッシュメモリアダプタ207によって書き込まれる。なお、リードキャッシュ205に書き込まれたデータは、キャッシュメモリアダプタ207、及びチャネルアダプタ175を通じて適宜、ホスト装置(図示しない)へ転送される。

商用電源(AC200V)が正常な状態であれば、交流―直流変換器(AC―DC)193から給電制御モジュール201を通じて、ライトキャッシュ203、リードキャッシュ205、及びキャッシュメモリアダプタ207に対し夫々駆動電力が供給される。しかし、商用電源(AC200V)が停電状態になったことによって駆動電力の供給が交流―直流変換器(AC−DC)193からニッケル水素電池195に切り換わると、給電制御モジュール201は、リードキャッシュ205への給電を遮断すると共に、ライトキャッシュ203、及びキャッシュメモリアダプタ207への給電は、そのまま継続する。この状態において、ライトキャッシュ203に一時的に保持されているデータは、キャッシュメモリアダプタ207、及びディスクアダプタ183を通じて記憶デバイス185〜191の何れかに退避させられることになる。

上記構成において、商用電源(AC200V)が停電状態になると、ディスクアダプタ183に内蔵されるCPUは、共有メモリ181から管理情報を読み込んで、該管理情報に基づき、記憶デバイス(HDD)185〜191に記憶されているライトデータのパリティデータが、不要なデータかどうか判断する。そして、この判断の結果に基づいて、給電制御モジュール201が、パリティデータの生成に必要なキャッシュメモリ177のワークエリアを残して、不要なリードデータを記憶しているキャッシュメモリ177の記憶エリアへの給電を遮断する。

次に、ディスクアダプタ183は、ライトデータとパリティデータとを生成すると共に、生成したライトデータ、及びパリティデータを、記憶デバイス185〜191へ書き込む処理を実行する。そして、給電制御モジュール201は、ライトデータ及びパリティデータの生成に必要であったキャッシュメモリ177のワークエリアのうち、書き込みが終了したライトデータ及びパリティデータの生成に係わっていたワークエリアへの給電を遮断する。

このようにして、ライトデータ及びパリティデータの生成に係わっていた全てのワークエリアへの給電が遮断されると、ディスクアダプタ183は、最後に上記管理情報を記憶デバイス185〜191に書き込むと共に、全てのデータが記憶デバイス185〜191に書き込まれたことを確認した時点で、給電制御モジュール201がキャッシュメモリ177への給電を全て遮断する。

以上説明したように、ディスクアダプタ183によるデステージ処理(ニッケル水素電池195から駆動電力の供給を受けている間に、ライトキャッシュ203上のデータや、共有メモリ181上のデータを、記憶デバイス185〜191の何れかに書き込む処理)に無関係なデバイスに対するニッケル水素電池195からの給電を遮断することとしたので、ニッケル水素電池195の寿命を長持ちさせることが可能になった。

図14は、図12に記載のディスクアダプタ183の内部構成を示すブロック図である。

ディスクアダプタ183は、図14に示すように、1個の給電制御モジュール211と、同一の構成を有する複数(図14では4個)のデータ転送系統213、215、217、219と、同一の構成を有する複数(図14では2個)のハブコントローラ(HUB―CTL)221、223とを備える。各データ転送系統213、215、217、219は、各記憶デバイス(図14では、符号185〜191で示した4個)毎に設けられており、各データ転送系統(213〜219)は、何れもCPU225、ファイバチャネルアダプタ(FCA)227、ファイバチャネルプロトコルコントローラ(FPC)229、及びポートバイパスサーキット(PBC)231を有する。各ハブコントローラ221、223は、2個のデータ転送系統(213、215)、(217、219)を夫々1組として、各組毎に設けられている。

商用電源(AC200V)が正常な状態にある場合には、交流―直流変換器(AC―DC)193から給電制御モジュール211を通じて各ハブコントローラ221、223、及び各データ転送系統213〜219に対し、個別に駆動電力が供給され、商用電源(AC200V)が停電状態にある場合には、ニッケル水素電池195から給電制御モジュール211を通じて各ハブコントローラ221、223、及び各データ転送系統213〜219に対し、個別に駆動電力が供給される。

各データ転送系統(213、215、217、219)において、ファイバチャネルアダプタ227は、CPU225の制御下で、ハブコントローラ221(223)とファイバチャネルプロトコルコントローラ229との間を接続する機能を有する。ポートバイパスサーキット231は、ファイバチャネルプロトコルコントローラ229と各記憶デバイス(185〜191の何れか)との間を接続するためのスイッチ基板である。

各ハブコントローラ221(223)は、スイッチング制御部179を通じてチャネルアダプタ175側から転送されてくるデータを、何れの記憶デバイス(185〜191)に書き込むか切り分ける機能、及びスイッチング制御部179と、組になっているデータ転送系統((213、215)、又は(217、219))の何れか一方のファイバチャネルアダプタ227とを接続する機能を備える。

商用電源(AC200V)が停電状態にある場合には、上述したデステージ処理に関連するハブコントローラ(221、又は223)、及びデータ転送系統((213、若しくは215)、又は(217、若しくは219))に対してのみ、ニッケル水素電池195から給電制御モジュール211を通じて駆動電力が供給される。例えば、商用電源(AC200V)が停電状態にある場合に、キャシュメモリ177からスイッチング制御部179を通じて読み出したデータを、記憶デバイス185に書き込もうとするときには、給電制御モジュール211は、データ転送系統215、217、219と、ハブコントローラ223への給電を遮断すると共に、データ転送系統213と、ハブコントローラ221に対しては、そのまま給電を継続する。キャシュメモリ177からスイッチング制御部179を通じて読み出したデータを、記憶デバイス187〜191の何れかに書き込もうとするときにも、上記と同様な給電遮断を行う。

以上説明したように、商用電源(AC200V)が停電状態にある場合には、上述したデステージ処理に関連しないハブコントローラ(221、又は223)、やデータ転送系統((213、若しくは215)、又は(217、若しくは219))に対しては、ニッケル水素電池195から給電制御モジュール211を通じて駆動電力の供給を遮断することとしたので、ニッケル水素電池195の寿命を長持ちさせることが可能になった。

図15は、図2、又は図8に記載した給電制御システムが行う制御動作と、図10、図13、及び図14に夫々記載した給電制御モジュールが行う制御動作との関係を示す説明図である。

以下、図15に示す各々の制御動作について説明する。まず、図2で示した給電制御システムにおいて、給電制御回路19が、ホットスワップ回路17を制御することにより、所定のシーケンスで電源(DC/DCコンバータ3〜13)を立ち上げ(ステップS261)、電源(DC/DCコンバータ3〜13)から負荷への給電を開始し(ステップS262)、通常の制御を実行する(ステップS263)。この通常の制御において、電源(DC/DCコンバータ3〜13)が正常であれば、サービスプロセッサ(図示しない)からの終了指示に基づき、通常の制御に対する(電源が)正常な状態での終了処理が実行され(ステップS264)、電源(DC/DCコンバータ3〜13等)の駆動を停止し、通常の制御が終了する(ステップS265)。しかし、ステップS263での通常の制御において、商用電源が停電状態になると、サービスプロセッサ(図示しない)からの終了指示に基づき、通常の制御に代えてデステージ処理が行われる(ステップS266)。そして、上記デステージ処理の終了と共に、一連の処理動作が終了する(ステップS265)。なお、ステップS265で、再度電源(例えば、DC/DCコンバータ3〜13)が投入されると、ステップS262で示した処理動作に移行する。

ステップS263で通常の制御が行われているときに、電源(DC/DCコンバータ3〜13)からの出力電圧に異常が発生したことを認識すると、例えば基板上位階層(図2で示した上位制御回路1等)に対し、直ちに電圧異常が発生した旨を報知する(ステップS267)。ステップS266で、電源(DC/DCコンバータ3〜13)からの出力電圧に異常が発生したか、或いは所定時間が経過しても制御対象である各部(例えば、DC/DCコンバータ3〜13)が全く動作しなかったりなど、応答が無いため故障が生じた場合には、ステップS267で示した処理動作に移行する。また、ステップS264やステップS268で、上記のような異常/無応答を検知した場合にも、ステップS267で示した処理動作に移行する。更に、ステップS262で電源(例えば、DC/DCコンバータ3〜13等)から負荷への給電を開始しようとした場合に、電源(例えば、DC/DCコンバータ3〜13等)について上記のような異常/無応答を検知した場合にも、ステップS267で示した処理動作に移行する。

ステップS263で通常の制御を実行している場合に、オペレータからサービスプロセッサ(図示しない)を通じて、例えば図2で示した給電制御システムが壊れているから基板を交換せよとの指示があったとき、又は、記憶制御装置本体(筺体)から図2で示した給電制御システムを搭載した基板のジャンパーピンが抜かれたときにも、ステップS264で示した処理動作と同様の処理動作が実行される(ステップS268)。この場合には、給電制御システムを搭載した新たな基板が、記憶制御装置本体(筺体)に挿入されることで、再起動が可能になる(ステップS261)。

図16は、図15のステップS266で行われる商用電源停電時のデステージ処理動作を示すフローチャートである。

図16において、商用電源に停電が発生したことを認識すると(ステップS271)、図14で示した給電制御モジュール211は、デステージ処理を行うのに不必要なデバイスに対するニッケル水素電池195からの給電を遮断する(ステップS272)。この給電遮断が行われた後に、例えば図14で示したデータ転送系統213を用いてデステージ処理が開始されたものとする(ステップS273)。このデステージ処理が実行されている最中に、データ転送系統213に何らかの障害が発生した場合には(ステップS274でYES)、ステップS273で開始されたデータ転送系統213によるデステージ処理が中断されて(ステップS275)、障害が発生したデータ転送系統(213)に代替し得るデータ転送系統があるかどうかがチェックされる(ステップS276)。

ここでは、データ転送系統215とデータ転送系統213とは相互に補完し得る関係にあるから(ステップS276でYES)、障害が発生したデータ転送系統213に替えて障害が発生していないデータ転送系統215により、ステップS275で中断されたデステージ処理が再開されることになる(ステップS277)。このようにして再開されたデステージ処理が終了することで、図16で示した一連の処理動作が終了する(ステップS278)。

なお、デステージ処理が実行されている最中に、データ転送系統213に何の障害も発生しなかった場合には(ステップS274でNO)、デステージ処理の終了と共に、図16で示した一連の処理動作が終了する(ステップS279)。仮に、障害が発生したデータ転送系統(213)に代替し得るデータ転送系統が無ければ(ステップS276でNO)、デステージ処理を中断したままで、給電制御モジュール211は、ニッケル水素電池195からのバックアップ電源の給電を、(図12で示した)キャッシュメモリ(177)に対してのみ行うこととなる(ステップS280)。

上述した説明では、バックアップ電源として、ニッケル水素電池を用いるものとしたが、ニッケル水素電池に替えて鉛蓄電池やリチウムイオン電池を用いることとしても差し支えない。

以上、本発明の好適な実施形態を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこれらの実施形態にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実施することが可能である。

本発明が適用されるストレージシステムの全体構成を示すブロック図。 本発明の第1の実施形態に係る給電制御システムの全体構成を示すブロック図。 図2に記載の給電制御システムにおいて、DC/DCコンバータの何れかの出力電圧が異常な場合の給電制御回路による制御動作の態様を示した説明図。 図2に記載の給電制御回路による制御動作の処理流れを示したフローチャート。 図2に記載の給電制御回路による制御動作の処理流れを示したフローチャート。 図2に記載の給電制御回路による制御動作の処理流れを示したフローチャート。 図2に記載の給電制御回路による制御動作の処理流れを示したフローチャート。 図2に記載の給電制御システムを用いたディスクアダプタの要部を示すブロック図。 図8に記載の給電制御回路のファン、及びDC/DCコンバータに対する制御動作と、温度センサによって検出された温度検出値との関係を示すタイミングチャート。 図8に記載したディスクアダプタの変形例の要部を示すブロック図。 デステ−ジ処理時における、基盤上位階層における処理手順と、図10に記載の給電制御モジュールによるDC/DCコンバータに対する制御の処理手順とを示すフローチャート。 本発明の第2の実施形態に係る記憶システムの全体構成を示すブロック図。 図12に記載のキャッシュメモリの内部構成を示すブロック図。 図12に記載のディスクアダプタの内部構成を示すブロック図。 図2、又は図8に記載した給電制御システムが行う制御動作と、図10、図13、及び図14に夫々記載した給電制御モジュールが行う制御動作との関係を示す説明図。 図15のステップS266で行われる商用電源停電時のデステージ処理動作を示すフローチャート。

符号の説明

1 上位制御回路
3、5、7、9、11、13 DC/DCコンバータ
15 電圧検出回路
17 ホットスワップ回路
19 給電制御回路
21 タイマ
23 不揮発性メモリ
25 ADC
27 基板
29,31、33、35、37、39、41、43、45、47、49、51 給電線

Claims (21)

  1. 複数の駆動電圧で駆動する負荷に、前記複数の駆動電圧に夫々対応する電圧で駆動電力を供給する複数の電源回路と、
    検出された前記各電源回路からの出力電圧値データを、新たに検出された前記各電源回路からの出力電圧値データによって更新されるまでの間、前記各電源回路別に保持するデータ保持部と、
    前記各電源回路からの出力電圧が異常か否かを前記各電源回路別にチェックして、異常と判断した電源回路がある場合に、何れの電源回路に異常が生じたかを識別し得る態様で異常報知信号を出力する異常報知部と、
    前記異常報知部から前記異常報知信号が出力された場合に、前記データ保持部における前記出力電圧値データの更新を禁止して、前記異常が生じる以前の出力電圧値データを記憶部に記憶させるデータ更新禁止部と、
    を備える給電制御システム。
  2. 請求項1記載の給電制御システムにおいて、
    前記データ保持部には、所定周期でサンプリングされた、少なくとも前記各電源回路に生じる異常の解析に必要な周期数分の出力電圧値データが保持される給電制御システム。
  3. 請求項1記載の給電制御システムにおいて、
    前記データ保持部、及び前記記憶部が、同一記憶媒体であるか、又は別の記憶媒体であり、前記記憶部が、不揮発性メモリである給電制御システム。
  4. 請求項1記載の給電制御システムにおいて、
    前記各電源回路毎に設けられる、前記各電源回路からの出力電圧を検出する複数の電圧検出部を更に備え、
    前記異常報知部と前記各電圧検出部とが、夫々信号伝送路で接続されている給電制御システム。
  5. 請求項4記載の給電制御システムにおいて、
    前記異常報知部が、前記各信号伝送路を通じて前記各電圧検出部から伝送される出力電圧値データと、前記各電源回路別に設定される前記出力電圧値データが異常か否か判別するための電圧閾値データのうちの、各出力電圧値データに対応する電圧閾値データとを比較して、前記各電源回路に異常が生じたか否か判断する給電制御システム。
  6. 請求項5記載の給電制御システムにおいて、
    前記異常報知部と前記データ更新禁止部とが、前記異常報知部と前記各電圧検出部とを夫々接続する前記各信号伝送路に対応させて設けられる複数の信号伝送路を通じて接続されている給電制御システム。
  7. 請求項6記載の給電制御システムにおいて、
    前記異常報知部が、前記電圧検出部の何れかから該電圧検出部に対応する信号伝送路を通じて伝送された出力電圧値データを異常と判断した場合に、前記異常報知信号を、前記異常報知部と前記データ更新禁止部とを接続する複数の信号伝送路のうちの、前記信号伝送路に対応する信号伝送路を通じて前記データ更新禁止部に伝送する給電制御システム。
  8. 請求項1記載の給電制御システムにおいて、
    前記データ更新禁止部が、前記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路が素子破壊を起こすことが無い順序で、前記各電源回路の駆動が停止されるようにした給電制御システム。
  9. 請求項1記載の給電制御システムにおいて、
    前記データ更新禁止部が、前記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路、又は基板上位階層に、前記各電源回路の何れかに異常が生じた旨を通知するようにした給電制御システム。
  10. 請求項1記載の給電制御システムにおいて、
    前記システム内部の温度を検出する温度検出部と、
    前記システム内部を冷却するためのファンと、
    を更に備え、
    前記温度検出部からの温度検出値に応じて、段階的に、前記ファンの起動制御、ファン回転数の増大制御、及び前記各電源回路の駆動停止制御を行うようにした給電制御システム。
  11. 入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
    電源からの給電を受けて、前記記憶装置の各部に対し、夫々同一の電圧で駆動電力を供給する冗長化された複数の電源回路と、
    少なくとも前記ディスク駆動装置と前記キャッシュメモリとを含む記憶装置の各部を、前記複数の電源回路を通じてバックアップすることが可能なバックアップ電源と、
    電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを、前記ディスク駆動装置に転送するためのデータ転送系統と、
    電源が停電状態になった場合に、前記バックアップ電源から前記冗長化された複数の電源回路を通じた、前記データ転送系統を構成する各部に対する給電を、前記データ転送が終了するまでの間、単一の電源回路のみを通じて行うように、前記各電源回路を制御する制御部と、
    を有する記憶装置。
  12. 請求項11記載の記憶装置において、
    前記冗長化された複数の電源回路の少なくとも1個が、負荷が動作可能な電圧下限値まで出力電圧を低下させ得るように構成されている記憶装置。
  13. 請求項11記載の記憶装置において、
    前記制御部が、前記データ転送が終了した場合に、前記駆動中の電源回路を停止させるようにした記憶装置。
  14. 情報処理装置から入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
    前記キャッシュメモリが、前記情報処理装置から入力したデータを一時的に保持するためのライト領域と、前記ディスク駆動装置から転送されるデータを一時的に保持するためのリード領域とに物理的に分割されており、
    電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを、前記ディスク駆動装置に転送するためのデータ転送系統と、
    少なくとも前記ディスク駆動装置と前記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、
    電源が停電状態になった場合に、前記バックアップ電源からの給電を、前記ライト領域、及び前記データ転送系統に対してのみ行うように制御する制御部と、
    を有する記憶装置。
  15. 請求項14記載の記憶装置において、
    前記ライト領域のアドレス情報と、前記リード領域のアドレス情報とを記憶する共有メモリを更に有し、
    電源が停電状態になった場合に、前記制御部が、前記バックアップ電源からの給電を、前記共有メモリに対しても行うようにした記憶装置。
  16. 入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
    電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを、前記ディスク駆動装置に転送するための複数のデータ転送系統と、
    少なくとも前記ディスク駆動装置と前記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、
    電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを実際に前記ディスク駆動装置に転送しようとしているデータ転送系統に対してのみ、前記バックアップ電源からの給電が行われるように制御する制御部と、
    を有する記憶装置。
  17. 入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
    電源からの給電を受けて、前記記憶装置の各部に対し、所定の電圧で駆動電力を供給する電源回路を起動するための第1のステップと、
    前記電源回路から前記記憶装置の各部に、所定の電圧で駆動電力を供給して、前記各部を制御する通常制御を実行するための第2のステップと、
    前記第2のステップにおいて、電源が停電状態になったことで、前記キャッシュメモリに保持されているデータを前記ディスク駆動装置に転送すべき旨の指令が与えられた場合に、前記データ転送指令を実行するための第3のステップと、
    前記第3のステップにおいて、前記記憶装置に何らかの異常が生じたか、或いは前記第2のステップを実行するのに必要な前記記憶装置の各部が応答しない場合に、前記記憶装置の上位に位置する制御装置に、所定の警告を発する第4のステップと、
    前記第2のステップを実行中に、前記上位に位置する制御装置から駆動停止指令が発せられた場合、又は前記第3のステップが正常に実行された場合に、前記記憶装置の駆動を停止させる第5のステップと、
    を有する記憶装置の制御方法。
  18. 請求項17記載の記憶装置の制御方法において、
    前記第1のステップを実行中に、前記電源回路の出力電圧に異常が生じた場合には、直ちに前記第4のステップに移行するようにした記憶装置の制御方法。
  19. 請求項17記載の記憶装置の制御方法において、
    前記第2のステップを実行中に、前記各ステップを実行するための演算処理部が少なくとも搭載された基板が前記記憶装置本体から抜き取られた場合に、前記記憶装置を再起動可能な状態で駆動停止させる第6のステップに移行するようにした記憶装置の制御方法。
  20. 請求項19記載の記憶装置の制御方法において、
    前記第6のステップを実行中に、前記記憶装置に何らかの異常が生じたか、或いは前記第6のステップを実行するのに必要な前記記憶装置の各部が応答しない場合に、前記第4のステップに移行するようにした記憶装置の制御方法。
  21. 請求項17記載の記憶装置の制御方法において、
    前記第1のステップを実行中に、前記記憶装置に何らかの異常が生じたか、或いは前記第1のステップを実行するのに必要な記憶装置の各部が応答しない場合に、前記第4のステップに移行するようにした記憶装置の制御方法。
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