JP5873762B2 - 半導体装置、および半導体装置の識別情報生成方法 - Google Patents

半導体装置、および半導体装置の識別情報生成方法 Download PDF

Info

Publication number
JP5873762B2
JP5873762B2 JP2012122080A JP2012122080A JP5873762B2 JP 5873762 B2 JP5873762 B2 JP 5873762B2 JP 2012122080 A JP2012122080 A JP 2012122080A JP 2012122080 A JP2012122080 A JP 2012122080A JP 5873762 B2 JP5873762 B2 JP 5873762B2
Authority
JP
Japan
Prior art keywords
power supply
supply voltage
cell
output node
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012122080A
Other languages
English (en)
Other versions
JP2013246775A (ja
JP2013246775A5 (ja
Inventor
正典 礒田
正典 礒田
英弘 藤原
英弘 藤原
新居 浩二
浩二 新居
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012122080A priority Critical patent/JP5873762B2/ja
Priority to US13/903,535 priority patent/US9256261B2/en
Publication of JP2013246775A publication Critical patent/JP2013246775A/ja
Publication of JP2013246775A5 publication Critical patent/JP2013246775A5/ja
Priority to US14/976,775 priority patent/US20160109915A1/en
Application granted granted Critical
Publication of JP5873762B2 publication Critical patent/JP5873762B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/30Authentication, i.e. establishing the identity or authorisation of security principals
    • G06F21/44Program or device authentication
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/20Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2247Verification or detection of system hardware configuration
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14Protection against unauthorised use of memory or access to memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10Providing a specific technical effect
    • G06F2212/1052Security improvement

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

本発明は、半導体装置に関し、特に、チップ固有の識別情報(ID)を生成する識別情報生成回路を有する半導体装置、および半導体装置の識別情報生成方法に関する。
半導体装置の模造品対策や、インターネットの電子商取引サービスにおける不正行為対策として、半導体チップ毎に固有の識別情報を付与することが行われている。例えば、半導体チップの製造過程で、ヒューズや不揮発性メモリに、半導体チップ毎に異なるデータを書き込む方式が知られている。また、他の方式として、電源立上げ後のSRAMセルが保持するランダムなデータを、半導体チップの「指紋」として利用する方式も知られている。
特開2002−278934号公報(特許文献1)は、ハンディーターミナルのセキュリティ保護方式の発明を開示する。ハンディーターミナルは、内蔵するNANDチップが有する不良ブロックの位置情報に基づき、装置識別情報を生成する。
特開2001−101083号公報(特許文献2)は、半導体メモリの欠陥アドレスを鍵とする発明を開示する。コンテンツを保持するサーバー装置は、クライアント装置から送信された鍵を受信し、コンテンツにその鍵を挿入してクライアント装置に送信する。
非特許文献1は、埋め込みSRAMの不良セルアドレス、およびその不良セルが属するI/Oビット位置に基づき、LSI(半導体集積回路)のチップIDを生成する構成を開示する。
非特許文献2は、NOR論理ゲートをクロスカップルに構成したラッチ回路を用いて、チップ毎に独自な識別番号(ID)を生成する構成を開示する。
特開2002−278934号公報 特開2001−101083号公報
H.Fujiwara、M.Yabuuchi、H.Nakano、H.Kawai、K.Nii、and K.Arimot、"A Chip−ID Genarating Circuit for Dependable LSI using Random Address Errors on Embeded SRAM and On−Chip Memory BIST"、2011 Symposium on VLSI Circuit Digest of Technical Papers、2011年6月15−17日、p76−77 Y.Su、J.Holleman、B.Otis、"A 1.6pJ/bit 96% Stable Chip−ID Generating Circuit using Process Variations"、2007 IEEE International Solid−State Circuit Conference、p406−407、p611
非特許文献2は、チップ毎に独自な識別番号を生成するための専用ラッチ回路をチップ上に備える。十分なビット長を有する識別番号を生成するためには、それに対応する複数のラッチ回路を設ける必要があり、従ってチップ面積が増大するという問題を生じさせる。
本発明は、第1の制御信号が印加される第1の入力ノード、第1の電源電圧出力ノード、および第2の電源電圧出力ノードを有する電源制御回路と、ビット線対、ワード線、ビット線対およびワード線に接続されるメモリセル、メモリセルに接続される第1のセル電源配線並びにメモリセルに接続される第2のセル電源配線を有するメモリアレイと、を有する識別情報生成回路を備え、第1のセル電源配線および第2のセル電源配線は、各々、第1の電源電圧出力ノードおよび第2の電源電圧出力ノードと接続され、メモリセルは、第1導電型MOSトランジスタおよび第2導電型MOSトランジスタを有し、電源制御回路は、第1の制御信号が第1の状態のとき、第1の電源電圧および第2の電源電圧を、各々、第1の電源電圧出力ノードおよび第2の電源電圧出力ノードへ出力し、第1の制御信号が第2の状態のとき、中間電圧を、第1の電源電圧出力ノードおよび第2の電源電圧出力ノードへ出力する、半導体装置である。
本発明によれば、再現性が良好で十分なビット長を有するチップ固有の識別情報を生成する機能を備える半導体装置を提供することが可能となる。
本発明の実施の形態1に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態1に係る中間電圧発生回路の回路図である。 本発明の実施の形態1に係る中間電圧発生回路を構成するアンプ回路の回路図である。 本発明の実施の形態1に係るメモリセルの回路図である。 本発明の実施の形態1に係る電源制御回路およびメモリアレイの詳細な回路図である。 本発明の実施の形態1に係る電源制御回路の動作タイミング図である。 本発明の実施の形態1に係る半導体装置が備える識別情報生成回路の動作タイミング図である。 本発明の実施の形態1の変形例1に係る電源制御回路の回路図である。 本発明の実施の形態1の変形例1に係る電源制御回路の動作タイミング図である。 本発明の実施の形態1の変形例2に係る電源制御回路の回路図である。 本発明の実施の形態1の変形例2に係る電源制御回路の動作タイミング図である。 本発明の実施の形態2に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態2に係る電源制御回路の回路図である。 本発明の実施の形態2に係る電源制御回路の動作タイミング図である。 本発明の実施の形態2に係る識別情報生成回路が生成するチップ固有識別情報のデータパタンを説明する図である。 本発明の実施の形態3に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態3に係る電源制御回路およびメモリアレイの詳細な回路図である。 本発明の実施の形態3に係る電源制御回路の動作タイミング図である。 本発明の実施の形態3に係るメモリセルの動作タイミング図である。 本発明の実施の形態4に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態4に係るメモリアレイの回路図である。 本発明の実施の形態4に係る電源制御回路およびメモリアレイの動作タイミング図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
<実施の形態1>
図1を参照して、本発明の実施の形態1に係る半導体装置が備える識別情報生成回路100_1の構成を説明する。
半導体装置(図示せず)は、識別情報生成回路100_1を備える。その半導体装置として、マイクロコンピュータやSoC(System−on−a−Chip)等のシステムLSI(Large Scale Integration)が例示される。
識別情報生成回路100_1は、認証制御回路101、BIST(Built−in−Self−Test)制御回路102、中間電圧発生回路110、電源制御回路140_1、メモリマクロ150〜180、およびメモリマクロ150〜180と接続される内部バスI−Busを有する。
認証制御回路101は、半導体装置に入力される認証要求信号Arqに応答して、2値の値を有する認証制御信号CTLvを生成する。中間電圧発生回路110は、電源制御回路140_1に印加される電源電圧Vddとそれより低い電源電圧Vssとの中間電圧を生成する。電源電圧Vssはいわゆる接地電圧であり、通常は0Vである。中間電圧とは、電源電圧Vddより低く電源電圧Vssより高い値を指す。好適例としてこの実施の形態での中間電圧は、電源電圧Vddと電源電圧Vssとの差分を2で除算した値に設定される。よって以下において中間電圧を「Vdd/2」と便宜上表記して説明する。
電源制御回路140_1は、入力ノードNc1および中間電圧入力ノードNdを有する。入力ノードNc1には認証制御信号CTLvが印加され、中間電圧入力ノードNdには中間電圧Vdd/2が印加される。電源制御回路140_1は、さらに、電源電圧出力ノードNnおよび電源電圧出力ノードNpを有する。
認証制御信号CTLvがロウレベルの場合、電源電圧出力ノードNnおよび電源電圧出力ノードNpには、各々、電源電圧Vssおよび電源電圧Vddが出力される。認証制御信号CTLvがハイレベルの場合、電源電圧出力ノードNnおよび電源電圧出力ノードNpには、いずれも、中間電圧Vdd/2が出力される。
メモリマクロ150〜180は、各々、メモリアレイ151、データ出力回路152、および周辺回路153を有する。各メモリマクロに配置されるメモリアレイ151には、セル電源配線Vssnおよびセル電源配線Vddpが接続される。
周辺回路153は、メモリアレイ151が有する複数のメモリセル(詳細は後述)から1つのメモリセルを選択する。データ出力回路152は、周辺回路153で選択されたメモリセルのデータを出力データDoutとして出力する。周辺回路153によるメモリセルの選択は、認証制御回路101が出力する読出し信号Rdおよびアドレス信号Addに基づき行われる。各メモリマクロは、内部バスI−Busに接続される。
BIST制御回路102は、メモリマクロ150〜180の出力データDoutを格納する。BIST制御回路102は、認証制御回路101からリクエスト信号RQを受け取ると、出力データDoutをメモリデータMDとして返す。認証制御回路101は、このメモリデータMDに基づき、半導体装置の固有識別情報としてチップ固有識別情報Chip_idを出力する。
図2を参照して、中間電圧発生回路110の回路図を説明する。
中間電圧発生回路110は、一般的なバンドギャップ・リファレンス回路であり、電源電圧Vddおよび電源電圧Vssが印加される。アンプ回路111の出力端子と電源電圧Vssとの間には、抵抗R1、抵抗R2およびダイオードD1がこの順序で直列接続される。抵抗R1と抵抗R2との接続点N1は、アンプ回路111の反転入力端子に接続される。アンプ回路111の出力端子と電源電圧Vssとの間には前記の回路と並列に、抵抗R3およびダイオードD2がこの順序で直列接続される。抵抗R3とダイオードD2のアノードとの接続点N2は、アンプ回路111の非反転入力端子に接続される。
図3を参照して、アンプ回路111の具体的回路構成を説明する。
アンプ回路111は、カレントミラー型の差動アンプ回路である。p型MOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)(以下、p型トランジスタ、と記載する。n型MOSFETも同様に、n型トランジスタ、と記載する。両トランジスタとも、単に、MOSトランジスタと記載する場合もある。)M1は、飽和領域で動作する定電流源である。そのソースには電源電圧Vddが印加され、ゲートには電源電圧Vssが印加される。
p型トランジスタM2のソースは、p型トランジスタM1のドレインに接続し、ゲートを反転入力端子N1とする。p型トランジスタM3のソースもp型トランジスタM1のドレインに接続し、そのゲートを非反転入力端子N2とする。p型トランジスタM2およびM3のドレインは、n型トランジスタM4およびM5のドレインにそれぞれ接続される。
n型トランジスタM4およびM5のソースには電源電圧Vssが印加され、n型トランジスタM4のゲートおよびドレインは、n型トランジスタM5のゲートと共通に接続される。従って、n型トランジスタM4とM5は、カレントミラー回路として動作する。このカレントミラー回路はカレントミラー型の差動アンプ回路であり、非反転入力端子N2と反転入力端子N1に印加される差動信号を受けて、p型トランジスタM3とn型トランジスタM5のドレインを共通にしたノードから中間電圧Vdd/2を出力する。
この中間電圧Vdd/2の値は、図2の中間電圧発生回路110において、抵抗R1、抵抗R2、および抵抗R3の値により、適宜設定される。本実施の形態1では、中間電圧Vdd/2の値は、電源電圧Vddと電源電圧Vssとの差分を2で除算した値に等しいとする。
図4を参照して、図1に示すメモリアレイ151が有するメモリセルMCの構成を説明する。
メモリセルMCは、クロスカップル接続されたインバータIn0およびインバータIn1と、インバータIn0の出力ノードN00及びビット線BLの間に接続されたn型トランジスタM04と、インバータIn1の出力ノードN01及びビット線/BLの間に接続されたn型トランジスタM05とで構成される。
インバータIn0は、p型トランジスタM00とn型トランジスタM02とで構成される。p型トランジスタM00のソースはセル電源配線Vddpに接続され、n型トランジスタM02のソースはセル電源配線Vssnに接続される。p型トランジスタM00のドレインとn型トランジスタM02のドレインは、出力ノードN00として共通に接続される。
インバータIn1は、p型トランジスタM01とn型トランジスタM03で構成される。p型トランジスタM01のソースはセル電源配線Vddpに接続され、n型トランジスタM03のソースはセル電源配線Vssnに接続される。p型トランジスタM01のドレインとn型トランジスタM03のドレインは、出力ノードN01として共通に接続される。
インバータIn0を構成するp型トランジスタM00のゲートおよびn型トランジスタM02のゲートは、出力ノードN01と共通に接続される。インバータIn1を構成するp型トランジスタM01のゲートおよびn型トランジスタM03のゲートは、出力ノードN00と共通に接続される。
このクロスカップル接続されたインバータIn0とインバータIn1はラッチ回路を構成し、出力ノードN00または出力ノードN01は電源電圧Vssもしくは電源電圧Vddの電圧を保持し、互いの出力ノードで相補の関係を保ちながらデータを記憶する。本明細書では、以降、出力ノードN00および出力ノードN01を、各々、記憶ノードN00および記憶ノードN01とも記載する。
n型トランジスタM04およびM05の各ゲートはワード線WLと接続される。ワード線WLの電位の立ち上がりによりn型トランジスタM04およびM05を導通状態とし、記憶ノードN00およびN01から各ビット線へのデータの読み出し、または各ビット線から記憶ノードN00およびN01へのデータの書き込みを行う。
図5を参照して、本発明の実施の形態1に係る電源制御回路140_1とメモリアレイ151の詳細な構成を説明する。
電源制御回路140_1は、入力ノードNc1、中間電圧入力ノードNd、電源電圧出力ノードNn、および電源電圧出力ノードNpを有する。n型トランジスタMvn0のドレインは電源電圧出力ノードNnに接続され、そのソースには電源電圧Vssが印加される。p型トランジスタMvp0のドレインは電源電圧出力ノードNpに接続され、そのソースは電源電圧Vddが印加される。n型トランジスタMvn0とp型トランジスタMvp0のドレイン間は、p型トランジスタMhsを介して接続される。
また、電源電圧出力ノードNnおよび電源電圧出力ノードNpは、p型トランジスタMhdおよびp型トランジスタMhuの各ドレインとそれぞれ接続される。p型トランジスタMhdおよびp型トランジスタMhuの各ソースは、中間電圧入力ノードNdへ共通に接続される。p型トランジスタMhd、Mhu、およびMhsの各ゲートは共通に接続されるとともに、後述する信号Sが印加される。
入力ノードNc1に印加された認証制御信号CTLvは、p型トランジスタMvp0のゲートおよびインバータIV0に印加される。インバータIV0は認証制御信号CTLvの論理レベルを反転した信号/CTLvを出力し、n型トランジスタMvn0のゲートに入力する。インバータIV0、IV1、およびIV2は順次接続した三段のインバータ段であり、認証制御信号CTLvの論理レベルを反転した信号aを生成する。
インバータIV2が出力する信号aはパルス発生回路OSPに入力される。パルス発生回路OSPは、遅延回路DLY、インバータIV3、NOR回路NR0、およびインバータIV4を有する。遅延回路DLYは、信号aを遅延時間Tdly遅延させた信号adlyを出力する。インバータIV3は、信号adlyの論理レベルを反転させ、信号/adlyを出力する。NOR回路NR0は信号aと信号/adlyのNOR論理を取り、信号/Sを出力する。インバータIV4は信号/Sの論理レベルを反転させ、信号Sを出力する。
メモリアレイ151は、メモリセルMCをビット線BL、/BL方向またはワード線WL方向、もしくは両方向にアレイ状に配置した複数ビットのメモリセルを有している。図5ではビット線方向のみに、メモリセルMC00(ワードアドレスが0番地、ビットアドレスが0番地)からメモリセルMC0(n−1)(ワードアドレスが0番地、ビットアドレスが(n−1)番地)までのメモリセルを配置している。なお、個々のメモリセルMC00からMC0(n−1)を総称して、メモリセルMCと記載する。
電源制御回路140_1が出力する電源電圧Vddおよび電源電圧Vssは、各々、セル電源配線Vddpおよびセル電源配線Vssnを介してメモリセルMCに印加される。また、セル電源配線Vssnとセル電源配線Vddpは、メモリアレイ151内の各メモリセルに配線する。図5に示すメモリアレイ151ではビット線対を1ビットの構成にしているが、ビット線対がワード線方向に複数ビットあるメモリセルアレイについては、セル電源配線Vssnおよびセル電源配線Vddpを各々ワード線WL方向に延在させ、各メモリセルに接続する。
セル電源配線Vssnおよびセル電源配線Vddpの寄生容量を、各々、寄生容量Cdおよび寄生容量Cuとする。図5には図示しないが、セル電源配線Vssnとセル電源配線Vddpにはそれぞれ寄生抵抗がある。
図6を参照して、電源制御回路140_1の動作を説明する。
図6(a)に示すように、時刻t1に、認証要求信号Arqに応答して認証制御信号CTLvがロウレベルからハイレベルに切り替わる。認証制御信号CTLvをゲートに入力するp型トランジスタMvp0は導通状態から非導通状態になる。従って、時刻t1以降では、セル電源配線Vddpへの電源電圧Vddの供給は遮断される。
図6(b)に示すように、時刻t2では認証制御信号CTLvを入力とするインバータIV0は入力信号を反転し、信号/CTLvを出力する。この信号をゲートの入力とするn型トランジスタMvn0は導通状態から非導通状態になる。従って、時刻t2以降では、セル電源配線Vssnへ供給する電源電圧Vssは遮断される。
信号/CTLvはインバータIV1とIV2を経て、図6(c)に示す時刻t3で出力信号aがハイレベルからロウレベルに切り替わる。
図6(c)と(d)に示すように、信号aが時刻t3でロウレベルに切り替わり、時刻t5では信号/adlyがハイレベルに切り替わる。時刻t3からt5までの期間は遅延回路DLYとインバータIV3による回路遅延である。NOR回路NR0は、信号aと信号/adlyのNOR論理を取り、両信号がロウレベルの期間では信号/Sをハイレベルにする。
図6(e)に示すように、時刻t4からt6までの遅延時間Tdlyでは、インバータIV4は、入力信号/Sを反転し出力信号Sとしてロウレベルを維持する。このロウレベルの期間は上記のt3からt5までの期間を、NOR回路NR0とインバータIV4の回路遅延分だけシフトした期間であり、遅延回路DLYの遅延時間Tdlyにより支配的に決定される。これは遅延回路DLYの遅延がインバータIV3の回路遅延よりも極端に長いためである。従って以降の説明では、信号Sのロウレベル期間を、遅延回路DLYが作る遅延時間Tdlyと実質的には等しいものとして取り扱う。
図6(f)に示すように、時刻t4において信号Sがハイからロウレベルに切り替わると、セル電源配線Vssnおよびセル電源配線Vddpの電位は、電源電圧Vssおよび電源電圧Vddから中間電圧Vdd/2に向けて、それぞれ上昇または下降を開始する。信号Sがロウレベルに切り替わることで、図5に示すp型トランジスタMhsは導通状態となり、電源電圧出力ノードNnとNpとを短絡する。また、p型トランジスタMhuとp型トランジスタMhdも導通状態となり、中間電圧発生回路110が発生する中間電圧Vdd/2を電源電圧出力ノードNnおよび電源電圧出力ノードNpに供給する。
図6(e)に示すように、時刻t4からt6までの遅延時間Tdlyでは、認証制御信号CTLvと信号/CTLvはそれぞれハイレベルとロウレベルを維持し、また信号Sはロウレベルを維持している。従って、セル電源配線Vssnとセル電源配線Vddpの電位は中間電圧Vdd/2を維持する。
一定の遅延時間Tdly後、信号Sはロウレベルからハイレベルに切り替わる。この切り替わりは、信号/adlyが時刻t5でハイレベルになるためである。これにより、p型トランジスタMhs、Mhu、およびMhdは非導通状態になる。図6(a)と(b)と(c)に示すように、時刻t7では認証制御信号CTLvがハイレベルからロウレベルに切り替わり、信号/CTLvおよび信号aは、それぞれ時刻t8および時刻t9で論理レベルを反転させる。従って、時刻t7と時刻t8のそれぞれ時刻で、p型トランジスタMvp0およびn型トランジスタMvn0は非導通状態から導通状態になる。
導通状態のp型トランジスタMvp0は、セル電源配線Vddpの電位を中間電圧Vdd/2から電源電圧Vddへ上昇させる。また、導通状態のn型トランジスタMvn0は、セル電源配線Vssnの電位を中間電圧Vdd/2から電源電圧Vssへ下降させる。なお、図6(a)と(b)において、時刻t7と時刻t8の時間差は、インバータIV0が生じる回路遅延であり、遅延回路DLYなどの回路遅延と比べて短く、実質的には同時刻と見なせる。
図7を参照して、本発明の実施の形態1に係る半導体装置が備える識別情報生成回路100_1の動作を説明する。
図7(a)、(b)、(e)および(f)は、図6(a)、(b)、(e)、および(f)にそれぞれ対応する。図7(e)に示すように、時刻t4から時刻t6までの遅延時間Tdlyでは信号Sはロウレベルを維持する。
図7(f)に示すように、時刻t4ではセル電源配線Vssnとセル電源配線Vddpの電位は、それぞれ電源電圧Vssおよび電源電圧Vddから中間電圧Vdd/2に上昇または下降を開始し、時刻t41では中間電圧Vdd/2に達する。また、認証制御信号CTLvがハイレベルを保持する時刻t41から時刻t7までの期間では、セル電源配線Vssnとセル電源配線Vddpの電位は中間電圧Vdd/2を維持する。なお既述の通り、時刻t8は時刻t7とほぼ同時刻であり、図7では同時刻として扱っている。
図4を参照して、時刻t7直前におけるメモリセルMCの記憶ノードN00およびN01の電位について説明する。時刻t4から時刻t13までの期間において、ワード線WLの電位は電源電圧Vssに設定される。即ち、n型トランジスタM04およびM05は非導通状態であり、メモリセルMCの記憶ノードN00およびN01は、ビット線BLおよび/BLからそれぞれ電気的に遮断される。
時刻t4から時刻t6までの遅延期間Tdlyでは信号Sはロウレベルであり、セル電源配線Vssnおよびセル電源配線Vddpに中間電圧Vdd/2が印加される。その結果、メモリセルMC内のインバータIn0とIn1を構成する4つのMOSトランジスタのドレインとソースおよびゲートの電位は中間電圧Vdd/2を保持する。また、メモリセルMC内の記憶ノードN00およびN01も中間電圧Vdd/2になる。
このとき、記憶ノードN00またはN01の電位が、中間電圧Vdd/2よりも4つのMOSトランジスタのうちのいずれかの閾値電圧分だけ高くなる場合、または低くなる場合が危惧される。しかし、MOSトランジスタではリーク電流(ゲート・リークやサブスレッショルド・リーク)が生じ、二つの記憶ノードN00およびN01の電位は中間電圧Vdd/2になる。
図7に示すように、時刻t7から時刻t13までの遷移時間Ttの期間において、セル電源配線VssnおよびVddpの電位を中間電圧Vdd/2から元の電位である電源電圧VssおよびVddに復帰させる。
本発明の実施の形態1に係る半導体装置のチップ固有識別情報生成機能を説明するに際し、一例として、以下の関係を前提とする。メモリセルMCを構成するp型トランジスタM00の閾値電圧Vth00はp型トランジスタM01の閾値電圧Vth01よりも高く、n型トランジスタM03の閾値電圧Vth03はn型トランジスタM02の閾値電圧Vth02よりも高い。さらに、n型トランジスタの閾値電圧はp型トランジスタの閾値電圧よりも高い、とする。即ち、次の関係を前提条件とする。
Vth01 < Vth00 < Vth02 < Vth03
ここで、記号”<”は、左辺が右辺より小さいことを示す不等号である。
なお、この前提条件は本実施の形態について説明を簡明にするための条件であり本質的な条件ではない。また、n型トランジスタの閾値電圧(Vthn)は正の値を有するのに対し、p型トランジスタの閾値電圧(Vthp)は負の値を有する。本明細書や添付図面では、p型トランジスタの閾値電圧(例えば、Vth00)という記載は特に明示しない限り、閾値電圧の絶対値を意味している。
図7(f)において、セル電源配線VssnとVddpの電位は時刻t7では中間電圧Vdd/2であり、t7以降でそれぞれ下降または上昇する。一方、それら4つのMOSトランジスタのゲート−ソース間電圧がいずれかの最も低い閾値電圧を超えるまでは、4つのMOSトランジスタのゲート電位は中間電圧Vdd/2に維持されている。
メモリセルMCを構成するn型トランジスタ(M02、M03)のソースはセル電源配線Vssnで制御され、p型トランジスタ(M00、M01)のソースはセル電源配線Vddpで制御されるため、時刻t7以降で4つのMOSトランジスタのゲート−ソース間の電位差が増加し始める。
時刻t9において、p型トランジスタM01のソース−ゲート間電位が閾値電圧Vth01に達したとする。これは4つのMOSトランジスタ(M00、M01、M02、およびM03)のうち最も低い閾値電圧であるp型トランジスタM01が最初に導通状態になったことを意味している。
その結果、中間電圧Vdd/2に保持されていた記憶ノードN01の電位は、p型トランジスタM01の導通状態と共に時刻t9から、上昇を開始する。一方、記憶ノードN01にゲートが接続されているp型トランジスタM00は、そのソース電位(セル電源配線Vddpの電位)が上昇しても、記憶ノードN01の電位(M00のゲート電位)も上昇するため、非導通状態を保持する。
時刻t7以降、セル電源配線Vssnの電位も、中間電圧Vdd/2から下降を開始する。このセル電源配線Vssnの電位下降は2つのn型トランジスタ(M02、M03)のソース−ゲート間電圧の増加をもたらす。
時刻t10において、記憶ノードN01の電位とセル電源配線Vssnの電位との差、即ち、n型トランジスタM02のゲート−ソース間電圧が閾値電圧Vth02に達する。この時刻において、記憶ノードN01の電位は、中間電圧Vdd/2を超えた値を有している。
時刻t10において、もう一方のn型トランジスタM03のゲート電位は、中間電圧Vdd/2を保持している。これは、p型トランジスタM00が非導通状態であり、記憶ノードN00の電位は時刻t7における値を保持しているからである。
時刻t10において記憶ノードN00の電位は中間電圧Vdd/2を保持し、記憶ノードN01の電位は中間電圧Vdd/2を超えた値である。また前提条件として、閾値電圧Vth02が閾値電圧Vth03より低いことから、n型トランジスタM02が導通状態になり、n型トランジスタM03は非道通状態を保持している。その結果、中間電圧Vdd/2に保持されていた記憶ノードN00の電位は、時刻t10以降、n型トランジスタM02の導通状態と共に下降を開始する。
ここで、閾値電圧Vth02が閾値電圧Vth03より高い場合でも、記憶ノードN01とセル電源配線Vssnとの電位差よりも記憶ノードN00とセル電源配線Vssnの電位差の方が低いのでn型トランジスタM03よりも先にn型トランジスタM02が導通状態になる。このように動作する条件は、閾値電圧Vth03およびVth02のバラツキの差が、少なくとも閾値電圧Vth01よりも低ければ前述の動作は成立する。
また、n型トランジスタの閾値電圧のバラツキがp型トランジスタの閾値電圧よりも高くなることはない。さらに、4つのMOSトランジスタのうち最小の閾値電圧がn型トランジスタである場合も、これまでの説明と同様に動作し、メモリセル内の記憶データが出現する。
時刻t11では記憶ノードN01の電位とセル電源配線Vddpの電位が同電位となり、時刻t11以降では記憶ノードN01とセル電源配線Vddpが同電位に推移する。また、時刻t13では、記憶ノードN01の電位は電源電圧Vddに達する。
同様に、時刻t12では記憶ノードN00の電位とセル電源配線Vssnの電位が同電位となり、時刻t12以降では記憶ノードN00とセル電源配線Vssnとは同電位に推移する。また、時刻t13では、記憶ノードN00の電位は電源電圧Vssに達する。
時刻t13以降、セル電源配線Vssnおよびセル電源配線Vddpには、それぞれ電源電圧Vssおよび電源電圧Vddが印加される。メモリアレイ151を構成する各メモリセルMCが保持する記憶ノードN00およびN01のデータ(電位情報)は、ワード線WLにより選択されてビット線BLおよび/BLに出力される。図1に示すように、データ出力回路152は、ビット線BLおよび/BLのデータに基づき、各メモリセルMCのデータを出力データDoutとしてBIST制御回路102へ出力する。
BIST制御回路102は、認証制御回路101からのリクエスト信号RQに応答して、各メモリセルMCのデータをメモリデータMDとして認証制御回路101へ返す。認証制御回路101は、このメモリデータMDを、チップ固有識別情報Chip_idとして出力する。
以上の説明が示すように、電源制御回路140_1は、遅延時間Tdlyで設定される所定の時間が経過するまでに、メモリセルMCを構成するラッチ回路内の4つのMOSトランジスタにおいてソース、ドレイン、およびゲートの電位を中間電圧Vdd/2に設定する。その後、電源制御回路140_1は、インバータIn0およびIn1のp型トランジスタのソース電位を中間電圧Vdd/2から電源電圧Vddまで上昇させる。同様に、インバータIn0およびIn1のn型トランジスタのソース電位を中間電圧Vdd/2から電源電圧Vssまで下降させる。
この結果、4つのMOSトランジスタうち、最小の閾値電圧を有するMOSトランジスタのドレインと接続されている記憶ノードN00またはN01がそのMOSトランジスタのソースと接続される。例えば、インバータIn1が有するp型トランジスタM01の閾値電圧が最小の場合、記憶ノードN01の電位は、中間電圧Vdd/2から電源電圧Vddに向けて上昇を開始する。
メモリセルを構成するラッチ回路内の4つのMOSトランジスタにおいて、最小の閾値電圧を有するMOSトランジスタが導通状態になると、そのMOSトランジスタ(例えばp型)が属するインバータと対をなすインバータの他方の導電型(例えばn型)のMOSトランジスタが導通を開始する。
それら導通を開始した各トランジスタのドレインである記憶ノードN00またはN01はそれぞれのソース電位となる。従って、メモリセルMC内で発生したデータは、メモリセルを構成するインバータIn0およびIn1内のMOSトランジスタの閾値電圧のバラツキにより決定される。また、この閾値電圧はランダムにばらつくため、メモリセル内に現れるデータはランダムなデータとなる。さらに、このデータは、メモリセル内の二つのインバータを構成する4つのMOSトランジスタの閾値電圧で決定されるため、再動作を行った場合に同じデータを出現させる再現性が高い。
<実施の形態1の変形例1>
図8を参照して、本発明の実施の形態1の変形例1に係る電源制御回路140_11の回路ブロック構成を説明する。
電源制御回路140_11は、図5に示す実施の形態1に係る電源制御回路140_1に、遅延制御回路DLnを追加した構成である。電源制御回路140_11において、図5と同一の符号が付与される機能ブロック、トランジスタ、および信号配線等の機能や構成は、電源制御回路140_1と同一であり、それらの説明は省略する。
この変形例では、ランダムなデータをメモリセル内で発生するための操作として、セル電源配線Vddpの電位を中間電圧Vdd/2から電源電圧Vddに上昇させるタイミングと、セル電源配線Vssnの電位を中間電圧Vdd/2から電源電圧Vssに下降させるタイミングに時間差を設ける。これにより、記憶ノードN00およびN01に発生するデータを決定する要素を2つのp型トランジスタの閾値電圧の差異のみにすることで、データ出現の再現性をさらに高くしている。
遅延制御回路DLnは、遅延回路DLY1とNOR回路NR1により構成する。遅延回路DLY1は、入力ノードNc1に印加された認証制御信号CTLvを遅延時間Tdly1だけ遅延させた信号CLdly1を出力する。NOR回路NR1は、認証制御信号CTLvと信号CLdly1のNOR論理を取り、その結果を信号CLnとして出力する。
メモリアレイ151は、図5に示すメモリアレイ151と同一の構成である。メモリアレイ151に含まれるメモリセルMCの構成は、図4に示すメモリセルMCと同一であり、本図ではメモリセルMC内のインバータIn0およびIn1のみを示した。
図9は、図8に示す実施の形態1の変形例1に係る電源制御回路140_11の動作波形の概略である。図9を参照して、電源制御回路140_11の動作を説明する。
図9(a)に示すように、認証要求信号Arqに応答して認証制御信号CTLvは時刻t1でロウレベルからハイレベルになる。この認証制御信号CTLvをゲートに入力するp型トランジスタMvp0は、電源電圧出力ノードNpへ供給する電源電圧Vddを遮断する。
図9(a)、(b)に示すように、時刻t1で認証制御信号CTLvはロウレベルからハイレベルに切り替わり、NOR回路NR1の出力信号CLnはハイレベルからロウレベルに切り替わる。このとき、時刻t1から時刻t2までの遅れはNOR回路NR1の回路遅延である。この信号CLnの切り替わりにより、n型トランジスタMvn0は電源電圧出力ノードNnへの電源電圧Vssの供給を遮断する。
つぎに、時刻t1に認証制御信号CTLvがロウレベルからハイレベルに切り替わると、パルス発生回路OSPは、図と同様にハイレベルにある信号Sを時刻t3から時刻t5までの遅延時間Tdlyの期間でロウレベルに維持する。
図9(d)に示すように、時刻t3に、セル電源配線Vssnの電位は電源電圧Vssから上昇を開始し、時刻t4で中間電圧Vdd/2に達する。同様に、時刻t3に、セル電源配線Vddpの電位は電源電圧Vddから下降し、時刻t4で中間電圧Vdd/2に達する。このセル電源配線Vssnおよびセル電源配線Vddpが中間電圧Vdd/2に達する時刻は、本図では時刻t4として同一の時刻とした。しかし、実際には必ずしも同一の時刻でなくとも良く、次の動作が始まる時刻t6までに両セル電源配線の電位が中間電圧Vdd/2電位になっていれば良い。
時刻t6に、認証制御信号CTLvがハイレベルからロウレベルに切り替わり、認証制御信号CTLvをゲートの入力にするp型トランジスタMvp0は、電源電圧出力ノードNpへの電源電圧Vddの供給を開始する。従って、メモリセルMCのp型トランジスタM00およびM01のソース電位は、中間電圧Vdd/2から電源電圧Vddに向かって上昇する。一方、時刻t8に信号CLnがロウレベルからハイレベルに切り替わると、中間電圧Vdd/2を維持していたセル電源配線Vssnの電位は下降を開始する。
上記のセル電源配線Vssnの電位の変化を以下に説明する。図8に示す遅延制御回路DLnに着目する。図9(a)、(b)に示すように、時刻t6に認証制御信号CTLvがハイレベルからロウレベルに切り替わる。NOR回路NR1は、認証制御信号CTLvおよび遅延信号CLdly1の両者がロウレベルに切り替わるまで、出力信号CLnをロウレベルに維持する。時刻t6に認証制御信号CTLvがハイレベルからロウレベルに切り替わると、遅延信号CLdly1は遅延時間Tdly1が経過する時刻t8までハイレベルを維持する。従って、出力信号CLnをゲートの入力にするn型トランジスタMvn0は非導通状態を維持している。
時刻t6から遅延時間Tdly1経過後の時刻t8に、遅延信号CLdly1はハイレベルからロウレベルに切り替わる。この結果、NOR回路NR1の出力信号CLnはロウレベルからハイレベルに切り替わり、n型トランジスタMvn0は導通状態となる。セル電源配線Vssnの電位は、n型トランジスタMvn0を介して中間電圧Vdd/2から電源電圧Vssの電位へ下降を開始する。
図9(d)では、図8のインバータIn0とIn1の回路図を参照しながら、時刻t6以降のメモリセルの記憶ノードN00およびN01の電位変化を説明する。ここで、説明を簡明化するため、インバータInのp型トランジスタM01の閾値電圧Vth01は、インバータInのp型トランジスタM00の閾値電圧Vth00より低いと仮定する。なお、時刻t6におけるインバータIn0およびIn1を構成する4つのトランジスタのソース、ドレイン、およびゲートの電位は、いずれも中間電圧Vdd/2である。
p型トランジスタM01のソースとゲートの電位差は、時刻t6から上昇するセル電源配線Vddpの電位と記憶ノードN00が維持するVdd/2電位を受けて、時刻t7にp型トランジスタM01の閾値電圧Vth01に達する。これは、前記の仮定であるVth01<Vth00を踏まえて、p型トランジスタM00よりもp型トランジスタM01の方が先に閾値電圧に達するからである。従ってp型トランジスタM01が導通状態となり、時刻t7から記憶ノードN01の電位は上昇を開始する。時刻t6から遷移時間Ttp経過後の時刻t9では、記憶ノードN01の電位は、電源電圧Vddに達する。
時刻t8に信号CLnがロウからハイレベルに切り替わるとn型トランジスタMvn0が導通状態となり、電源電圧出力ノードNnに電源電圧Vssの供給が開始される。この結果、n型トランジスタM02とM03のソース電位は、中間電圧Vdd/2から電源電圧Vssに向けて下降を開始する。
時刻t8の時点で、記憶ノードN00と同電位にあるn型トランジスタM03のゲート電位は中間電圧Vdd/2を維持しているのに対し、記憶ノードN01と同電位にあるn型トランジスタM02のゲート電位は、中間電圧Vdd/2より高い電位状態にある。このため、先行してp型トランジスタM01が導通状態になると、インバータIn1を対として対向するインバータIn0内のn型トランジスタM02が導通状態になる。時刻t8から遷移時間Ttn経過した時刻t10に、記憶ノードN00の電位は、電源電圧Vssに達する。
時刻t8以降の記憶ノードN00およびN01の電位変化に対する、インバータIn1内のn型トランジスタM03の影響を考察する。n型トランジスタM02およびM03の閾値電圧を、各々、Vth02およびVth03とする。それらの閾値電圧がばらついて、Vth02>Vth03、またはth02<Vth03であっても両者の閾値電圧の差の絶対値|Vth02−Vth03|が少なくともp型トランジスタM01の閾値電圧Vth01よりも大きくない限り、n型トランジスタM02がn型トランジスタM03よりも先に導通状態となり、記憶ノードN00の電位が電源電圧Vssに下降する。
n型トランジスタM02およびM03は同一のゲートサイズであり、同一のデバイス特性を有するように製造したデバイスである。また、n型トランジスタM02およびM03は隣接配置されている。このため、製造ばらつきによってもたらされる、これらの閾値電圧のバラツキがp型トランジスタM01の閾値電圧の絶対値|Vth01|よりも大きくなることはない。
時刻t10以降に、データ出力回路152(図1参照)は、各メモリセルMCのデータを出力データDoutとしてBIST制御回路102へ出力する。BIST制御回路102は、認証制御回路101からのリクエスト信号RQに応答して、各メモリセルMCのデータをメモリデータMDとして認証制御回路101へ返す。認証制御回路101は、このメモリデータMDを、チップ固有識別情報Chip_idとして出力する。
実施の形態1の変形例1に係る電源制御回路140_11は、メモリセルMC内のインバータIn0とIn1を構成する4つのMOSトランジスタのソース、ドレイン、およびゲートを同電位(中間電圧Vdd/2)にする。その後、2つのp型トランジスタM00およびM01の共通ソースの電位(セル電源配線Vddpの電位)を上昇させる。2つのp型トランジスタのうち、閾値電圧の低いトランジスタが導通状態となる。導通状態になったトランジスタは記憶ノードN00またはN01の電位を上昇させる。
セル電源配線Vddpの電位が上昇を開始する時刻t6から遅延時間Tdly1経過後の時刻t8の期間までに、2つのp型トランジスタ(M00およびM01)の一方を導通状態にし、セル電源配線Vssnの電位を中間電圧Vdd/2に維持する。遅延時間Tdly1経過後、n型トランジスタM02およびM03のソース電位でもある、セル電源配線Vssnの電位を下降させる。
これによりメモリセル内に現れるランダムなデータは、p型トランジスタの閾値電圧のバラツキのみで決定することができ、n型トランジスタの閾値電圧の影響を回避することができる。また、メモリセル内に現れるデータの決定要素が2つのp型トランジスタM00およびM01の閾値電圧の大小関係で成り立つため、記憶ノードに出現するデータの再現性は実施の形態1に比べて良い。
以上のように、本変形例の説明ではp型トランジスタM01の閾値電圧Vth01はp型トランジスタM00の閾値電圧Vth00より低いと仮定した。この仮定は実施の形態1の変形例1に係る電源制御回路140_11の動作を簡明に説明するための条件であり、閾値電圧Vth01およびVth00の大小関係が前記の仮定でなくても、p型トランジスタの閾値電圧の大小関係に基づいてメモリセル内に出現するデータが決定されることは容易に理解される。
<実施の形態1の変形例2>
図10を参照して、本発明の実施の形態1の変形例2に係る電源制御回路140_12の回路ブロック構成を説明する。
電源制御回路140_12は、図5に示す実施の形態1に係る電源制御回路140_1に、遅延制御回路DLpを追加した構成である。電源制御回路140_12において、図5と同一の符号が付与される機能ブロック、トランジスタ、および信号配線等の機能や構成は、電源制御回路140_1と同一であり、それらの説明は省略する。
遅延制御回路DLpは、遅延回路DLY2、インバータIV3、インバータIV4、およびNAND回路ND1を有する。遅延回路DLY2は、入力ノードNc1に印加された認証制御信号CTLvを遅延時間Tdly2だけ遅延させた信号CLdly2を出力する。インバータIV3は、認証制御信号CTLvの論理レベルを反転させた信号/CTLvを出力する。インバータIV4は、信号CLdly2の論理レベルを反転させた信号Cdy2を出力する。NAND回路ND1は、信号/CTLvと信号Cdy2のNAND論理を取り、出力信号CLpを出力する。
メモリアレイ151は、図5に示すメモリアレイ151と同一の構成であり、メモリアレイ151を構成するメモリセルMCは、図4に示すメモリセルMCと同一である。図10において、メモリセルMCをインバータIn0とIn1のみで示したが、実際には図4に示す回路で構成される。
図11は、この変形例2における主要なノードの概略的な信号波形である。図11を参照して、電源制御回路140_12の動作を説明する。
図11(a)に示すように、認証要求信号Arqに応答して、時刻t1に認証制御信号CTLvはロウレベルからハイレベルに切り替わる。また、認証制御信号CTLvを入力とするインバータIV0の出力信号/CTLvは、図11(d)に示すように、時刻t2にハイレベルからロウレベルに切り替わる。その結果、n型トランジスタMvn0が非道通状態となり、電源電圧出力ノードNnへの電源電圧Vssの供給が遮断される。
図11(a)、(d)に示すように、時刻t1では認証制御信号CTLvがハイレベルに切り替わり、遅延制御回路DLp内のインバータIV3の出力信号/CTLvが時刻t2にロウレベルになる。これに従いNAND回路ND1の出力信号CLpがハイレベルに切り替わる。その結果、p型トランジスタMvp0が非導通状態となり、電源電圧出力ノードNpへの電源電圧Vppの供給が遮断される。
図11(a)、(c)に示すように、時刻t1に認証制御信号CTLvがハイレベルに切り替わることで、パルス発生回路OSPの出力信号Sは、時刻t3から時刻t5までの遅延時間Tdlyの期間においてロウレベルを維持する。この期間の回路動作を図10を参照して説明すると、出力信号Sがロウレベルになると電源電圧出力ノードNnおよびNpは、p型トランジスタMhs,Mhu、およびMhdにより短絡されるとともに、中間電圧Vdd/2が供給される。
図11(e)に示すように、時刻t3以降、メモリセルMCではセル電源配線Vssnの電位は電源電圧Vssから上昇し、時刻t4には中間電圧Vdd/2に達する。同様に、時刻t3以降、セル電源配線Vddpの電位は電源電圧Vddから下降し、時刻t4には中間電圧Vdd/2に達する。実際には、時刻t3でセル電源配線Vddpとセル電源配線Vssnの電位が中間電圧Vdd/2電位に向かって遷移しても、時刻t4で両者の電位が同時に中間電圧Vdd/2電位になることはない。これは両者の配線抵抗と寄生容量の値が異なり、また両者の電源インピーダンスが異なるためである。
セル電源配線Vddpおよびセル電源配線Vssnが中間電圧Vdd/2電位に到達するまでの設定時刻は、両者の間で違いが生じても問題はない。セル電源配線Vssnの電位が中間電圧Vdd/2電位から電源電圧Vssに向けて下降を開始する時刻までに、メモリセルMCの記憶ノードN00およびN01の電位が中間電圧Vdd/2電位に確定していれば良い。
時刻t6に認証制御信号CTLvがハイレベルからロウレベルに切り替わると、インバータIV0の出力信号/CTLvがロウレベルからハイレベルとなり、n型トランジスタMvn0が導通状態になる。n型トランジスタMvn0は、電源電圧出力ノードNnに電源電圧Vssを供給し、メモリセルMCのn型トランジスタM02およびM03のソース電位を中間電圧Vdd/2から電源電圧Vssに下降させる。一方、セル電源配線Vddpの電位は、時刻t6からt8までの期間において中間電圧Vdd/2を維持し、時刻t8以降電源電圧Vddに上昇する。
図11(a)または(b)に示すように、時刻t6における認証制御信号CTLvのハイレベルからロウレベルへの切り替わりから、遅延時間Tdly2経過後の時刻t8に、信号CLpはハイレベルからロウレベルに切り替わる。この遅延時間Tdly2は、図10に示す遅延制御回路DLpを構成する遅延回路DLY2により設定される。認証制御信号CTLvがハイレベルからロウレベルに切り替わることで、インバータIV3の出力信号/CTLvpはロウレベルからハイレベルに切り替わる。
一方、時刻t6から遅延時間Tdly2経過後の時刻t8の期間、インバータIV4の出力信号Cdy2はロウレベルを維持し、NAND回路ND1の出力信号CLpはハイレベルを維持する。従って、この遅延時間Tdly2の期間、p型トランジスタMvp0は非道通状態を維持する。遅延時間Tdly2(正確にはインバータIV4の回路遅延を含む遅延時間)経過後の時刻t8に信号Cdy2がハイレベルとなり、NAND回路ND1の出力信号CLpはロウレベルに切り替わる。その結果、p型のMOSトランジスタMvp0が導通状態となり、セル電源配線Vddpの電位は電源電圧Vddに向かって上昇する。
図11(e)と図10のインバータIn0およびIn1の回路図を参照しながら、時刻t6以降のメモリセルの記憶ノードN00およびN01に現れる電位について説明する。ここでは簡明に説明するため、メモリセルMCを構成するn型トランジスタM02の閾値電圧Vth02は、n型トランジスタM03の閾値電圧Vth03よりも低い電圧であるとして仮定する。なお、時刻t6におけるインバータIn0およびIn1を構成する4つのMOSトランジスタのソース、ドレイン、およびゲートの電位は、いずれも中間電圧Vdd/2である。
セル電源配線Vssnの電位は、時刻t6で下降を開始し、時刻t7で、n型トランジスタM02の閾値電圧Vth02に達する。前述の仮定においてVth02<Vth03であることから、n型トランジスタM02は導通状態となり、n型トランジスタM03は非導通状態を維持している。n型トランジスタM02が導通状態になることで、記憶ノードN00とセル電源配線Vssnは電気的に接続される。
時刻t7以降、記憶ノードN00の電位はセル電源配線Vssnの電位と共に下降を開始する。n型トランジスタM02の導通状態はn型トランジスタM03のゲートとソースが共通電位となったことを意味し、セル電源配線Vssnの電位がさらに下降してもn型トランジスタM03は非道通状態を維持したまま推移する。時刻t6から遷移時間Ttn経過した時刻t9において、記憶ノードN00の電位は電源電圧Vssに達する。
時刻t8に信号CLpがハイレベルからロウレベルに切り替わるとp型トランジスタMvp0は導通状態となり、電源電圧Vddの電位が電源電圧出力ノードNpに供給される。セル電源配線Vddpと接続されているp型トランジスタM00およびM01のソースの電位は、中間電圧Vdd/2から電源電圧Vddに向かって上昇を開始する。
時刻t8では、記憶ノードN01の電位(p型トランジスタM00のゲート電位)は中間電圧Vdd/2を維持している。一方、記憶ノードN00の電位(p型トランジスタM01のゲート電位)は中間電圧Vdd/2より低い電位である。時刻t8以降、セル電源配線Vddpの電位は電源電圧Vddに向かって上昇する。セル電源配線Vddpと記憶ノードN00の電位差がp型トランジスタM01の閾値電圧Vth01を超えると、p型トランジスタM01は導通状態となり、記憶ノードN01の電位が上昇を開始する。
このときの閾値電圧がVth00<Vth01の場合でも、その閾値電圧のバラツキによる差(閾値電圧Vth01から閾値電圧Vth00を引いた値)が、少なくとも時刻t8における中間電圧Vdd/2から記憶ノードN00の電位を引いた値よりも小さければ、p型トランジスタM01がp型トランジスタM00よりも先に導通状態になる。
閾値電圧Vth00およびVth01のバラツキによる両者の差が、比較的大きい場合は、遅延時間Tdly2を長く設定することで誤動作を解消できる。ここで、誤動作とは、メモリセル内に現れるデータの決定要素が2つのn型トランジスタM02およびM03の閾値電圧の大小関係で成り立たないことを意味する。時刻t8から時刻t10までの遷移時間Ttpの期間では記憶ノードN01の電位は電源電圧Vddに達する。
時刻t10以降に、データ出力回路152(図1参照)は、各メモリセルMCのデータを出力データDoutとしてBIST制御回路102へ出力する。BIST制御回路102は、認証制御回路101からのリクエスト信号RQに応答して、各メモリセルMCのデータをメモリデータMDとして認証制御回路101へ返す。認証制御回路101は、このメモリデータMDを、チップ固有識別情報Chip_idとして出力する。
実施の形態1の変形例2に係る電源制御回路140_12は、メモリセルMCに含まれるインバータIn0およびIn1を構成する4つのMOSトランジスタのソース、ドレイン、およびゲートを同電位(中間電圧Vdd/2)にする。その後、2つのn型トランジスタM02およびM03の共通ソースの電位(セル電源配線Vssnの電位)を下降させる。n型トランジスタM02およびM03は、閾値電圧が低い方のトランジスタが導通状態となり、そのn型トランジスタのドレインに接続される記憶ノードN00またはN01の電位が下降を開始する。
遅延時間Tdly2は、セル電源配線Vssnの電位が下降を開始し、n型トランジスタM02またはM03の一方が導通状態になるまで、セル電源配線Vddpの電位を中間電圧Vdd/2に維持する時間に設定する。遅延時間Tdly2経過後に、インバータIn0とIn1を構成する2つのp型トランジスタM00とM01の共通ソースの電位(セル電源配線Vddpの電位)を上昇させる。これらの動作によりメモリセルMCの記憶ノードN00およびN01に出現するデータは、インバータIn0とIn1を構成するn型トランジスタM02とM03の閾値電圧のバラツキのみで決定され、p型トランジスタM00とM01の閾値電圧に影響されない。
以上のように、説明を簡明にするためにn型トランジスタM02の閾値電圧Vth02はn型トランジスタM03の閾値電圧Vth03より低いと仮定した。この仮定は本変形例の動作において本質的な条件ではなく、本仮定以外の場合でも、メモリセルMCの記憶ノードN00およびN01のデータは閾値電圧Vth02とVth03の大小関係で決定されることは容易に理解される。
<実施の形態2>
図12を参照して、本発明の実施の形態2に係る半導体装置が備える識別情報生成回路100_2の構成を説明する。
識別情報生成回路100_2と図1に示す本発明の実施の形態1に係る半導体装置の識別情報生成回路100_1との相違点は、以下の通りである。図1に示す識別情報生成回路100_1は、認証制御回路101および電源制御回路140_1を有する。一方、図12に示す識別情報生成回路100_2は、認証制御回路101_2および電源制御回路140_2を有する。
認証制御回路101および認証制御回路101_2は、いずれも認証制御信号CTLvを出力するが、認証制御回路101_2は、さらに、2値の値を有するP/N先行制御信号CTLpnを出力する。電源制御回路140_1および電源制御回路140_2は、いずれも入力ノードNc1を備えるが、電源制御回路140_2は、さらに、入力ノードNc2を備える。
図13を参照して、本発明の実施の形態2に係る電源制御回路140_2の回路ブロック構成を説明する。電源制御回路140_2は、図5に示す電源制御回路140_1に、図8に示す遅延制御回路DLnおよび図10に示す遅延制御回路DLpに相当する機能を追加した構成に相当する。電源制御回路140_2において、図5と同一の符号が付与される機能ブロック、トランジスタ、および信号配線等の機能や構成は、電源制御回路140_1と同一であり、それらの説明は省略する。
メモリアレイ151は、図5に示すメモリアレイ151と同一の構成である。メモリアレイ151内のメモリセルMCは、図4に示すメモリセルMCと同一の回路構成である。図13に示すメモリアレイ151内のメモリセルMCは、インバータIn0およびIn1の回路のみを表記し、n型トランジスタM04およびM05は表記していない。
電源制御回路140_2は、入力ノードNc1、入力ノードNc2、中間電圧入力ノードNd、電源電圧出力ノードNn、電源電圧出力ノードNp、遅延制御回路DLsn、および遅延制御回路DLspを有する。入力ノードNc2には、2値の値を有するP/N先行制御信号CTLpnが印加される。
電源制御回路140_2内の遅延制御回路DLsnは、遅延回路DLY1、インバータIV6、NOR回路NR2、およびNOR回路NR1で構成される。遅延回路DLY1は認証制御信号CTLvを遅延時間Tdly1遅らせ、遅延信号CLdly1を出力する。インバータIV6は、遅延信号CLdly1を入力し反転信号bを出力する。NOR回路NR2は、入力ノードNc2に印加されたP/N先行制御信号CTLpnと遅延信号CLdly1のNOR論理を取り、信号Cd1を出力する。NOR回路NR1は、認証制御信号CTLvと信号Cd1のNOR論理を取り、信号CLnをn型トランジスタMvn0のゲートに出力する。
遅延制御回路DLspは、遅延回路DLY2、NAND回路ND2、NAND回路ND1、およびインバータIV5で構成される。遅延回路DLY2は、入力ノードNc1に印加された認証制御信号CTLvを遅延時間Tdly2遅らせた信号CLdly2を出力する。NAND回路ND2は、P/N先行制御信号CTLpnと信号CLdly2のNAND論理を取り、信号Cd2を出力する。インバータIV5は、認証制御信号CTLvを入力し、論理を反転させた信号/CTLvpを出力する。NAND回路ND1は、信号Cd2と信号/CTLvpのNAND論理を取り、信号CLpをp型トランジスタMvp0のゲートに出力する。
図14を参照して、電源制御回路140_2の動作を説明する。
図14(a)に示すように、P/N先行制御信号CTLpnは時刻t1から時刻t9までの期間Tpbnにおいてロウレベルの状態に設定される。また、時刻t11から時刻t19までの期間Tnbpにおいてハイレベルの状態に設定される。このP/N先行制御信号CTLpnのロウレベルおよびハイレベル期間の設定順序は本実施の形態を説明するための順番である。P/N先行制御信号CTLpnのロウレベルとハイレベルの設定期間が前後しても良く、本実施の形態の動作に対する本質的な設定ではない。
期間Tpbnにおいて、遅延制御回路DLsp内のNAND回路ND2は一方の入力(P/N先行制御信号CTLpn)がロウレベルに設定されている。NAND回路ND2の出力信号Cd2は、もう一方の入力信号CLdly2の論理レベルによらず、ハイレベルを維持する。従って、図14(e)に示すように、NAND回路ND1の出力信号CLpは、インバータIV5とNAND回路ND1の回路遅延を経て、認証制御信号CTLvと同相の論理レベルとなる。
このため、時刻t3において、信号CLpはロウレベルからハイレベルに切り替わる。信号CLpがハイレベルになるとp型トランジスタMvp0は非道通状態となり、電源電圧出力ノードNpへの電源電圧Vddの供給は遮断される。
図14(b)または(d)に示すように、時刻t2において認証制御信号CTLvがロウレベルからハイレベルに切り替わると、NOR回路NR1を介した信号CLnは、ハイレベルからロウレベルに切り替わる。信号CLnがロウレベルになるとn型トランジスタMvn0は非導通状態となり、電源電圧出力ノードNnへの電源電圧Vssの供給は遮断される。
図14(b)に示すように、時刻t2において認証制御信号CTLvがロウからハイレベルに切り替わると、インバータIV0、IV1、IV2およびパルス発生回路OSPを経て、信号Sは、図14(f)に示すように時刻t4でハイからロウレベルに切り替わり、遅延時間Tdly経過後の時刻t5ではロウレベルからハイレベルに切り替わる。
図14(f)に示す時刻t4における信号Sはハイレベルからロウレベルに切り替わり、図14(g)に示すように、セル電源配線Vssnおよびセル電源配線Vddpの電位は、各々、電源電圧Vssおよび電源電圧Vddから中間電圧Vdd/2に遷移する。
図14(b)または(c)に示すように、認証制御信号CTLvは時刻t6においてハイレベルからロウレベルに切り替わり、インバータIV5とNAND回路ND1を介して、時刻t7では信号CLpがハイレベルからロウレベルに切り替わる。信号CLpをゲートの入力とするp型トランジスタMvp0は、電源電圧Vddを電源電圧出力ノードNpへ供給する。なお、遅延制御回路DLspにおけるインバータIV5とNAND回路ND1の回路遅延は、DLY2などの遅延回路に比べて短い時間である。従って、信号/CTLvp、信号CLp、および認証制御信号CTLvが切り替わるタイミングはほぼ同時とした。
図14(b)または(d)に示すように、時刻t6に認証制御信号CTLvがハイレベルからロウレベルに切り替わると、時刻t6から遅延時間Tdly1経過後の時刻t8に信号CLnはロウレベルからハイレベルに切り替わる。この遅延時間Tdly1は、認証制御信号CTLvが、図13に示す遅延回路DLY1、インバータIV6、NOR回路NR2、およびNR1を経た遅延時間を示している。なお、インバータIV6、NOR回路NR2、およびNOR回路NR1の回路遅延は遅延回路DLY1が作る遅延時間に比べて短いため、遅延時間Tdly1は遅延回路DLY1の遅延でほぼ決定される。
図14(d)または(g)に示すように、時刻t8に信号CLnがロウレベルからハイレベルに切り替わると、信号CLnをゲート入力とするn型トランジスタMvn0は導通状態となり、電源電圧Vssを電源電圧出力ノードNnに供給する。P/N先行制御信号CTLpnが、ロウレベル期間(Tpbn)内の時刻t7以降において、メモリセルMC内の記憶ノードN00およびN01に現れるデータが決定されるメカニズムは図8、図9、および関連する説明の記載と重複するため、ここでは説明を省略する。
以上のように本実施の形態では、P/N先行制御信号CTLpnをロウレベルに設定することで、セル電源配線Vddpを中間電圧Vdd/2から電源電圧Vddまで上昇させる時刻を、セル電源配線Vssnを中間電圧Vdd/2から電源電圧Vssまで下降させる時刻より先行させることができる。
この方式を用いることにより、メモリセルMC内のインバータIn0およびIn1を構成するp型トランジスタM00およびM01の閾値電圧の大小関係に基づいて、メモリセルMCのデータを決定することができる。また前述のように、メモリセルMCのデータが決定される要素は2つのp型トランジスタの閾値電圧差に限定されるため、本方式により半導体装置の識別番号を再生成する場合、メモリセル内に出現するデータの再現性は高くなる。
次に、P/N先行制御信号CTLpnをハイレベルに維持した期間Tnbpにおいて、認証制御信号CTLvにより電源制御回路140_2を制御する方式について説明する。
図14(a)または(d)に示すように、P/N先行制御信号CTLpnは時刻t11から時刻t19までの期間Tnbpにおいてハイレベルに設定される。NOR回路NR2の出力信号Cd1は、もう一方の入力信号bの論理レベルによらず、ロウレベルを維持する。従って、n型トランジスタMvn0のゲートへ入力される信号CLnは、NOR回路NR1を経て認証制御信号CTLvを反転した論理レベルとなる。
図14(b)と(e)に示すように、時刻t12における認証制御信号CTLvのロウレベルからハイレベルへの変化は、インバータIV5およびNAND回路ND1の回路遅延を経て、時刻t13で信号CLpをロウレベルからハイレベルに切り替える。信号CLpはp型トランジスタMvp0のゲート入力であり、電源電圧出力ノードNpへの電源電圧Vddの供給は遮断される。
また、時刻t12に認証制御信号CTLvがロウレベルからハイレベルに切り替わると、遅延制御回路DLsnの出力信号CLnはハイレベルからロウレベルに切り替わる(図14(d)参照)。信号CLnはn型トランジスタMvn0のゲート入力であり、電源電圧出力ノードNnへの電源電圧Vssの供給は遮断される。
さらに、時刻t12に認証制御信号CTLvがロウレベルからハイレベルに切り替わると、インバータIV0、IV1、IV2およびパルス発生回路OSPを経た出力信号Sは、時刻t14から時刻t15までの遅延時間Tdlyの期間でロウレベルを維持する(図14(f)参照)。
時刻t14に信号Sはハイレベルからロウレベルに切り替わり、図14(g)に示すように、セル電源配線Vssnおよびセル電源配線Vddpの電位は、各々、電源電圧Vssおよび電源電圧Vddから中間電圧Vdd/2に遷移する。
図14(b)または(g)に示すように、認証制御信号CTLvが時刻t16においてハイレベルからロウレベルに切り替わると、NOR回路NR1を経て、時刻t17において出力信号CLnがロウレベルからハイレベルに切り替わる。従って、出力信号CLnをゲートに入力するn型トランジスタMvn0は、電源電圧Vssを電源電圧出力ノードNnへ供給する。なお、遅延制御回路DLsn内のNOR回路NR1の回路遅延は遅延回路DLY1などに比べて短いため、信号CLnは認証制御信号CTLvが切り替わるタイミングとほぼ同時として示した。
時刻t16に認証制御信号CTLvがハイレベルからロウレベルに切り替わると、時刻t16から遅延時間Tdly2経過後の時刻t18に信号CLpはハイレベルからロウレ
ベルに切り替わる(図14(e)参照)。この遅延時間Tdly2は、遅延回路DLY2、NAND回路ND2、およびNAND回路ND1の回路遅延の総和である。なお、遅延回路DLY2の回路遅延はNAND回路ND2およびNAND回路ND1と比べて長いため、遅延時間Tdly2は遅延回路DLY2の回路遅延と等しいとした。
図14(e)に示すように、時刻t18において信号CLpがハイレベルからロウレベルに切り替わると、信号CLpをゲートに入力するp型トランジスタMvp0は導通状態となり、電源電圧Vddを電源電圧出力ノードNpに供給する。P/N先行制御信号CTLpnがハイレベル期間(Tnbp)内の時刻t17以降において、メモリセルMCの記憶ノードN00とN01に現れるデータが決定されるメカニズムについては、図8、図9、および関連する説明の記載と重複するため、ここでは省略する。
以上のように本実施の形態では、P/N先行制御信号CTLpnをハイレベルにすることで、セル電源配線Vssnを中間電圧Vdd/2から電源電圧Vssまで下降させる時刻を、セル電源配線Vddpを中間電圧Vdd/2から電源電圧Vddまで上昇させる時刻より先行させることができる。
この方式により、メモリセルMC内のインバータIn0およびIn1を構成するn型トランジスタM02およびM03の閾値電圧の大小関係に基づいて、メモリセルMCのデータを決定することができる。また本実施例では、出現するデータが前述の要素で決定されるため、本方式により半導体装置の識別番号を再生成する場合、メモリセル内に出現するデータの再現性は高くなる。
図15を参照して、本発明の実施の形態2に係る識別情報生成回路100_2が生成する、チップ固有識別情報Chip_idのデータパタンを説明する。
図15の(a)、(b)、および(c)はワード線方向にmビット、ビット線方向にnビットのメモリセルを有するメモリアレイを概略的に示している。図15(a)は、セル電源配線Vddpへの電源電圧Vddの供給タイミングを、セル電源配線Vssnへの電源電圧Vss供給タイミングよりも先行させたデータパタンの例である。このデータパタンは、メモリセルMC内の2つのp型トランジスタの閾値電圧の大小関係に基づき決定されたものである。
左上のメモリセルMCのアドレスは(0、0)であり、右上のメモリセルMCのアドレスは(m−1、0)である。左下のメモリセルMCのアドレスは(0、n−1)であり、右下のメモリセルMCのアドレスは(m−1、n−1)である。ここで、カッコ内は(Xアドレス、Yアドレス)を示す。
図15(a)に示すデータパタンの検出対象とするメモリアレイは、図12のメモリアレイ151に含まれるメモリセルMC全部としても良いし、メモリアレイ151に含まれる一部のメモリセルMCを対象としても良い。
図15(a)において、斜線を施しているセルはデータ”1”を保持し、空白のセルはデータ”0”を保持していることを意味する。データ”0”とデータ”1”は、記憶ノードN00とN01が相補的に保持する電位(電源電圧Vssまたは電源電圧Vdd)である。記憶ノードN00が電源電圧Vssの場合をデータ”0”、電源電圧Vddの場合をデータ”1”として対応付けられる。
図15(b)は、セル電源配線Vssnへの電源電圧Vss供給タイミングをセル電源配線Vddpへの電源電圧Vdd供給タイミングよりも先行させたデータパタンの例である。このデータパタンは、メモリセルMC内の2つのn型トランジスタの閾値の大小関係に基づき決定されたものである。
図15(a)および(b)のデータパタンは時系列に得られたパタンである。図15(a)のデータを得ると、データ出力回路152は出力データDoutをBIST制御回路102へ出力する。BIST制御回路102は、認証制御回路101_2から出力するリクエスト信号RQに応答して、データパタンをメモリデータMDとして認証制御回路101_2へ返す。認証制御回路101_2はデータパタンをチップ固有識別情報Chip_idとして出力する(図12参照)。つぎに、図15(b)のデータを得ると、前記と同様にデータパタンをチップ固有識別情報Chip_idとして出力する。
図15(a)および(b)の各データパタンをチップ固有識別情報Chip_idとして受信したサービス提供者は、この2つのデータパタンに基づき、新たなチップ固有識別情報を生成する。
図15(c)は、サービス提供者が図15(a)および(b)の各データパタンに基づき作成した、新たなチップ固有識別情報の例である。図15(c)のデータパタンは、図15(a)および(b)において、同一のメモリセルアドレスが保持する各データに対して論理和の演算を行った結果である。各データの演算は、論理和に限らず、論理積や他の論理演算を適用しても良い。
本発明の実施の形態2に係る識別情報生成回路100_2は、メモリアレイ151から2つのデータパタンを生成するため、攻撃者によるチップ固有識別情報の読み取りはさらに困難となる。さらにチップ固有識別情報は、それら2つのデータパタン間の論理演算を行うことで生成されるため、攻撃者はこの論理演算を得られない限りチップ固有識別情報を導くことが出来ない。従って本方式を用いて生成するチップ固有識別情報の耐タンパー性(信頼性)は向上する。
<実施の形態3>
図16を参照して、本発明の実施の形態3に係る半導体装置が備える識別情報生成回路100_3の構成を説明する。
識別情報生成回路100_3と図1に示す本発明の実施の形態1に係る半導体装置の識別情報生成回路100_1との相違点は、電源制御回路140_3とメモリアレイ151_3の構成である。
図17を参照して、本発明の実施の形態3に係る電源制御回路140_3およびメモリアレイ151_3の回路ブロック構成を説明する。
電源制御回路140_3は、入力ノードNc1、中間電圧入力ノードNd、電源電圧出力ノードNn0、電源電圧出力ノードNn1、および電源電圧出力ノードNpを有する。入力ノードNc1には認証制御信号CTLvが印加され、中間電圧入力ノードNdには中間電圧Vdd/2が印加される。
電源制御回路140_3において、n型トランジスタMsn0のドレインは電源電圧出力ノードNn0に接続し、ソースには電源電圧Vssを印加する。また、電源電圧出力ノードNn0にはn型トランジスタMvn00のドレインを接続し、ソースには抵抗R00の一端を接続する。さらに、抵抗R00の他端には電源電圧Vssが印加される。
電源電圧出力ノードNn1にはn型トランジスタMsn1のドレインを接続し、ソースには電源電圧Vssを印加する。また、電源電圧出力ノードNn1にはn型トランジスタMvn01のドレインを接続し、ソースには抵抗R01の一端を接続する。さらに、抵抗R01の他端には電源電圧Vssが印加される。
電源電圧出力ノードNpにはp型トランジスタMvp0のドレインを接続し、ソースには電源電圧Vddを印加する。また、電源電圧出力ノードNpと電源電圧出力ノードNn0間にはp型トランジスタMhsを挿入し、ソースとドレインをそれぞれの電源電圧出力ノードNpまたはNn0に接続する。また、電源電圧出力ノードNn0と電源電圧出力ノードNn1間にはp型トランジスタMhsdを挿入し、ソースとドレインをそれぞれの電源電圧出力ノードNn0またはNn1に接続する。
電源電圧出力ノードNn0と電源電圧出力ノードNpの間には、ドレインを共通にしたp型トランジスタMhuおよびMhd0が挿入され、各p型トランジスタのソースは、各々、電源電圧出力ノードNpおよびNn0に接続される。p型トランジスタMhuおよびMhd0の共通ドレインは中間電圧入力ノードNdに接続する。また、中間電圧入力ノードNdにはp型トランジスタMhd1のソースを接続し、ドレインには電源電圧出力ノードNn1を接続する。
p型トランジスタMhs、Mhu、Mhd0、Mhd1、およびMhsdの各ゲートには信号Sが印加される。信号Sを生成するパルス発生回路OSPは、図5のパルス発生回路OSPと同一の回路構成を用いる。
入力ノードNc1に印加された認証制御信号CTLvは、p型トランジスタMvp0のゲートとインバータIV0に印加される。インバータIV0は認証制御信号CTLvの論理を反転し信号/CTLvを出力する。n型トランジスタMvn00およびMvn01の各ゲートには信号/CTLvが印加される。認証制御信号CTLvはインバータIV0、IV1、およびIV2を介して信号aを生成する。信号aは、パルス発生回路OSPの入力、n型トランジスタMsn0、およびn型トランジスタMsn1の各ゲートに印加される。
メモリアレイ151_3への電源電圧Vssの供給は、図5に示す実施の形態1と異なり、電源制御回路140_3が備える2つの電源電圧出力ノードNn0およびNn1から行われる。このメモリセルはMC_3として示し、ビット線対のビット数を1ビットに構成した。また、メモリセルの番地を表示するために以下のような表記方式を取る。メモリセルMC_300(ワードアドレスが0番地、ビットアドレスが0番地)、メモリセルMC_30(n−1)(ワードアドレスが0番地、ビットアドレスが(n−1)番地)とし、計n個のメモリセルMC_3を配置している。
なお本実施の形態3ではメモリアレイ151_3を、ビット線対に対して1ビットで構成したが、それ以上のビット数で構成しても、また本実施例以外のメモリアレイの構成で実施しても本特許の目的と効果を損なうことはない。
メモリセルMC_3はインバータIm0およびIm1を有し、インバータIm0およびIm1の各n型トランジスタM02およびM03のソースは分離し、インバータごとに電源電圧Vssを供給している。
図17において、インバータIm0が備えるn型トランジスタM02およびインバータIm1が備えるn型トランジスタM03の各ソースは、セル電源配線Vssn0およびセル電源配線Vssn1に各々接続される。セル電源配線Vssn0およびセル電源配線Vssn1は、電源電圧出力ノードNn0および電源電圧出力ノードNn1に各々接続される。インバータIm0およびインバータIm1が備えるp型トランジスタM00およびp型トランジスタM01のソースはセル電源配線Vddpと共通に接続される。セル電源配線Vddpは電源電圧出力ノードNpに接続される。
図17に示すように、セル電源配線Vssn0、セル電源配線Vssn1、およびセル電源配線Vddpは、寄生容量Cd0、Cd1、およびCuをそれぞれ有している。
図18を参照して、電源制御回路140_3の動作を説明する。
図18(a)または(b)に示すように、時刻t1に認証制御信号CTLvがロウレベルからハイレベルに切り替わると、時刻t2に信号/CTLvはハイレベルからロウレベルに切り替わる。
図18(b)、(c)、(d)に示すように、時刻t2において信号/CTLvの論理レベルが切り替わり、インバータIV1およびIV2を経て、時刻t3では出力信号aがハイレベルからロウレベルに切り替わる。信号aを入力とするパルス発生回路OSPの出力信号Sは、時刻t4から時刻t5までの遅延時間Tdlyの期間においてロウレベルを維持する。
図18(a)、(c)に示すように、時刻t3までの期間では、認証制御信号CTLvのロウレベルに従い信号aがハイレベルを維持する。この期間において、図17に示すn型トランジスタMsn0およびMsn1は導通状態にある。従って、セル電源配線Vssn0およびVssn1の電位は電源電圧Vssの電位を維持する。
図18(b)から(e)に示すように、時刻t3以降では信号/CTLvとaはロウレベルを維持し、n型トランジスタMvn00、Mvn01、Msn0、およびMsn1は非道通状態である。時刻t4で信号Sがハイレベルからロウレベルに切り替わると、p型トランジスタMhsおよびMhsdが導通状態となり、電源電圧出力ノードNp、Nn0、およびNn1の各々を短絡する。また、p型トランジスタMhu、Mhd0およびMhd1も導通状態となり、電源電圧出力ノードNn0、電源電圧出力ノードNn1、および電源電圧出力ノードNpの全てに中間電圧Vdd/2が供給される。
図18(a)または(b)に示すように、時刻t6に認証制御信号CTLvがハイレベルからロウレベルに切り替わると、インバータIV0の回路遅延を経て、信号/CTLvはロウレベルからハイレベルに切り替わる。この信号/CTLvが切り替わるタイミングは、遅延回路DLYなどの遅延時間に比べて短いことから、時刻t6とほぼ同時期として示した。
図18(e)に示すように、時刻t6に信号/CTLvがロウからハイレベルに切り替わると、図17に示すn型トランジスタMvn00とMvn01が導通状態になる。電源電圧出力ノードNn0の電位はn型トランジスタMvn00と抵抗R00を介して中間電圧Vdd/2から電源電圧Vssまで下降する。また、電源電圧出力ノードNn1の電位もn型トランジスタMvn01と抵抗R01を介して中間電圧Vdd/2から電源電圧Vssまで下降する。
本実施の形態は、メモリセルMC_3に現れるデータ“0”または“1”の出現率を調整することを目的とする。例えば、メモリセル内のn型トランジスタM02とM03の閾値電圧が製造プロセス上のマスクずれなどを原因として、閾値電圧Vth02<Vth03という偏ったバラツキ傾向が固定されていた場合、データ出現のランダム性が損なわれる。
そこで、抵抗R00および抵抗R01の抵抗値を互いに異なる値に設定することで、このランダム性を回復させる。メモリセルMC_3内のインバータIm0およびIm1に備えるn型トランジスタM02およびM03の各ソースのノードから電源電圧Vssまでの経路に対してインピーダンスの値はそれぞれ異なる。セル電源配線Vssn0にはn型トランジスタMvn00および抵抗R00を介して源電圧Vssが印加され、セル電源配線Vssn1にはn型トランジスタMvn01および抵抗R01を介して電源電圧Vssが印加される。
図18(b)に示すように、時刻t6で信号/CTLvがロウからハイレベルに切り替わると、セル電源配線Vssn0およびセル電源配線Vssn1の電位は、中間電圧Vdd/2となる配線上の充電電荷が放電されて電源電圧Vssまで低下する。各配線の放電速度は、その経路が有する抵抗と容量の時定数で表される。従ってn型トランジスタM02およびM03のソースに充電された電荷の放電速度の差は、セル電源配線Vssn0およびVssn1の寄生抵抗と寄生容量を同一条件と仮定すれば、抵抗R00とR01の抵抗値の差になる。
実施の形態1から実施の形態2のn型トランジスタに関しては、n型トランジスタM02およびM03の閾値電圧の大小関係が寄与してメモリセル内に現れるデータが決定された。しかし、前記の放電速度を加味することにより、閾値電圧Vth02<Vth03という偏ったバラツキ傾向があった場合でも、抵抗R00の抵抗値>抵抗R01の抵抗値という条件で設計すればメモリセル内に出現するデータのランダム性は保つことができる。図18(e)において、破線の楕円で囲んだ部分は、時刻t6以降のセル電源配線Vssn0とセル電源配線Vssn1での電位の様子を示し、図19で拡大して示す。
図19を参照して、時刻t6以降のメモリセルMC_3の動作を説明する。
本実施の形態の説明を簡明化するため、図17に示す抵抗R00の抵抗値は抵抗R01よりも大きいと仮定し、メモリセルMC_3内のp型トランジスタM01の閾値電圧Vth01はp型トランジスタM00の閾値電圧Vth00よりも低いと仮定する。また、n型トランジスタM02の閾値電圧Vth02はn型トランジスタM03の閾値電圧Vth03よりも低いと仮定する。さらに、p型トランジスタの閾値電圧はn型トランジスタの閾値電圧よりも高いとする。本仮定において、閾値電圧の大小関係でメモリセルに現れるデータが決定するという前提ではn型トランジスタM02の閾値電圧が最も低いため、記憶ノードN00には電源電圧Vssの電位が必然的に現れることになる。
図18(e)に示すように、時刻t6において、インバータIm0およびIm1を構成する4つのトランジスタのソース、ドレイン、およびゲートの電位は中間電圧Vdd/2を保持し、認証制御信号CTLvの電位がハイレベルからロウレベルに切り替わる。すると、セル電源配線Vddpは中間電圧Vdd/2から電源電圧Vddに向かって上昇を開始し、セル電源配線Vssn0およびセル電源配線Vssn1の電位は中間電圧Vdd/2から電源電圧Vssに向かって下降を開始する。
セル電源配線Vssn0はn型トランジスタMvn00と抵抗R00を介して接続され、セル電源配線Vssn1はn型トランジスタMvn01と抵抗R01を介して接続されている。本実施の形態において、抵抗R00は抵抗R01よりも抵抗値が大きいとして仮定した。このため、セル電源配線Vssn0の電位は、セル電源配線Vssn1の電位と比較して下降する遷移速度が遅い。セル電源配線Vddpの電位は、実施の形態1や実施の形態2と同様に、p型トランジスタMvp0が導通状態になることで電源電圧Vddまで速やかに上昇する。
図19において、時刻t61では、記憶ノードN00およびN01の電位は中間電圧Vdd/2電位を維持し、セル電源配線Vssn1の電位はセル電源配線Vssn0の電位よりも低い。これは、セル電源配線Vssn0の電位は、セル電源配線Vssn1の電位と比較して、下降する遷移速度が遅いからである。
このとき、時刻t61で、n型トランジスタM02およびM03のどちらが先に導通状態になっているかが問題となる。本実施の形態3の説明では、時刻t61において、中間電圧Vdd/2(記憶ノードN00およびN01の電位)からセル電源配線Vssn1までの電位差がVth03に到達し、中間電圧Vdd/2電位からセル電源配線Vssn0の電位差がVth02に到達していないことにする。このため、n型トランジスタM03は導通状態になり、記憶ノードN01の電位はセル電源配線Vssn1の電位となる。
つぎにp型トランジスタでは、p型トランジスタM00の閾値電圧はp型トランジスタM01の閾値電圧よりも高いが、時刻t62では記憶ノードN01の電位が中間電圧Vdd/2よりも低下している。従って、p型トランジスタM00は、そのゲートとソース間の電位差が閾値電圧Vth00に到達し、導通状態になる。一方、記憶ノードN00の電位は中間電圧Vdd/2であり、セル電源配線Vddpとの電位差はp型トランジスタM01の閾値電圧Vth01に到達してないためp型トランジスタM01は非道通状態である。
前記の時刻t62以降では、記憶ノードN01の電位がセル電源配線Vssn1と同電位になり、記憶ノードN00の電位がセル電源配線Vddpと同電位になる。従って、n型トランジスタM02とM01は非導通状態を保持し、セル電源配線Vssn0およびセル電源配線Vssn1の電位は電源電圧Vssに遷移し、セル電源配線Vddpの電位は電源電圧Vddに遷移する。
ところで、時刻t61の時点に戻ってn型トランジスタM02が先に導通状態になった場合を検討すると、t61以降では記憶ノードN01の電位は中間電圧Vdd/2を保持し、記憶ノードN00の電位がセル電源配線Vssn0と同電位になって推移する。また時刻t61以降の、セル電源配線Vddpの電位が上昇する過程では、p型トランジスタM01がp型トランジスタM00よりも先に導通状態になることは明白であり、記憶ノードN01の電位がセル電源配線Vddpと同電位になり推移する。
以上のように、対をなすMOSトランジスタの閾値電圧の大小関係に偏った傾向があるときには、本方式の抵抗値の調整によりメモリセルに現れるデータのランダム性を改善することができる。本実施の形態ではp型トランジスタの閾値電圧がn型トランジスタの閾値電圧より高いとしたが、仮にp型トランジスタの閾値電圧がn型トランジスタの閾値電圧に比べて低い場合は、出現データはp型トランジスタの閾値電圧のバラツキで決まるためランダム性は保たれる。また、p型トランジスタの閾値電圧に偏った傾向がある場合には、図10に示す実施の形態1の変形例2の電源制御回路を採用し、電源配線Vddpをインバータごとに分離して本実施例と同様にp型トランジスタのソースと電源電圧Vddとの間に抵抗を挿入すればランダム性の調整は可能になる。
図16に示すデータ出力回路152は、図19で示した記憶ノードN00とN01に出現したデータを時刻t7以降において、各メモリセルMC_300からMC_30(n−1)までのデータを出力データDoutとしてBIST制御回路102へ出力する。BIST制御回路102は、認証制御回路101から出力されたリクエスト信号RQに応答して、各メモリセルMCのデータをメモリデータMDとして認証制御回路101へ返す。認証制御回路101は、このメモリデータMDを、チップ固有識別情報Chip_idとして出力する。
本実施の形態では、n型トランジスタMvn00およびMvn01のソースにそれぞれ抵抗を接続した。本実施例と同様な効果を得る他の実施例として、電源電圧出力ノードNn0およびNn1にそれぞれ静電容量を接続し、電源配線の時定数を変更する方式でも良い。また、この方式の構成において、前述の抵抗値はゼロでも良く、抵抗値を同じ値にしても良い。
<実施の形態4>
図20を参照して、本発明の実施の形態4に係る半導体装置が備える識別情報生成回路100_4の構成を説明する。
識別情報生成回路100_4と図1に示す本発明の実施の形態1に係る半導体装置の識別情報生成回路100_1との相違点は、メモリアレイ151_4の構成である。
図21を参照して、本発明の実施の形態4に係るメモリアレイ151_4の回路ブロック構成を説明する。
メモリアレイ151_4は、ビット線BL,/BL方向にn個のメモリセルMCを配列し、ワード線WL方向にm個のメモリセルMCを配列する。メモリアレイ151_4内のメモリセルMCの個数はn×m個となる。ただし、図21に示すメモリアレイ151_4では、mの値を1とした。メモリセルMCは、図4に示す回路構成と同一であり、回路の構成と各MOSトランジスタの機能については説明を省略する。各メモリセル(MC00〜MC0(n−1))のセル電源配線Vssnは電源電圧出力ノードNnに接続され、同様にセル電源配線Vddpは電源電圧出力ノードNpに接続される。
メモリアレイ151_4は、さらにビット線対(BL、/BL)毎に接続するビット線中間電圧供給回路EQhvdを有する。
ビット線中間電圧供給回路EQhvdは、p型トランジスタMbt0、Mbb0およびMbs0で構成する。p型トランジスタMbt0およびMbb0はソースを共通にして、共通ソースのノードには中間電圧Vdd/2を供給する中間電圧入力ノードNdが接続される。また、ビット線BL[0]にはp型トランジスタMbt0のドレインを接続し、ビット線/BL[0]にはp型トランジスタMbb0のドレインを接続する。また、p型トランジスタMbs0のソースとドレインはそれぞれビット線BLと/BLに接続する。p型トランジスタMbt0、Mbb0およびMbs0のゲートには、電源制御回路140_1が生成する信号Sが印加される。
図22を参照して、電源制御回路140_1およびメモリアレイ151_4の動作を説明する。
図22(a)または(c)に示すように、認証制御信号CTLvは時刻t1においてロウレベルからハイレベルに切り替わり、信号Sは時刻t3から時刻t4までの遅延時間Tdlyの期間中にロウレベルを維持する。従って、図22(d)に示すように、セル電源配線Vssnおよびセル電源配線Vddpの電位は、時刻t3以降で、それぞれ電源電圧Vssおよび電源電圧Vddから中間電圧Vdd/2に遷移する。
図21に示すビット線BL[0]と/BL[0]には、ビット線中間電圧供給回路EQhvdと同じ回路構成を持ち、電源電圧Vddを供給するプリチャージ回路(図示せず)が接続されている。図22(e)に示すように、メモリセルにアクセス(読み出し動作または書き込み動作)を開始する前の準備段階で、前述のプリチャージ回路は1対のビット線BL[0]および/BL[0]を電源電圧Vddにプリチャージする。その後、信号Sがハイからロウレベルに切り替わる時刻t3において、1対のビット線BLおよび/BLの電位は、中間電圧Vdd/2に向けて遷移を開始する。これは、図21に示すビット線中間電圧供給回路EQhvd内の3つのp型トランジスタMbt0、Mbb0およびMbs0が、信号Sのロウレベルを起動信号として1対のビット線BLおよび/BLを短絡するとともに、各ビット線に中間電圧Vdd/2を供給することによる。
図22(f)に示すように、時刻tw0sから時刻tw0eまでの期間Twでは、ワード線WL〔0〕に電源電圧Vddまで立上げるパルス信号を印加する。この結果、図4に示すメモリセルMCのアクセスMOSトランジスタ(n型トランジスタM04とM05)を介して、記憶ノードN00およびN01に、ビット線中間電圧供給回路EQhvdが出力する中間電圧Vdd/2が印加される。
実施の形態1から実施の形態3に係る電源制御回路では、アクセスMOSトランジスタ(M04とM05)を非道通状態に維持したまま、セル電源配線Vssnおよびセル電源配線Vddpを中間電圧Vdd/2にすることで記憶ノードN00およびN01の電位をVdd/2に設定した。このアクセスMOSトランジスタ(M04とM05)を非導通状態に維持した方式では、記憶ノードN00またはN01の電位が、メモリセル内の、アクセスMOSトランジスタを除く4つのMOSトランジスタのいずれかの閾値電圧分だけ中間電圧Vdd/2よりも下がった電位、または閾値電圧分だけ中間電圧Vdd/2よりも上がった電位になることがある。
これは、p型またはn型トランジスタのどちらかが、記憶ノードの電位が中間電圧Vdd/2になる前に非導通状態になるためである。しかし、この中間電圧Vdd/2より閾値電圧分シフトした電位は一時的なものであり、MOSトランジスタで生じるリーク電流(サブスレッショルド・リークおよびゲート・リーク)により、最終的には記憶ノードN00とN01は中間電圧Vdd/2となる。しかし本実施の形態4によれば、想定した期間内で記憶ノードの電位を中間電圧Vdd/2にすることができる。
図22(f)において、時刻t3から時刻tw0sまでの期間Tswは、セル電源配線Vssnおよびセル電源配線Vddpと、ビット線BLおよび/BLを中間電圧Vdd/2に設定する時間である。クロック同期式のSRAMを用いる場合はクロックの周期を十分に取り、設計段階で期間Tswを設定すれば良い。また、図22(c)と(f)に示すように、時刻tw0eから時刻t5までの期間Tewは、ワード線WL0の電位が完全にロウレベルになる時刻tw0eまで、信号Sをロウレベルに確保できるように設計すれば良い。
図22に示すように、1サイクルのデータ生成サイクル後に読出し(Read)サイクルを起動すれば、メモリセル内に出現したランダムなデータを読み出すことができる。このデータ生成サイクルとReadサイクルを1セットとして、ワード線WL0からWL(n−1)までのワード線ごとに1セットずつ繰り返せば全メモリセルにランダムなデータを生成し、読み出すことができる。
本発明の実施の形態1から4およびその変形例において、中間電圧Vdd/2の値を、電源電圧Vddと電源電圧Vssとの差分を2で除算した値とした。その理由は、メモリセル内のインバータを構成する4つのMOSトランジスタの閾値電圧の大小で、メモリセル内に出現するデータを決めるためである。例えば、中間電圧Vdd/2を電源電圧Vddに設定すると、セル電源配線Vddpは電源電圧Vddに固定されつづけ、セル電源配線Vssnの電位が下降しても4つMOSトランジスタのゲートも電源電圧Vddに固定された状態を維持する。結局、2つのn型トランジスタのどちらか一方が導通状態になることでデータが決まる。
また中間電圧Vdd/2を電源電圧Vddおよび電源電圧Vssの差分を2で除算した値にすると、メモリセル内の記憶ノードを中間電圧Vdd/2から電源電圧Vdd、または中間電圧Vdd/2からVssに最も早く遷移することができる。さらに、本発明の説明では記述していないが、p型トランジスタはNウエル内に形成することを想定しているため、Nウエルの電位とp型トランジスタのソース電位は共通ノードとなる。従って、p型トランジスタのソース電位であるセル電源配線Vddpの電位を上下に操作しても、p型トランジスタのソースとNウエル間に電位差が生じない。
n型トランジスタの基板は、特別なウエルを用いずにp型シリコン基板であり、電源電圧Vssに固定されている。セル電源配線Vssnに接続されるn型トランジスタのソース電位がシリコン基板の電位よりも高電位になる本方式では接合耐圧が危惧される。従って、これまでの実施の形態が示すように、中間電圧をVdd/2として設定し、ソースと基板間で生じる電位差が比較的低くできるようにした。
前述した中間電圧の設定理由を鑑みて、メモリセル内の記憶ノードにおいて出現データの生成速度に拘らない場合には、本実施例における中間電圧Vdd/2の値は、電源電圧Vddと電源電圧Vssとの差分を2で除算した値に限定されない。また、p型もしくはn型トランジスタの一方で、出現データを決定する場合は下記に示す条件に縛られない。しかし、上記のように4つのMOSトランジスタの閾値電圧の大小で出現データを決定させるには以下のような条件が必要となる。
中間電圧は、電源電圧Vddを基準にして、p型トランジスタの閾値Vthpより低く設定し、電源電圧Vssを基準にして、n型トランジスタの閾値Vthnより高く設定する方が良い。この場合の中間電圧は下記のように示すことが出来る。
Vss+Vthn < 中間電圧Vdd/2 < Vdd−|Vthp|
これまでの実施例で用いた中間電圧Vdd/2の値は、図2に示す中間電圧発生回路110において、抵抗R1、R2、およびR3の抵抗値により設定することが可能である。
本発明の実施の形態1から4およびその変形例において、識別情報生成回路100_1〜100_4は、4つのメモリマクロ(図1と図12と図16と図20が示す150、160、170、180)を有するものとして説明した。しかし、メモリマクロの数は4つに限定されず、必要に応じ、1つ若しくはそれ以上に設定しても本発明の目的と機能および効果を損なうことはない。
本発明の実施の形態1から4およびその変形例において、電源制御回路140_1、140_11,140_12、140_2、140_3は、複数のメモリマクロに対し1つの回路ブロックを用いたが、複数のメモリマクロごとに回路ブロックを用いてもよい。さらに、各メモリマクロ毎に電源制御回路を用いてもよい。
本発明の実施の形態4に係るメモリアレイ151_4は、ビット線対(BL、/BL)毎に接続されるビット線中間電圧供給回路EQhvdを有する。このビット線中間電圧供給回路EQhvdは、本発明の他の実施形態およびその変形例においても、同様に配置することが出来る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
100_1,100_2,100_3,100_4 識別情報生成回路、101,101_2 認証制御回路、102 BIST制御回路、110 中間電圧発生回路、140_1,140_2,140_3 電源制御回路、150,160,170,180 メモリマクロ、151,151_3,151_4 メモリアレイ、152 データ出力回路、153 周辺回路、Nd 中間電圧入力ノード、Nc1,Nc2 入力ノード、Nn0,Nn1,Np,Nn 電源電圧出力ノード、Vssn0,Vssn,Vssn1,Vddp セル電源配線、I−Bus 内部バス、Vss,Vdd 電源電圧、Arq 認証要求信号、Chip_id チップ固有識別情報、RQ リクエスト信号、MD メモリデータ、Vdd/2 中間電圧、CTLv 認証制御信号、CTLpn P/N先行制御信号、Rd 読出し信号、Add アドレス信号、Dout 出力データ、110 中間電圧発生回路、111 アンプ回路、BL,/BL,BL〔0〕,/BL〔0〕 ビット線、WL,WL〔0〕,WL〔n−1〕 ワード線、MC,MC00,MC0(n−1),MC_300,MC_30(n−1) メモリセル、In0,In1,Im0,Im1 インバータ、N00,N01 記憶ノード、EQhvd ビット線中間電圧供給回路、DLY 遅延回路、OSP パルス発生回路、Cu,Cd,Cd0,Cd1 寄生容量、Tdly,Tdly1,Tdly2 遅延時間、Ttn,Ttp 遷移時間、Vth00,Vth01,Vth02,Vth03 閾値電圧、Tpbn,Tnbp 期間。

Claims (17)

  1. 第1の制御信号が印加される第1の入力ノード、第1の電源電圧出力ノード、および第2の電源電圧出力ノードを有する電源制御回路と、
    ビット線対、ワード線、前記ビット線対および前記ワード線と接続されるメモリセル、前記メモリセルに接続される第1のセル電源配線並びに前記メモリセルに接続される第2のセル電源配線を有するメモリアレイと、
    を有する識別情報生成回路を備え、
    前記第1のセル電源配線および前記第2のセル電源配線は、各々、前記第1の電源電圧出力ノードおよび前記第2の電源電圧出力ノードと接続され、
    前記メモリセルは、第1導電型MOSトランジスタおよび第2導電型MOSトランジスタを有し、
    前記電源制御回路は、前記第1の制御信号が第1の状態のとき、第1の電源電圧および第2の電源電圧を、各々、前記第1の電源電圧出力ノードおよび前記第2の電源電圧出力ノードへ出力し、前記第1の制御信号が第2の状態のとき、中間電圧を、前記第1の電源電圧出力ノードおよび前記第2の電源電圧出力ノードへ出力する、半導体装置。
  2. 前記中間電圧は、前記第1の電源電圧に前記第1導電型MOSトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、前記第2の電源電圧から前記第2導電型MOSトランジスタの閾値電圧の絶対値を引いた値より低い値を有する、請求項1記載の半導体装置。
  3. 前記電源制御回路は、前記第1の制御信号に応答して、前記第1のセル電源配線および前記第2のセル電源配線に前記中間電圧を所定の時間印加後、前記第1のセル電源配線および前記第2のセル電源配線に、各々、前記第1の電源電圧および前記第2の電源電圧を印加する、請求項1記載の半導体装置。
  4. 前記電源制御回路は、前記第1の制御信号の前記第2の状態から前記第1の状態への変化に応答して、前記第1のセル電源配線および前記第2のセル電源配線へ、各々、前記第1の電源電圧および前記第2の電源電圧を印加する、請求項1ないし請求項3いずれか1項記載の半導体装置。
  5. 前記電源制御回路は、前記第1の制御信号の前記第2の状態から前記第1の状態への変化に応答して、前記第2のセル電源配線へ前記第2の電源電圧を印加し、第1の遅延時間経過後に、前記第1のセル電源配線へ前記第1の電源電圧を印加する、請求項1記載の半導体装置。
  6. 前記電源制御回路は、前記第1の制御信号の前記第2の状態から前記第1の状態への変化に応答して、前記第1のセル電源配線へ前記第1の電源電圧を印加し、第2の遅延時間経過後に、前記第2のセル電源配線へ前記第2の電源電圧を印加する、請求項1記載の半導体装置。
  7. 前記電源制御回路は、第2の制御信号が印加される第2の入力ノードをさらに備え、
    前記第2の制御信号が前記第1の状態または前記第2の状態のいずれか一方にある期間内に、前記第1の制御信号の前記第2の状態から前記第1の状態への変化に応答して、前記第2のセル電源配線へ前記第2の電源電圧を印加してから第1の遅延時間経過後に、前記第1のセル電源配線へ前記第1の電源電圧を印加し、
    前記第2の制御信号が前記第1の状態または前記第2の状態のいずれか他方にある期間内に、前記第1の制御信号の前記第2の状態から前記第1の状態への変化に応答して、第1のセル電源配線へ第1の電源電圧を印加してから第2の遅延時間経過後に、前記第2のセル電源配線へ前記第2の電源電圧を印加する、請求項1記載の半導体装置。
  8. 第1の制御信号が印加される第1の入力ノード、第1の電源電圧出力ノード、第2の電源電圧出力ノード、および第3の電源電圧出力ノードを有する電源制御回路と、
    ビット線対、ワード線、前記ビット線対および前記ワード線と接続されるメモリセル、前記メモリセルに接続される第1のセル電源配線、第2のセル電源配線並びに第3のセル電源配線を有するメモリアレイと、
    を有する識別情報生成回路を備え、
    前記第1のセル電源配線、前記第2のセル電源配線、および前記第3のセル電源配線は、各々、前記第1の電源電圧出力ノード、前記第2の電源電圧出力ノード、および前記第3の電源電圧出力ノードと接続され、
    前記メモリセルは、第1導電型MOSトランジスタおよび第2導電型MOSトランジスタを有し、
    前記電源制御回路は、前記第1の制御信号が第1の状態のとき、第1の電源電圧を前記第1の電源電圧出力ノードおよび前記第2の電源電圧出力ノードへ出力するとともに、第2の電源電圧を前記第3の電源電圧出力ノードへ出力し、
    前記電源制御回路は、前記第1の制御信号が第2の状態のとき、前記第1の電源電圧に前記第1導電型MOSトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、前記第2の電源電圧から前記第2導電型MOSトランジスタの閾値電圧の絶対値を引いた値より低い値を有する中間電圧を、前記第1の電源電圧出力ノード、前記第2の電源電圧出力ノード、および前記第3の電源電圧出力ノードへ出力する、半導体装置。
  9. 前記電源制御回路は、前記第1の制御信号の前記第2の状態から前記第1の状態への変化に応答して、前記第1のセル電源配線および前記第2のセル電源配線の電位を、前記中間電圧から前記第1の電源電圧まで、互いに異なる電位下降速度で低下させる、請求項8記載の半導体装置。
  10. 前記メモリアレイは、前記ビット線対に接続されるビット線中間電圧供給回路をさらに有し、
    前記ビット線中間電圧供給回路は、前記第1の制御信号の前記第1の状態から前記第2の状態への変化に応答して、前記ビット線対に前記中間電圧を供給する、請求項1記載の半導体装置。
  11. 前記ビット線中間電圧供給回路が前記ビット線対に前記中間電圧を供給している期間に、前記ワード線は前記第1の電源電圧から前記第2の電源電圧以上の振幅を有するパルス信号で前記メモリセルを選択する、請求項10記載の半導体装置。
  12. 第1の制御信号が印加される第1の入力ノード、第1の電源電圧出力ノード、および第2の電源電圧出力ノードを有する電源制御回路と、
    第1の記憶ノードを共通にして互いのドレインを接続した第1導電型MOSトランジスタおよび第2導電型MOSトランジスタを有する第1のインバータ並びに第2の記憶ノードを共通にして互いのドレインを接続した第1導電型MOSトランジスタおよび第2導電型MOSトランジスタを有する第2のインバータを有し、前記第1のインバータおよび前記第2のインバータの互いの入力と出力とをそれぞれクロスカップル接続したラッチ回路と、
    を有する識別情報生成回路を備え、
    前記ラッチ回路の前記第1導電型MOSトランジスタおよび前記第2導電型MOSトランジスタのソースには、各々、第1のセル電源配線および第2のセル電源配線が接続され、
    前記第1のセル電源配線および前記第2のセル電源配線は、各々、前記第1の電源電圧出力ノードおよび前記第2の電源電圧出力ノードと接続され、
    前記電源制御回路は、前記第1の制御信号が第1の状態のとき、第1の電源電圧および第2の電源電圧を、各々、前記第1の電源電圧出力ノードおよび前記第2の電源電圧出力ノードへ出力し、前記第1の制御信号が第2の状態のとき、中間電圧を、前記第1の電源電圧出力ノードおよび前記第2の電源電圧出力ノードへ出力する、半導体装置。
  13. 前記中間電圧は、前記第1の電源電圧に前記第1導電型MOSトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、前記第2の電源電圧から前記第2導電型MOSトランジスタの閾値電圧の絶対値を引いた値より低い値を有する、請求項12記載の半導体装置。
  14. 前記電源制御回路は、前記第1の制御信号の前記第2の状態から前記第1の状態への変化に応答して、前記第1のセル電源配線および前記第2のセル電源配線へ、各々、前記第1の電源電圧および前記第2の電源電圧を印加する、請求項12記載の半導体装置。
  15. 第1の記憶ノードを共通にして互いのドレインを接続した第1導電型MOSトランジスタおよび第2導電型MOSトランジスタを有する第1のインバータと、第2の記憶ノードを共通にして互いのドレインを接続した第1導電型MOSトランジスタおよび第2導電型MOSトランジスタを有する第2のインバータとをクロスカップル接続したラッチ回路を備える半導体装置の識別情報生成方法であって、
    前記ラッチ回路の前記第1導電型MOSトランジスタおよび前記第2導電型MOSトランジスタのソースに、各々、第1のセル電源配線および第2のセル電源配線を接続し、
    第1の電源電圧に前記第1導電型MOSトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、第2の電源電圧から前記第2導電型MOSトランジスタの閾値電圧の絶対値を引いた値より低い値を有する中間電圧を、前記第1のセル電源配線および前記第2のセル電源配線に、所定時間印加し、
    前記第1のセル電源配線および前記第2のセル電源配線の電位を、各々、前記中間電圧から前記第1の電源電圧および前記第2の電源電圧まで変化させ、
    その後、前記第1の記憶ノードおよび前記第2の記憶ノードの電位を読出す、半導体装置の識別情報生成方法。
  16. 前記中間電圧を保持する前記第1のセル電源配線および前記第2のセル電源配線に、各々、前記第1の電源電圧および前記第2の電源電圧を同時に印加する、請求項15記載の半導体装置の識別情報生成方法。
  17. 前記中間電圧を保持する前記第1のセル電源配線への前記第1の電源電圧の印加および前記中間電圧を保持する前記第2のセル電源配線への前記第2の電源電圧の印加は、いずれか一方を開始してから、所定の遅延時間経過後に、他方を開始する、請求項15記載の半導体装置の識別情報生成方法。
JP2012122080A 2012-05-29 2012-05-29 半導体装置、および半導体装置の識別情報生成方法 Active JP5873762B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012122080A JP5873762B2 (ja) 2012-05-29 2012-05-29 半導体装置、および半導体装置の識別情報生成方法
US13/903,535 US9256261B2 (en) 2012-05-29 2013-05-28 Semiconductor device having identification information generating function and identification information generation method for semiconductor device
US14/976,775 US20160109915A1 (en) 2012-05-29 2015-12-21 Semiconductor device having identification information generating function and identification information generation method for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012122080A JP5873762B2 (ja) 2012-05-29 2012-05-29 半導体装置、および半導体装置の識別情報生成方法

Publications (3)

Publication Number Publication Date
JP2013246775A JP2013246775A (ja) 2013-12-09
JP2013246775A5 JP2013246775A5 (ja) 2015-04-02
JP5873762B2 true JP5873762B2 (ja) 2016-03-01

Family

ID=49671799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012122080A Active JP5873762B2 (ja) 2012-05-29 2012-05-29 半導体装置、および半導体装置の識別情報生成方法

Country Status (2)

Country Link
US (2) US9256261B2 (ja)
JP (1) JP5873762B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9394592B2 (en) 2009-02-27 2016-07-19 Element Six Gmbh Hard-metal body

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6063679B2 (ja) * 2012-09-10 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6106043B2 (ja) * 2013-07-25 2017-03-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
WO2015019411A1 (ja) * 2013-08-06 2015-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001101083A (ja) 1999-09-29 2001-04-13 Sony Corp 情報管理方法及び装置
JP2002278934A (ja) 2001-03-16 2002-09-27 Casio Comput Co Ltd セキュリティ管理装置およびセキュリティ管理方法
JP3910078B2 (ja) * 2001-05-11 2007-04-25 株式会社ルネサステクノロジ 半導体記憶装置および半導体記憶装置のテスト方法
US7222040B1 (en) * 2005-12-22 2007-05-22 Sony Computer Entertainment Inc. Methods and apparatus for producing an IC identification number
JP2007241519A (ja) * 2006-03-07 2007-09-20 Toshiba Corp 携帯端末
AU2007356968B2 (en) * 2007-07-20 2013-08-01 Hui Lin Encryption method for digital data memory card and assembly performing the same
JP5474705B2 (ja) * 2010-08-23 2014-04-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5499365B2 (ja) * 2010-09-29 2014-05-21 国立大学法人神戸大学 メモリセルアレイを用いたidチップおよびその生成方法
US8590010B2 (en) * 2011-11-22 2013-11-19 International Business Machines Corporation Retention based intrinsic fingerprint identification featuring a fuzzy algorithm and a dynamic key
JP6063679B2 (ja) * 2012-09-10 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9394592B2 (en) 2009-02-27 2016-07-19 Element Six Gmbh Hard-metal body

Also Published As

Publication number Publication date
JP2013246775A (ja) 2013-12-09
US9256261B2 (en) 2016-02-09
US20160109915A1 (en) 2016-04-21
US20130326243A1 (en) 2013-12-05

Similar Documents

Publication Publication Date Title
CN108694335B (zh) 基于sram的物理不可克隆函数及产生puf响应的方法
US10770134B2 (en) SRAM based authentication circuit
JP4190662B2 (ja) 半導体装置及びタイミング制御回路
US7560965B2 (en) Scannable flip-flop with non-volatile storage element and method
JP5707102B2 (ja) 不揮発性論理回路、該不揮発性論理回路を備える集積回路、及び該集積回路の動作方法
US10734047B1 (en) SRAM based physically unclonable function and method for generating a PUF response
JP6063679B2 (ja) 半導体装置
JP2012119849A (ja) 半導体装置
TWI688950B (zh) 隨機存取記憶體並且具有與其相關的電路、方法以及裝置
JP5873762B2 (ja) 半導体装置、および半導体装置の識別情報生成方法
US11012246B2 (en) SRAM-based authentication circuit
KR102706774B1 (ko) 입력 버퍼를 포함하는 장치 및 입력 버퍼를 동작시키기 위한 방법
EP1328944A2 (en) Area efficient method for programming electrical fuses
US8099688B2 (en) Circuit design
CN108630258A (zh) 嵌入式存储器及集成电路
US8856577B2 (en) Semiconductor device having multiplexer
JP2013246775A5 (ja)
JP2015167061A (ja) 半導体装置
JP2005222574A (ja) 半導体記憶装置
JP2006323964A (ja) 半導体記憶装置
US8384433B2 (en) Semiconductor device generating complementary output signals
JP2002313080A (ja) 半導体記憶装置
US8653874B2 (en) Semiconductor device generates complementary output signals
Mohammad et al. Adaptive SRAM memory for low power and high yield
JP2006107664A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160118

R150 Certificate of patent or registration of utility model

Ref document number: 5873762

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150