JP5873762B2 - 半導体装置、および半導体装置の識別情報生成方法 - Google Patents

Description

本発明は、半導体装置に関し、特に、チップ固有の識別情報（ＩＤ）を生成する識別情報生成回路を有する半導体装置、および半導体装置の識別情報生成方法に関する。

半導体装置の模造品対策や、インターネットの電子商取引サービスにおける不正行為対策として、半導体チップ毎に固有の識別情報を付与することが行われている。例えば、半導体チップの製造過程で、ヒューズや不揮発性メモリに、半導体チップ毎に異なるデータを書き込む方式が知られている。また、他の方式として、電源立上げ後のＳＲＡＭセルが保持するランダムなデータを、半導体チップの「指紋」として利用する方式も知られている。

特開２００２−２７８９３４号公報（特許文献１）は、ハンディーターミナルのセキュリティ保護方式の発明を開示する。ハンディーターミナルは、内蔵するＮＡＮＤチップが有する不良ブロックの位置情報に基づき、装置識別情報を生成する。

特開２００１−１０１０８３号公報（特許文献２）は、半導体メモリの欠陥アドレスを鍵とする発明を開示する。コンテンツを保持するサーバー装置は、クライアント装置から送信された鍵を受信し、コンテンツにその鍵を挿入してクライアント装置に送信する。

非特許文献１は、埋め込みＳＲＡＭの不良セルアドレス、およびその不良セルが属するＩ／Ｏビット位置に基づき、ＬＳＩ（半導体集積回路）のチップＩＤを生成する構成を開示する。

非特許文献２は、ＮＯＲ論理ゲートをクロスカップルに構成したラッチ回路を用いて、チップ毎に独自な識別番号（ＩＤ）を生成する構成を開示する。

特開２００２−２７８９３４号公報 特開２００１−１０１０８３号公報

Ｈ．Ｆｕｊｉｗａｒａ、Ｍ．Ｙａｂｕｕｃｈｉ、Ｈ．Ｎａｋａｎｏ、Ｈ．Ｋａｗａｉ、Ｋ．Ｎｉｉ、ａｎｄ Ｋ．Ａｒｉｍｏｔ、"Ａ Ｃｈｉｐ−ＩＤ Ｇｅｎａｒａｔｉｎｇ Ｃｉｒｃｕｉｔ ｆｏｒ Ｄｅｐｅｎｄａｂｌｅ ＬＳＩ ｕｓｉｎｇ Ｒａｎｄｏｍ Ａｄｄｒｅｓｓ Ｅｒｒｏｒｓ ｏｎ Ｅｍｂｅｄｅｄ ＳＲＡＭ ａｎｄ Ｏｎ−Ｃｈｉｐ Ｍｅｍｏｒｙ ＢＩＳＴ"、２０１１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、２０１１年６月１５−１７日、ｐ７６−７７ Ｙ．Ｓｕ、Ｊ．Ｈｏｌｌｅｍａｎ、Ｂ．Ｏｔｉｓ、"Ａ １．６ｐＪ／ｂｉｔ ９６％ Ｓｔａｂｌｅ Ｃｈｉｐ−ＩＤ Ｇｅｎｅｒａｔｉｎｇ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ Ｐｒｏｃｅｓｓ Ｖａｒｉａｔｉｏｎｓ"、２００７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ、ｐ４０６−４０７、ｐ６１１

非特許文献２は、チップ毎に独自な識別番号を生成するための専用ラッチ回路をチップ上に備える。十分なビット長を有する識別番号を生成するためには、それに対応する複数のラッチ回路を設ける必要があり、従ってチップ面積が増大するという問題を生じさせる。

本発明は、第１の制御信号が印加される第１の入力ノード、第１の電源電圧出力ノード、および第２の電源電圧出力ノードを有する電源制御回路と、ビット線対、ワード線、ビット線対およびワード線に接続されるメモリセル、メモリセルに接続される第１のセル電源配線並びにメモリセルに接続される第２のセル電源配線を有するメモリアレイと、を有する識別情報生成回路を備え、第１のセル電源配線および第２のセル電源配線は、各々、第１の電源電圧出力ノードおよび第２の電源電圧出力ノードと接続され、メモリセルは、第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタを有し、電源制御回路は、第１の制御信号が第１の状態のとき、第１の電源電圧および第２の電源電圧を、各々、第１の電源電圧出力ノードおよび第２の電源電圧出力ノードへ出力し、第１の制御信号が第２の状態のとき、中間電圧を、第１の電源電圧出力ノードおよび第２の電源電圧出力ノードへ出力する、半導体装置である。

本発明によれば、再現性が良好で十分なビット長を有するチップ固有の識別情報を生成する機能を備える半導体装置を提供することが可能となる。

本発明の実施の形態１に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態１に係る中間電圧発生回路の回路図である。 本発明の実施の形態１に係る中間電圧発生回路を構成するアンプ回路の回路図である。 本発明の実施の形態１に係るメモリセルの回路図である。 本発明の実施の形態１に係る電源制御回路およびメモリアレイの詳細な回路図である。 本発明の実施の形態１に係る電源制御回路の動作タイミング図である。 本発明の実施の形態１に係る半導体装置が備える識別情報生成回路の動作タイミング図である。 本発明の実施の形態１の変形例１に係る電源制御回路の回路図である。 本発明の実施の形態１の変形例１に係る電源制御回路の動作タイミング図である。 本発明の実施の形態１の変形例２に係る電源制御回路の回路図である。 本発明の実施の形態１の変形例２に係る電源制御回路の動作タイミング図である。 本発明の実施の形態２に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態２に係る電源制御回路の回路図である。 本発明の実施の形態２に係る電源制御回路の動作タイミング図である。 本発明の実施の形態２に係る識別情報生成回路が生成するチップ固有識別情報のデータパタンを説明する図である。 本発明の実施の形態３に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態３に係る電源制御回路およびメモリアレイの詳細な回路図である。 本発明の実施の形態３に係る電源制御回路の動作タイミング図である。 本発明の実施の形態３に係るメモリセルの動作タイミング図である。 本発明の実施の形態４に係る半導体装置が備える識別情報生成回路の回路図である。 本発明の実施の形態４に係るメモリアレイの回路図である。 本発明の実施の形態４に係る電源制御回路およびメモリアレイの動作タイミング図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１を参照して、本発明の実施の形態１に係る半導体装置が備える識別情報生成回路１００＿１の構成を説明する。

半導体装置（図示せず）は、識別情報生成回路１００＿１を備える。その半導体装置として、マイクロコンピュータやＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）等のシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）が例示される。

識別情報生成回路１００＿１は、認証制御回路１０１、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ）制御回路１０２、中間電圧発生回路１１０、電源制御回路１４０＿１、メモリマクロ１５０〜１８０、およびメモリマクロ１５０〜１８０と接続される内部バスＩ−Ｂｕｓを有する。

認証制御回路１０１は、半導体装置に入力される認証要求信号Ａｒｑに応答して、２値の値を有する認証制御信号ＣＴＬｖを生成する。中間電圧発生回路１１０は、電源制御回路１４０＿１に印加される電源電圧Ｖｄｄとそれより低い電源電圧Ｖｓｓとの中間電圧を生成する。電源電圧Ｖｓｓはいわゆる接地電圧であり、通常は０Ｖである。中間電圧とは、電源電圧Ｖｄｄより低く電源電圧Ｖｓｓより高い値を指す。好適例としてこの実施の形態での中間電圧は、電源電圧Ｖｄｄと電源電圧Ｖｓｓとの差分を２で除算した値に設定される。よって以下において中間電圧を「Ｖｄｄ／２」と便宜上表記して説明する。

電源制御回路１４０＿１は、入力ノードＮｃ１および中間電圧入力ノードＮｄを有する。入力ノードＮｃ１には認証制御信号ＣＴＬｖが印加され、中間電圧入力ノードＮｄには中間電圧Ｖｄｄ／２が印加される。電源制御回路１４０＿１は、さらに、電源電圧出力ノードＮｎおよび電源電圧出力ノードＮｐを有する。

認証制御信号ＣＴＬｖがロウレベルの場合、電源電圧出力ノードＮｎおよび電源電圧出力ノードＮｐには、各々、電源電圧Ｖｓｓおよび電源電圧Ｖｄｄが出力される。認証制御信号ＣＴＬｖがハイレベルの場合、電源電圧出力ノードＮｎおよび電源電圧出力ノードＮｐには、いずれも、中間電圧Ｖｄｄ／２が出力される。

メモリマクロ１５０〜１８０は、各々、メモリアレイ１５１、データ出力回路１５２、および周辺回路１５３を有する。各メモリマクロに配置されるメモリアレイ１５１には、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐが接続される。

周辺回路１５３は、メモリアレイ１５１が有する複数のメモリセル（詳細は後述）から１つのメモリセルを選択する。データ出力回路１５２は、周辺回路１５３で選択されたメモリセルのデータを出力データＤｏｕｔとして出力する。周辺回路１５３によるメモリセルの選択は、認証制御回路１０１が出力する読出し信号Ｒｄおよびアドレス信号Ａｄｄに基づき行われる。各メモリマクロは、内部バスＩ−Ｂｕｓに接続される。

ＢＩＳＴ制御回路１０２は、メモリマクロ１５０〜１８０の出力データＤｏｕｔを格納する。ＢＩＳＴ制御回路１０２は、認証制御回路１０１からリクエスト信号ＲＱを受け取ると、出力データＤｏｕｔをメモリデータＭＤとして返す。認証制御回路１０１は、このメモリデータＭＤに基づき、半導体装置の固有識別情報としてチップ固有識別情報Ｃｈｉｐ＿ｉｄを出力する。

図２を参照して、中間電圧発生回路１１０の回路図を説明する。
中間電圧発生回路１１０は、一般的なバンドギャップ・リファレンス回路であり、電源電圧Ｖｄｄおよび電源電圧Ｖｓｓが印加される。アンプ回路１１１の出力端子と電源電圧Ｖｓｓとの間には、抵抗Ｒ１、抵抗Ｒ２およびダイオードＤ１がこの順序で直列接続される。抵抗Ｒ１と抵抗Ｒ２との接続点Ｎ１は、アンプ回路１１１の反転入力端子に接続される。アンプ回路１１１の出力端子と電源電圧Ｖｓｓとの間には前記の回路と並列に、抵抗Ｒ３およびダイオードＤ２がこの順序で直列接続される。抵抗Ｒ３とダイオードＤ２のアノードとの接続点Ｎ２は、アンプ回路１１１の非反転入力端子に接続される。

図３を参照して、アンプ回路１１１の具体的回路構成を説明する。
アンプ回路１１１は、カレントミラー型の差動アンプ回路である。ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、ｐ型トランジスタ、と記載する。ｎ型ＭＯＳＦＥＴも同様に、ｎ型トランジスタ、と記載する。両トランジスタとも、単に、ＭＯＳトランジスタと記載する場合もある。）Ｍ１は、飽和領域で動作する定電流源である。そのソースには電源電圧Ｖｄｄが印加され、ゲートには電源電圧Ｖｓｓが印加される。

ｐ型トランジスタＭ２のソースは、ｐ型トランジスタＭ１のドレインに接続し、ゲートを反転入力端子Ｎ１とする。ｐ型トランジスタＭ３のソースもｐ型トランジスタＭ１のドレインに接続し、そのゲートを非反転入力端子Ｎ２とする。ｐ型トランジスタＭ２およびＭ３のドレインは、ｎ型トランジスタＭ４およびＭ５のドレインにそれぞれ接続される。

ｎ型トランジスタＭ４およびＭ５のソースには電源電圧Ｖｓｓが印加され、ｎ型トランジスタＭ４のゲートおよびドレインは、ｎ型トランジスタＭ５のゲートと共通に接続される。従って、ｎ型トランジスタＭ４とＭ５は、カレントミラー回路として動作する。このカレントミラー回路はカレントミラー型の差動アンプ回路であり、非反転入力端子Ｎ２と反転入力端子Ｎ１に印加される差動信号を受けて、ｐ型トランジスタＭ３とｎ型トランジスタＭ５のドレインを共通にしたノードから中間電圧Ｖｄｄ／２を出力する。

この中間電圧Ｖｄｄ／２の値は、図２の中間電圧発生回路１１０において、抵抗Ｒ１、抵抗Ｒ２、および抵抗Ｒ３の値により、適宜設定される。本実施の形態１では、中間電圧Ｖｄｄ／２の値は、電源電圧Ｖｄｄと電源電圧Ｖｓｓとの差分を２で除算した値に等しいとする。

図４を参照して、図１に示すメモリアレイ１５１が有するメモリセルＭＣの構成を説明する。

メモリセルＭＣは、クロスカップル接続されたインバータＩｎ０およびインバータＩｎ１と、インバータＩｎ０の出力ノードＮ００及びビット線ＢＬの間に接続されたｎ型トランジスタＭ０４と、インバータＩｎ１の出力ノードＮ０１及びビット線／ＢＬの間に接続されたｎ型トランジスタＭ０５とで構成される。

インバータＩｎ０は、ｐ型トランジスタＭ００とｎ型トランジスタＭ０２とで構成される。ｐ型トランジスタＭ００のソースはセル電源配線Ｖｄｄｐに接続され、ｎ型トランジスタＭ０２のソースはセル電源配線Ｖｓｓｎに接続される。ｐ型トランジスタＭ００のドレインとｎ型トランジスタＭ０２のドレインは、出力ノードＮ００として共通に接続される。

インバータＩｎ１は、ｐ型トランジスタＭ０１とｎ型トランジスタＭ０３で構成される。ｐ型トランジスタＭ０１のソースはセル電源配線Ｖｄｄｐに接続され、ｎ型トランジスタＭ０３のソースはセル電源配線Ｖｓｓｎに接続される。ｐ型トランジスタＭ０１のドレインとｎ型トランジスタＭ０３のドレインは、出力ノードＮ０１として共通に接続される。

インバータＩｎ０を構成するｐ型トランジスタＭ００のゲートおよびｎ型トランジスタＭ０２のゲートは、出力ノードＮ０１と共通に接続される。インバータＩｎ１を構成するｐ型トランジスタＭ０１のゲートおよびｎ型トランジスタＭ０３のゲートは、出力ノードＮ００と共通に接続される。

このクロスカップル接続されたインバータＩｎ０とインバータＩｎ１はラッチ回路を構成し、出力ノードＮ００または出力ノードＮ０１は電源電圧Ｖｓｓもしくは電源電圧Ｖｄｄの電圧を保持し、互いの出力ノードで相補の関係を保ちながらデータを記憶する。本明細書では、以降、出力ノードＮ００および出力ノードＮ０１を、各々、記憶ノードＮ００および記憶ノードＮ０１とも記載する。

ｎ型トランジスタＭ０４およびＭ０５の各ゲートはワード線ＷＬと接続される。ワード線ＷＬの電位の立ち上がりによりｎ型トランジスタＭ０４およびＭ０５を導通状態とし、記憶ノードＮ００およびＮ０１から各ビット線へのデータの読み出し、または各ビット線から記憶ノードＮ００およびＮ０１へのデータの書き込みを行う。

図５を参照して、本発明の実施の形態１に係る電源制御回路１４０＿１とメモリアレイ１５１の詳細な構成を説明する。

電源制御回路１４０＿１は、入力ノードＮｃ１、中間電圧入力ノードＮｄ、電源電圧出力ノードＮｎ、および電源電圧出力ノードＮｐを有する。ｎ型トランジスタＭｖｎ０のドレインは電源電圧出力ノードＮｎに接続され、そのソースには電源電圧Ｖｓｓが印加される。ｐ型トランジスタＭｖｐ０のドレインは電源電圧出力ノードＮｐに接続され、そのソースは電源電圧Ｖｄｄが印加される。ｎ型トランジスタＭｖｎ０とｐ型トランジスタＭｖｐ０のドレイン間は、ｐ型トランジスタＭｈｓを介して接続される。

また、電源電圧出力ノードＮｎおよび電源電圧出力ノードＮｐは、ｐ型トランジスタＭｈｄおよびｐ型トランジスタＭｈｕの各ドレインとそれぞれ接続される。ｐ型トランジスタＭｈｄおよびｐ型トランジスタＭｈｕの各ソースは、中間電圧入力ノードＮｄへ共通に接続される。ｐ型トランジスタＭｈｄ、Ｍｈｕ、およびＭｈｓの各ゲートは共通に接続されるとともに、後述する信号Ｓが印加される。

入力ノードＮｃ１に印加された認証制御信号ＣＴＬｖは、ｐ型トランジスタＭｖｐ０のゲートおよびインバータＩＶ０に印加される。インバータＩＶ０は認証制御信号ＣＴＬｖの論理レベルを反転した信号／ＣＴＬｖを出力し、ｎ型トランジスタＭｖｎ０のゲートに入力する。インバータＩＶ０、ＩＶ１、およびＩＶ２は順次接続した三段のインバータ段であり、認証制御信号ＣＴＬｖの論理レベルを反転した信号ａを生成する。

インバータＩＶ２が出力する信号ａはパルス発生回路ＯＳＰに入力される。パルス発生回路ＯＳＰは、遅延回路ＤＬＹ、インバータＩＶ３、ＮＯＲ回路ＮＲ０、およびインバータＩＶ４を有する。遅延回路ＤＬＹは、信号ａを遅延時間Ｔｄｌｙ遅延させた信号ａｄｌｙを出力する。インバータＩＶ３は、信号ａｄｌｙの論理レベルを反転させ、信号／ａｄｌｙを出力する。ＮＯＲ回路ＮＲ０は信号ａと信号／ａｄｌｙのＮＯＲ論理を取り、信号／Ｓを出力する。インバータＩＶ４は信号／Ｓの論理レベルを反転させ、信号Ｓを出力する。

メモリアレイ１５１は、メモリセルＭＣをビット線ＢＬ、／ＢＬ方向またはワード線ＷＬ方向、もしくは両方向にアレイ状に配置した複数ビットのメモリセルを有している。図５ではビット線方向のみに、メモリセルＭＣ００（ワードアドレスが０番地、ビットアドレスが０番地）からメモリセルＭＣ０（ｎ−１）（ワードアドレスが０番地、ビットアドレスが（ｎ−１）番地）までのメモリセルを配置している。なお、個々のメモリセルＭＣ００からＭＣ０（ｎ−１）を総称して、メモリセルＭＣと記載する。

電源制御回路１４０＿１が出力する電源電圧Ｖｄｄおよび電源電圧Ｖｓｓは、各々、セル電源配線Ｖｄｄｐおよびセル電源配線Ｖｓｓｎを介してメモリセルＭＣに印加される。また、セル電源配線Ｖｓｓｎとセル電源配線Ｖｄｄｐは、メモリアレイ１５１内の各メモリセルに配線する。図５に示すメモリアレイ１５１ではビット線対を１ビットの構成にしているが、ビット線対がワード線方向に複数ビットあるメモリセルアレイについては、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐを各々ワード線ＷＬ方向に延在させ、各メモリセルに接続する。

セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐの寄生容量を、各々、寄生容量Ｃｄおよび寄生容量Ｃｕとする。図５には図示しないが、セル電源配線Ｖｓｓｎとセル電源配線Ｖｄｄｐにはそれぞれ寄生抵抗がある。

図６を参照して、電源制御回路１４０＿１の動作を説明する。
図６（ａ）に示すように、時刻ｔ１に、認証要求信号Ａｒｑに応答して認証制御信号ＣＴＬｖがロウレベルからハイレベルに切り替わる。認証制御信号ＣＴＬｖをゲートに入力するｐ型トランジスタＭｖｐ０は導通状態から非導通状態になる。従って、時刻ｔ１以降では、セル電源配線Ｖｄｄｐへの電源電圧Ｖｄｄの供給は遮断される。

図６（ｂ）に示すように、時刻ｔ２では認証制御信号ＣＴＬｖを入力とするインバータＩＶ０は入力信号を反転し、信号／ＣＴＬｖを出力する。この信号をゲートの入力とするｎ型トランジスタＭｖｎ０は導通状態から非導通状態になる。従って、時刻ｔ２以降では、セル電源配線Ｖｓｓｎへ供給する電源電圧Ｖｓｓは遮断される。

信号／ＣＴＬｖはインバータＩＶ１とＩＶ２を経て、図６（ｃ）に示す時刻ｔ３で出力信号ａがハイレベルからロウレベルに切り替わる。

図６（ｃ）と（ｄ）に示すように、信号ａが時刻ｔ３でロウレベルに切り替わり、時刻ｔ５では信号／ａｄｌｙがハイレベルに切り替わる。時刻ｔ３からｔ５までの期間は遅延回路ＤＬＹとインバータＩＶ３による回路遅延である。ＮＯＲ回路ＮＲ０は、信号ａと信号／ａｄｌｙのＮＯＲ論理を取り、両信号がロウレベルの期間では信号／Ｓをハイレベルにする。

図６（ｅ）に示すように、時刻ｔ４からｔ６までの遅延時間Ｔｄｌｙでは、インバータＩＶ４は、入力信号／Ｓを反転し出力信号Ｓとしてロウレベルを維持する。このロウレベルの期間は上記のｔ３からｔ５までの期間を、ＮＯＲ回路ＮＲ０とインバータＩＶ４の回路遅延分だけシフトした期間であり、遅延回路ＤＬＹの遅延時間Ｔｄｌｙにより支配的に決定される。これは遅延回路ＤＬＹの遅延がインバータＩＶ３の回路遅延よりも極端に長いためである。従って以降の説明では、信号Ｓのロウレベル期間を、遅延回路ＤＬＹが作る遅延時間Ｔｄｌｙと実質的には等しいものとして取り扱う。

図６（ｆ）に示すように、時刻ｔ４において信号Ｓがハイからロウレベルに切り替わると、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐの電位は、電源電圧Ｖｓｓおよび電源電圧Ｖｄｄから中間電圧Ｖｄｄ／２に向けて、それぞれ上昇または下降を開始する。信号Ｓがロウレベルに切り替わることで、図５に示すｐ型トランジスタＭｈｓは導通状態となり、電源電圧出力ノードＮｎとＮｐとを短絡する。また、ｐ型トランジスタＭｈｕとｐ型トランジスタＭｈｄも導通状態となり、中間電圧発生回路１１０が発生する中間電圧Ｖｄｄ／２を電源電圧出力ノードＮｎおよび電源電圧出力ノードＮｐに供給する。

図６（ｅ）に示すように、時刻ｔ４からｔ６までの遅延時間Ｔｄｌｙでは、認証制御信号ＣＴＬｖと信号／ＣＴＬｖはそれぞれハイレベルとロウレベルを維持し、また信号Ｓはロウレベルを維持している。従って、セル電源配線Ｖｓｓｎとセル電源配線Ｖｄｄｐの電位は中間電圧Ｖｄｄ／２を維持する。

一定の遅延時間Ｔｄｌｙ後、信号Ｓはロウレベルからハイレベルに切り替わる。この切り替わりは、信号／ａｄｌｙが時刻ｔ５でハイレベルになるためである。これにより、ｐ型トランジスタＭｈｓ、Ｍｈｕ、およびＭｈｄは非導通状態になる。図６（ａ）と（ｂ）と（ｃ）に示すように、時刻ｔ７では認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わり、信号／ＣＴＬｖおよび信号ａは、それぞれ時刻ｔ８および時刻ｔ９で論理レベルを反転させる。従って、時刻ｔ７と時刻ｔ８のそれぞれ時刻で、ｐ型トランジスタＭｖｐ０およびｎ型トランジスタＭｖｎ０は非導通状態から導通状態になる。

導通状態のｐ型トランジスタＭｖｐ０は、セル電源配線Ｖｄｄｐの電位を中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄへ上昇させる。また、導通状態のｎ型トランジスタＭｖｎ０は、セル電源配線Ｖｓｓｎの電位を中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓへ下降させる。なお、図６（ａ）と（ｂ）において、時刻ｔ７と時刻ｔ８の時間差は、インバータＩＶ０が生じる回路遅延であり、遅延回路ＤＬＹなどの回路遅延と比べて短く、実質的には同時刻と見なせる。

図７を参照して、本発明の実施の形態１に係る半導体装置が備える識別情報生成回路１００＿１の動作を説明する。

図７（ａ）、（ｂ）、（ｅ）および（ｆ）は、図６（ａ）、（ｂ）、（ｅ）、および（ｆ）にそれぞれ対応する。図７（ｅ）に示すように、時刻ｔ４から時刻ｔ６までの遅延時間Ｔｄｌｙでは信号Ｓはロウレベルを維持する。

図７（ｆ）に示すように、時刻ｔ４ではセル電源配線Ｖｓｓｎとセル電源配線Ｖｄｄｐの電位は、それぞれ電源電圧Ｖｓｓおよび電源電圧Ｖｄｄから中間電圧Ｖｄｄ／２に上昇または下降を開始し、時刻ｔ４１では中間電圧Ｖｄｄ／２に達する。また、認証制御信号ＣＴＬｖがハイレベルを保持する時刻ｔ４１から時刻ｔ７までの期間では、セル電源配線Ｖｓｓｎとセル電源配線Ｖｄｄｐの電位は中間電圧Ｖｄｄ／２を維持する。なお既述の通り、時刻ｔ８は時刻ｔ７とほぼ同時刻であり、図７では同時刻として扱っている。

図４を参照して、時刻ｔ７直前におけるメモリセルＭＣの記憶ノードＮ００およびＮ０１の電位について説明する。時刻ｔ４から時刻ｔ１３までの期間において、ワード線ＷＬの電位は電源電圧Ｖｓｓに設定される。即ち、ｎ型トランジスタＭ０４およびＭ０５は非導通状態であり、メモリセルＭＣの記憶ノードＮ００およびＮ０１は、ビット線ＢＬおよび／ＢＬからそれぞれ電気的に遮断される。

時刻ｔ４から時刻ｔ６までの遅延期間Ｔｄｌｙでは信号Ｓはロウレベルであり、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐに中間電圧Ｖｄｄ／２が印加される。その結果、メモリセルＭＣ内のインバータＩｎ０とＩｎ１を構成する４つのＭＯＳトランジスタのドレインとソースおよびゲートの電位は中間電圧Ｖｄｄ／２を保持する。また、メモリセルＭＣ内の記憶ノードＮ００およびＮ０１も中間電圧Ｖｄｄ／２になる。

このとき、記憶ノードＮ００またはＮ０１の電位が、中間電圧Ｖｄｄ／２よりも４つのＭＯＳトランジスタのうちのいずれかの閾値電圧分だけ高くなる場合、または低くなる場合が危惧される。しかし、ＭＯＳトランジスタではリーク電流（ゲート・リークやサブスレッショルド・リーク）が生じ、二つの記憶ノードＮ００およびＮ０１の電位は中間電圧Ｖｄｄ／２になる。

図７に示すように、時刻ｔ７から時刻ｔ１３までの遷移時間Ｔｔの期間において、セル電源配線ＶｓｓｎおよびＶｄｄｐの電位を中間電圧Ｖｄｄ／２から元の電位である電源電圧ＶｓｓおよびＶｄｄに復帰させる。

本発明の実施の形態１に係る半導体装置のチップ固有識別情報生成機能を説明するに際し、一例として、以下の関係を前提とする。メモリセルＭＣを構成するｐ型トランジスタＭ００の閾値電圧Ｖｔｈ００はｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１よりも高く、ｎ型トランジスタＭ０３の閾値電圧Ｖｔｈ０３はｎ型トランジスタＭ０２の閾値電圧Ｖｔｈ０２よりも高い。さらに、ｎ型トランジスタの閾値電圧はｐ型トランジスタの閾値電圧よりも高い、とする。即ち、次の関係を前提条件とする。
Ｖｔｈ０１ ＜ Ｖｔｈ００ ＜ Ｖｔｈ０２ ＜ Ｖｔｈ０３
ここで、記号”＜”は、左辺が右辺より小さいことを示す不等号である。

なお、この前提条件は本実施の形態について説明を簡明にするための条件であり本質的な条件ではない。また、ｎ型トランジスタの閾値電圧（Ｖｔｈｎ）は正の値を有するのに対し、ｐ型トランジスタの閾値電圧（Ｖｔｈｐ）は負の値を有する。本明細書や添付図面では、ｐ型トランジスタの閾値電圧（例えば、Ｖｔｈ００）という記載は特に明示しない限り、閾値電圧の絶対値を意味している。

図７（ｆ）において、セル電源配線ＶｓｓｎとＶｄｄｐの電位は時刻ｔ７では中間電圧Ｖｄｄ／２であり、ｔ７以降でそれぞれ下降または上昇する。一方、それら４つのＭＯＳトランジスタのゲート−ソース間電圧がいずれかの最も低い閾値電圧を超えるまでは、４つのＭＯＳトランジスタのゲート電位は中間電圧Ｖｄｄ／２に維持されている。

メモリセルＭＣを構成するｎ型トランジスタ（Ｍ０２、Ｍ０３）のソースはセル電源配線Ｖｓｓｎで制御され、ｐ型トランジスタ（Ｍ００、Ｍ０１）のソースはセル電源配線Ｖｄｄｐで制御されるため、時刻ｔ７以降で４つのＭＯＳトランジスタのゲート−ソース間の電位差が増加し始める。

時刻ｔ９において、ｐ型トランジスタＭ０１のソース−ゲート間電位が閾値電圧Ｖｔｈ０１に達したとする。これは４つのＭＯＳトランジスタ（Ｍ００、Ｍ０１、Ｍ０２、およびＭ０３）のうち最も低い閾値電圧であるｐ型トランジスタＭ０１が最初に導通状態になったことを意味している。

その結果、中間電圧Ｖｄｄ／２に保持されていた記憶ノードＮ０１の電位は、ｐ型トランジスタＭ０１の導通状態と共に時刻ｔ９から、上昇を開始する。一方、記憶ノードＮ０１にゲートが接続されているｐ型トランジスタＭ００は、そのソース電位（セル電源配線Ｖｄｄｐの電位）が上昇しても、記憶ノードＮ０１の電位（Ｍ００のゲート電位）も上昇するため、非導通状態を保持する。

時刻ｔ７以降、セル電源配線Ｖｓｓｎの電位も、中間電圧Ｖｄｄ／２から下降を開始する。このセル電源配線Ｖｓｓｎの電位下降は２つのｎ型トランジスタ（Ｍ０２、Ｍ０３）のソース−ゲート間電圧の増加をもたらす。

時刻ｔ１０において、記憶ノードＮ０１の電位とセル電源配線Ｖｓｓｎの電位との差、即ち、ｎ型トランジスタＭ０２のゲート−ソース間電圧が閾値電圧Ｖｔｈ０２に達する。この時刻において、記憶ノードＮ０１の電位は、中間電圧Ｖｄｄ／２を超えた値を有している。

時刻ｔ１０において、もう一方のｎ型トランジスタＭ０３のゲート電位は、中間電圧Ｖｄｄ／２を保持している。これは、ｐ型トランジスタＭ００が非導通状態であり、記憶ノードＮ００の電位は時刻ｔ７における値を保持しているからである。

時刻ｔ１０において記憶ノードＮ００の電位は中間電圧Ｖｄｄ／２を保持し、記憶ノードＮ０１の電位は中間電圧Ｖｄｄ／２を超えた値である。また前提条件として、閾値電圧Ｖｔｈ０２が閾値電圧Ｖｔｈ０３より低いことから、ｎ型トランジスタＭ０２が導通状態になり、ｎ型トランジスタＭ０３は非道通状態を保持している。その結果、中間電圧Ｖｄｄ／２に保持されていた記憶ノードＮ００の電位は、時刻ｔ１０以降、ｎ型トランジスタＭ０２の導通状態と共に下降を開始する。

ここで、閾値電圧Ｖｔｈ０２が閾値電圧Ｖｔｈ０３より高い場合でも、記憶ノードＮ０１とセル電源配線Ｖｓｓｎとの電位差よりも記憶ノードＮ００とセル電源配線Ｖｓｓｎの電位差の方が低いのでｎ型トランジスタＭ０３よりも先にｎ型トランジスタＭ０２が導通状態になる。このように動作する条件は、閾値電圧Ｖｔｈ０３およびＶｔｈ０２のバラツキの差が、少なくとも閾値電圧Ｖｔｈ０１よりも低ければ前述の動作は成立する。

また、ｎ型トランジスタの閾値電圧のバラツキがｐ型トランジスタの閾値電圧よりも高くなることはない。さらに、４つのＭＯＳトランジスタのうち最小の閾値電圧がｎ型トランジスタである場合も、これまでの説明と同様に動作し、メモリセル内の記憶データが出現する。

時刻ｔ１１では記憶ノードＮ０１の電位とセル電源配線Ｖｄｄｐの電位が同電位となり、時刻ｔ１１以降では記憶ノードＮ０１とセル電源配線Ｖｄｄｐが同電位に推移する。また、時刻ｔ１３では、記憶ノードＮ０１の電位は電源電圧Ｖｄｄに達する。

同様に、時刻ｔ１２では記憶ノードＮ００の電位とセル電源配線Ｖｓｓｎの電位が同電位となり、時刻ｔ１２以降では記憶ノードＮ００とセル電源配線Ｖｓｓｎとは同電位に推移する。また、時刻ｔ１３では、記憶ノードＮ００の電位は電源電圧Ｖｓｓに達する。

時刻ｔ１３以降、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐには、それぞれ電源電圧Ｖｓｓおよび電源電圧Ｖｄｄが印加される。メモリアレイ１５１を構成する各メモリセルＭＣが保持する記憶ノードＮ００およびＮ０１のデータ（電位情報）は、ワード線ＷＬにより選択されてビット線ＢＬおよび／ＢＬに出力される。図１に示すように、データ出力回路１５２は、ビット線ＢＬおよび／ＢＬのデータに基づき、各メモリセルＭＣのデータを出力データＤｏｕｔとしてＢＩＳＴ制御回路１０２へ出力する。

ＢＩＳＴ制御回路１０２は、認証制御回路１０１からのリクエスト信号ＲＱに応答して、各メモリセルＭＣのデータをメモリデータＭＤとして認証制御回路１０１へ返す。認証制御回路１０１は、このメモリデータＭＤを、チップ固有識別情報Ｃｈｉｐ＿ｉｄとして出力する。

以上の説明が示すように、電源制御回路１４０＿１は、遅延時間Ｔｄｌｙで設定される所定の時間が経過するまでに、メモリセルＭＣを構成するラッチ回路内の４つのＭＯＳトランジスタにおいてソース、ドレイン、およびゲートの電位を中間電圧Ｖｄｄ／２に設定する。その後、電源制御回路１４０＿１は、インバータＩｎ０およびＩｎ１のｐ型トランジスタのソース電位を中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄまで上昇させる。同様に、インバータＩｎ０およびＩｎ１のｎ型トランジスタのソース電位を中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓまで下降させる。

この結果、４つのＭＯＳトランジスタうち、最小の閾値電圧を有するＭＯＳトランジスタのドレインと接続されている記憶ノードＮ００またはＮ０１がそのＭＯＳトランジスタのソースと接続される。例えば、インバータＩｎ１が有するｐ型トランジスタＭ０１の閾値電圧が最小の場合、記憶ノードＮ０１の電位は、中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄに向けて上昇を開始する。

メモリセルを構成するラッチ回路内の４つのＭＯＳトランジスタにおいて、最小の閾値電圧を有するＭＯＳトランジスタが導通状態になると、そのＭＯＳトランジスタ（例えばｐ型）が属するインバータと対をなすインバータの他方の導電型（例えばｎ型）のＭＯＳトランジスタが導通を開始する。

それら導通を開始した各トランジスタのドレインである記憶ノードＮ００またはＮ０１はそれぞれのソース電位となる。従って、メモリセルＭＣ内で発生したデータは、メモリセルを構成するインバータＩｎ０およびＩｎ１内のＭＯＳトランジスタの閾値電圧のバラツキにより決定される。また、この閾値電圧はランダムにばらつくため、メモリセル内に現れるデータはランダムなデータとなる。さらに、このデータは、メモリセル内の二つのインバータを構成する４つのＭＯＳトランジスタの閾値電圧で決定されるため、再動作を行った場合に同じデータを出現させる再現性が高い。

＜実施の形態１の変形例１＞
図８を参照して、本発明の実施の形態１の変形例１に係る電源制御回路１４０＿１１の回路ブロック構成を説明する。

電源制御回路１４０＿１１は、図５に示す実施の形態１に係る電源制御回路１４０＿１に、遅延制御回路ＤＬｎを追加した構成である。電源制御回路１４０＿１１において、図５と同一の符号が付与される機能ブロック、トランジスタ、および信号配線等の機能や構成は、電源制御回路１４０＿１と同一であり、それらの説明は省略する。

この変形例では、ランダムなデータをメモリセル内で発生するための操作として、セル電源配線Ｖｄｄｐの電位を中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄに上昇させるタイミングと、セル電源配線Ｖｓｓｎの電位を中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓに下降させるタイミングに時間差を設ける。これにより、記憶ノードＮ００およびＮ０１に発生するデータを決定する要素を２つのｐ型トランジスタの閾値電圧の差異のみにすることで、データ出現の再現性をさらに高くしている。

遅延制御回路ＤＬｎは、遅延回路ＤＬＹ１とＮＯＲ回路ＮＲ１により構成する。遅延回路ＤＬＹ１は、入力ノードＮｃ１に印加された認証制御信号ＣＴＬｖを遅延時間Ｔｄｌｙ１だけ遅延させた信号ＣＬｄｌｙ１を出力する。ＮＯＲ回路ＮＲ１は、認証制御信号ＣＴＬｖと信号ＣＬｄｌｙ１のＮＯＲ論理を取り、その結果を信号ＣＬｎとして出力する。

メモリアレイ１５１は、図５に示すメモリアレイ１５１と同一の構成である。メモリアレイ１５１に含まれるメモリセルＭＣの構成は、図４に示すメモリセルＭＣと同一であり、本図ではメモリセルＭＣ内のインバータＩｎ０およびＩｎ１のみを示した。

図９は、図８に示す実施の形態１の変形例１に係る電源制御回路１４０＿１１の動作波形の概略である。図９を参照して、電源制御回路１４０＿１１の動作を説明する。

図９（ａ）に示すように、認証要求信号Ａｒｑに応答して認証制御信号ＣＴＬｖは時刻ｔ１でロウレベルからハイレベルになる。この認証制御信号ＣＴＬｖをゲートに入力するｐ型トランジスタＭｖｐ０は、電源電圧出力ノードＮｐへ供給する電源電圧Ｖｄｄを遮断する。

図９（ａ）、（ｂ）に示すように、時刻ｔ１で認証制御信号ＣＴＬｖはロウレベルからハイレベルに切り替わり、ＮＯＲ回路ＮＲ１の出力信号ＣＬｎはハイレベルからロウレベルに切り替わる。このとき、時刻ｔ１から時刻ｔ２までの遅れはＮＯＲ回路ＮＲ１の回路遅延である。この信号ＣＬｎの切り替わりにより、ｎ型トランジスタＭｖｎ０は電源電圧出力ノードＮｎへの電源電圧Ｖｓｓの供給を遮断する。

つぎに、時刻ｔ１に認証制御信号ＣＴＬｖがロウレベルからハイレベルに切り替わると、パルス発生回路ＯＳＰは、図６と同様にハイレベルにある信号Ｓを時刻ｔ３から時刻ｔ５までの遅延時間Ｔｄｌｙの期間でロウレベルに維持する。

図９（ｄ）に示すように、時刻ｔ３に、セル電源配線Ｖｓｓｎの電位は電源電圧Ｖｓｓから上昇を開始し、時刻ｔ４で中間電圧Ｖｄｄ／２に達する。同様に、時刻ｔ３に、セル電源配線Ｖｄｄｐの電位は電源電圧Ｖｄｄから下降し、時刻ｔ４で中間電圧Ｖｄｄ／２に達する。このセル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐが中間電圧Ｖｄｄ／２に達する時刻は、本図では時刻ｔ４として同一の時刻とした。しかし、実際には必ずしも同一の時刻でなくとも良く、次の動作が始まる時刻ｔ６までに両セル電源配線の電位が中間電圧Ｖｄｄ／２電位になっていれば良い。

時刻ｔ６に、認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わり、認証制御信号ＣＴＬｖをゲートの入力にするｐ型トランジスタＭｖｐ０は、電源電圧出力ノードＮｐへの電源電圧Ｖｄｄの供給を開始する。従って、メモリセルＭＣのｐ型トランジスタＭ００およびＭ０１のソース電位は、中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄに向かって上昇する。一方、時刻ｔ８に信号ＣＬｎがロウレベルからハイレベルに切り替わると、中間電圧Ｖｄｄ／２を維持していたセル電源配線Ｖｓｓｎの電位は下降を開始する。

上記のセル電源配線Ｖｓｓｎの電位の変化を以下に説明する。図８に示す遅延制御回路ＤＬｎに着目する。図９（ａ）、（ｂ）に示すように、時刻ｔ６に認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わる。ＮＯＲ回路ＮＲ１は、認証制御信号ＣＴＬｖおよび遅延信号ＣＬｄｌｙ１の両者がロウレベルに切り替わるまで、出力信号ＣＬｎをロウレベルに維持する。時刻ｔ６に認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わると、遅延信号ＣＬｄｌｙ１は遅延時間Ｔｄｌｙ１が経過する時刻ｔ８までハイレベルを維持する。従って、出力信号ＣＬｎをゲートの入力にするｎ型トランジスタＭｖｎ０は非導通状態を維持している。

時刻ｔ６から遅延時間Ｔｄｌｙ１経過後の時刻ｔ８に、遅延信号ＣＬｄｌｙ１はハイレベルからロウレベルに切り替わる。この結果、ＮＯＲ回路ＮＲ１の出力信号ＣＬｎはロウレベルからハイレベルに切り替わり、ｎ型トランジスタＭｖｎ０は導通状態となる。セル電源配線Ｖｓｓｎの電位は、ｎ型トランジスタＭｖｎ０を介して中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓの電位へ下降を開始する。

図９（ｄ）では、図８のインバータＩｎ０とＩｎ１の回路図を参照しながら、時刻ｔ６以降のメモリセルの記憶ノードＮ００およびＮ０１の電位変化を説明する。ここで、説明を簡明化するため、インバータＩｎ１のｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１は、インバータＩｎ０のｐ型トランジスタＭ００の閾値電圧Ｖｔｈ００より低いと仮定する。なお、時刻ｔ６におけるインバータＩｎ０およびＩｎ１を構成する４つのトランジスタのソース、ドレイン、およびゲートの電位は、いずれも中間電圧Ｖｄｄ／２である。

ｐ型トランジスタＭ０１のソースとゲートの電位差は、時刻ｔ６から上昇するセル電源配線Ｖｄｄｐの電位と記憶ノードＮ００が維持するＶｄｄ／２電位を受けて、時刻ｔ７にｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１に達する。これは、前記の仮定であるＶｔｈ０１＜Ｖｔｈ００を踏まえて、ｐ型トランジスタＭ００よりもｐ型トランジスタＭ０１の方が先に閾値電圧に達するからである。従ってｐ型トランジスタＭ０１が導通状態となり、時刻ｔ７から記憶ノードＮ０１の電位は上昇を開始する。時刻ｔ６から遷移時間Ｔｔｐ経過後の時刻ｔ９では、記憶ノードＮ０１の電位は、電源電圧Ｖｄｄに達する。

時刻ｔ８に信号ＣＬｎがロウからハイレベルに切り替わるとｎ型トランジスタＭｖｎ０が導通状態となり、電源電圧出力ノードＮｎに電源電圧Ｖｓｓの供給が開始される。この結果、ｎ型トランジスタＭ０２とＭ０３のソース電位は、中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓに向けて下降を開始する。

時刻ｔ８の時点で、記憶ノードＮ００と同電位にあるｎ型トランジスタＭ０３のゲート電位は中間電圧Ｖｄｄ／２を維持しているのに対し、記憶ノードＮ０１と同電位にあるｎ型トランジスタＭ０２のゲート電位は、中間電圧Ｖｄｄ／２より高い電位状態にある。このため、先行してｐ型トランジスタＭ０１が導通状態になると、インバータＩｎ１を対として対向するインバータＩｎ０内のｎ型トランジスタＭ０２が導通状態になる。時刻ｔ８から遷移時間Ｔｔｎ経過した時刻ｔ１０に、記憶ノードＮ００の電位は、電源電圧Ｖｓｓに達する。

時刻ｔ８以降の記憶ノードＮ００およびＮ０１の電位変化に対する、インバータＩｎ１内のｎ型トランジスタＭ０３の影響を考察する。ｎ型トランジスタＭ０２およびＭ０３の閾値電圧を、各々、Ｖｔｈ０２およびＶｔｈ０３とする。それらの閾値電圧がばらついて、Ｖｔｈ０２＞Ｖｔｈ０３、またはＶｔｈ０２＜Ｖｔｈ０３であっても両者の閾値電圧の差の絶対値｜Ｖｔｈ０２−Ｖｔｈ０３｜が少なくともｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１よりも大きくない限り、ｎ型トランジスタＭ０２がｎ型トランジスタＭ０３よりも先に導通状態となり、記憶ノードＮ００の電位が電源電圧Ｖｓｓに下降する。

ｎ型トランジスタＭ０２およびＭ０３は同一のゲートサイズであり、同一のデバイス特性を有するように製造したデバイスである。また、ｎ型トランジスタＭ０２およびＭ０３は隣接配置されている。このため、製造ばらつきによってもたらされる、これらの閾値電圧のバラツキがｐ型トランジスタＭ０１の閾値電圧の絶対値｜Ｖｔｈ０１｜よりも大きくなることはない。

時刻ｔ１０以降に、データ出力回路１５２（図１参照）は、各メモリセルＭＣのデータを出力データＤｏｕｔとしてＢＩＳＴ制御回路１０２へ出力する。ＢＩＳＴ制御回路１０２は、認証制御回路１０１からのリクエスト信号ＲＱに応答して、各メモリセルＭＣのデータをメモリデータＭＤとして認証制御回路１０１へ返す。認証制御回路１０１は、このメモリデータＭＤを、チップ固有識別情報Ｃｈｉｐ＿ｉｄとして出力する。

実施の形態１の変形例１に係る電源制御回路１４０＿１１は、メモリセルＭＣ内のインバータＩｎ０とＩｎ１を構成する４つのＭＯＳトランジスタのソース、ドレイン、およびゲートを同電位（中間電圧Ｖｄｄ／２）にする。その後、２つのｐ型トランジスタＭ００およびＭ０１の共通ソースの電位（セル電源配線Ｖｄｄｐの電位）を上昇させる。２つのｐ型トランジスタのうち、閾値電圧の低いトランジスタが導通状態となる。導通状態になったトランジスタは記憶ノードＮ００またはＮ０１の電位を上昇させる。

セル電源配線Ｖｄｄｐの電位が上昇を開始する時刻ｔ６から遅延時間Ｔｄｌｙ１経過後の時刻ｔ８の期間までに、２つのｐ型トランジスタ（Ｍ００およびＭ０１）の一方を導通状態にし、セル電源配線Ｖｓｓｎの電位を中間電圧Ｖｄｄ／２に維持する。遅延時間Ｔｄｌｙ１経過後、ｎ型トランジスタＭ０２およびＭ０３のソース電位でもある、セル電源配線Ｖｓｓｎの電位を下降させる。

これによりメモリセル内に現れるランダムなデータは、ｐ型トランジスタの閾値電圧のバラツキのみで決定することができ、ｎ型トランジスタの閾値電圧の影響を回避することができる。また、メモリセル内に現れるデータの決定要素が２つのｐ型トランジスタＭ００およびＭ０１の閾値電圧の大小関係で成り立つため、記憶ノードに出現するデータの再現性は実施の形態１に比べて良い。

以上のように、本変形例の説明ではｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１はｐ型トランジスタＭ００の閾値電圧Ｖｔｈ００より低いと仮定した。この仮定は実施の形態１の変形例１に係る電源制御回路１４０＿１１の動作を簡明に説明するための条件であり、閾値電圧Ｖｔｈ０１およびＶｔｈ００の大小関係が前記の仮定でなくても、ｐ型トランジスタの閾値電圧の大小関係に基づいてメモリセル内に出現するデータが決定されることは容易に理解される。

＜実施の形態１の変形例２＞
図１０を参照して、本発明の実施の形態１の変形例２に係る電源制御回路１４０＿１２の回路ブロック構成を説明する。

電源制御回路１４０＿１２は、図５に示す実施の形態１に係る電源制御回路１４０＿１に、遅延制御回路ＤＬｐを追加した構成である。電源制御回路１４０＿１２において、図５と同一の符号が付与される機能ブロック、トランジスタ、および信号配線等の機能や構成は、電源制御回路１４０＿１と同一であり、それらの説明は省略する。

遅延制御回路ＤＬｐは、遅延回路ＤＬＹ２、インバータＩＶ３、インバータＩＶ４、およびＮＡＮＤ回路ＮＤ１を有する。遅延回路ＤＬＹ２は、入力ノードＮｃ１に印加された認証制御信号ＣＴＬｖを遅延時間Ｔｄｌｙ２だけ遅延させた信号ＣＬｄｌｙ２を出力する。インバータＩＶ３は、認証制御信号ＣＴＬｖの論理レベルを反転させた信号／ＣＴＬｖｐを出力する。インバータＩＶ４は、信号ＣＬｄｌｙ２の論理レベルを反転させた信号Ｃｄｙ２を出力する。ＮＡＮＤ回路ＮＤ１は、信号／ＣＴＬｖｐと信号Ｃｄｙ２のＮＡＮＤ論理を取り、出力信号ＣＬｐを出力する。

メモリアレイ１５１は、図５に示すメモリアレイ１５１と同一の構成であり、メモリアレイ１５１を構成するメモリセルＭＣは、図４に示すメモリセルＭＣと同一である。図１０において、メモリセルＭＣをインバータＩｎ０とＩｎ１のみで示したが、実際には図４に示す回路で構成される。

図１１は、この変形例２における主要なノードの概略的な信号波形である。図１１を参照して、電源制御回路１４０＿１２の動作を説明する。

図１１（ａ）に示すように、認証要求信号Ａｒｑに応答して、時刻ｔ１に認証制御信号ＣＴＬｖはロウレベルからハイレベルに切り替わる。また、認証制御信号ＣＴＬｖを入力とするインバータＩＶ０の出力信号／ＣＴＬｖは、図１１（ｄ）に示すように、時刻ｔ２にハイレベルからロウレベルに切り替わる。その結果、ｎ型トランジスタＭｖｎ０が非道通状態となり、電源電圧出力ノードＮｎへの電源電圧Ｖｓｓの供給が遮断される。

図１１（ａ）、（ｄ）に示すように、時刻ｔ１では認証制御信号ＣＴＬｖがハイレベルに切り替わり、遅延制御回路ＤＬｐ内のインバータＩＶ３の出力信号／ＣＴＬｖｐが時刻ｔ２にロウレベルになる。これに従いＮＡＮＤ回路ＮＤ１の出力信号ＣＬｐがハイレベルに切り替わる。その結果、ｐ型トランジスタＭｖｐ０が非導通状態となり、電源電圧出力ノードＮｐへの電源電圧Ｖｐｐの供給が遮断される。

図１１（ａ）、（ｃ）に示すように、時刻ｔ１に認証制御信号ＣＴＬｖがハイレベルに切り替わることで、パルス発生回路ＯＳＰの出力信号Ｓは、時刻ｔ３から時刻ｔ５までの遅延時間Ｔｄｌｙの期間においてロウレベルを維持する。この期間の回路動作を図１０を参照して説明すると、出力信号Ｓがロウレベルになると電源電圧出力ノードＮｎおよびＮｐは、ｐ型トランジスタＭｈｓ，Ｍｈｕ、およびＭｈｄにより短絡されるとともに、中間電圧Ｖｄｄ／２が供給される。

図１１（ｅ）に示すように、時刻ｔ３以降、メモリセルＭＣではセル電源配線Ｖｓｓｎの電位は電源電圧Ｖｓｓから上昇し、時刻ｔ４には中間電圧Ｖｄｄ／２に達する。同様に、時刻ｔ３以降、セル電源配線Ｖｄｄｐの電位は電源電圧Ｖｄｄから下降し、時刻ｔ４には中間電圧Ｖｄｄ／２に達する。実際には、時刻ｔ３でセル電源配線Ｖｄｄｐとセル電源配線Ｖｓｓｎの電位が中間電圧Ｖｄｄ／２電位に向かって遷移しても、時刻ｔ４で両者の電位が同時に中間電圧Ｖｄｄ／２電位になることはない。これは両者の配線抵抗と寄生容量の値が異なり、また両者の電源インピーダンスが異なるためである。

セル電源配線Ｖｄｄｐおよびセル電源配線Ｖｓｓｎが中間電圧Ｖｄｄ／２電位に到達するまでの設定時刻は、両者の間で違いが生じても問題はない。セル電源配線Ｖｓｓｎの電位が中間電圧Ｖｄｄ／２電位から電源電圧Ｖｓｓに向けて下降を開始する時刻までに、メモリセルＭＣの記憶ノードＮ００およびＮ０１の電位が中間電圧Ｖｄｄ／２電位に確定していれば良い。

時刻ｔ６に認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わると、インバータＩＶ０の出力信号／ＣＴＬｖがロウレベルからハイレベルとなり、ｎ型トランジスタＭｖｎ０が導通状態になる。ｎ型トランジスタＭｖｎ０は、電源電圧出力ノードＮｎに電源電圧Ｖｓｓを供給し、メモリセルＭＣのｎ型トランジスタＭ０２およびＭ０３のソース電位を中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓに下降させる。一方、セル電源配線Ｖｄｄｐの電位は、時刻ｔ６からｔ８までの期間において中間電圧Ｖｄｄ／２を維持し、時刻ｔ８以降電源電圧Ｖｄｄに上昇する。

図１１（ａ）または（ｂ）に示すように、時刻ｔ６における認証制御信号ＣＴＬｖのハイレベルからロウレベルへの切り替わりから、遅延時間Ｔｄｌｙ２経過後の時刻ｔ８に、信号ＣＬｐはハイレベルからロウレベルに切り替わる。この遅延時間Ｔｄｌｙ２は、図１０に示す遅延制御回路ＤＬｐを構成する遅延回路ＤＬＹ２により設定される。認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わることで、インバータＩＶ３の出力信号／ＣＴＬｖｐはロウレベルからハイレベルに切り替わる。

一方、時刻ｔ６から遅延時間Ｔｄｌｙ２経過後の時刻ｔ８の期間、インバータＩＶ４の出力信号Ｃｄｙ２はロウレベルを維持し、ＮＡＮＤ回路ＮＤ１の出力信号ＣＬｐはハイレベルを維持する。従って、この遅延時間Ｔｄｌｙ２の期間、ｐ型トランジスタＭｖｐ０は非道通状態を維持する。遅延時間Ｔｄｌｙ２（正確にはインバータＩＶ４の回路遅延を含む遅延時間）経過後の時刻ｔ８に信号Ｃｄｙ２がハイレベルとなり、ＮＡＮＤ回路ＮＤ１の出力信号ＣＬｐはロウレベルに切り替わる。その結果、ｐ型のＭＯＳトランジスタＭｖｐ０が導通状態となり、セル電源配線Ｖｄｄｐの電位は電源電圧Ｖｄｄに向かって上昇する。

図１１（ｅ）と図１０のインバータＩｎ０およびＩｎ１の回路図を参照しながら、時刻ｔ６以降のメモリセルの記憶ノードＮ００およびＮ０１に現れる電位について説明する。ここでは簡明に説明するため、メモリセルＭＣを構成するｎ型トランジスタＭ０２の閾値電圧Ｖｔｈ０２は、ｎ型トランジスタＭ０３の閾値電圧Ｖｔｈ０３よりも低い電圧であるとして仮定する。なお、時刻ｔ６におけるインバータＩｎ０およびＩｎ１を構成する４つのＭＯＳトランジスタのソース、ドレイン、およびゲートの電位は、いずれも中間電圧Ｖｄｄ／２である。

セル電源配線Ｖｓｓｎの電位は、時刻ｔ６で下降を開始し、時刻ｔ７で、ｎ型トランジスタＭ０２の閾値電圧Ｖｔｈ０２に達する。前述の仮定においてＶｔｈ０２＜Ｖｔｈ０３であることから、ｎ型トランジスタＭ０２は導通状態となり、ｎ型トランジスタＭ０３は非導通状態を維持している。ｎ型トランジスタＭ０２が導通状態になることで、記憶ノードＮ００とセル電源配線Ｖｓｓｎは電気的に接続される。

時刻ｔ７以降、記憶ノードＮ００の電位はセル電源配線Ｖｓｓｎの電位と共に下降を開始する。ｎ型トランジスタＭ０２の導通状態はｎ型トランジスタＭ０３のゲートとソースが共通電位となったことを意味し、セル電源配線Ｖｓｓｎの電位がさらに下降してもｎ型トランジスタＭ０３は非道通状態を維持したまま推移する。時刻ｔ６から遷移時間Ｔｔｎ経過した時刻ｔ９において、記憶ノードＮ００の電位は電源電圧Ｖｓｓに達する。

時刻ｔ８に信号ＣＬｐがハイレベルからロウレベルに切り替わるとｐ型トランジスタＭｖｐ０は導通状態となり、電源電圧Ｖｄｄの電位が電源電圧出力ノードＮｐに供給される。セル電源配線Ｖｄｄｐと接続されているｐ型トランジスタＭ００およびＭ０１のソースの電位は、中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄに向かって上昇を開始する。

時刻ｔ８では、記憶ノードＮ０１の電位（ｐ型トランジスタＭ００のゲート電位）は中間電圧Ｖｄｄ／２を維持している。一方、記憶ノードＮ００の電位（ｐ型トランジスタＭ０１のゲート電位）は中間電圧Ｖｄｄ／２より低い電位である。時刻ｔ８以降、セル電源配線Ｖｄｄｐの電位は電源電圧Ｖｄｄに向かって上昇する。セル電源配線Ｖｄｄｐと記憶ノードＮ００の電位差がｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１を超えると、ｐ型トランジスタＭ０１は導通状態となり、記憶ノードＮ０１の電位が上昇を開始する。

このときの閾値電圧がＶｔｈ００＜Ｖｔｈ０１の場合でも、その閾値電圧のバラツキによる差（閾値電圧Ｖｔｈ０１から閾値電圧Ｖｔｈ００を引いた値）が、少なくとも時刻ｔ８における中間電圧Ｖｄｄ／２から記憶ノードＮ００の電位を引いた値よりも小さければ、ｐ型トランジスタＭ０１がｐ型トランジスタＭ００よりも先に導通状態になる。

閾値電圧Ｖｔｈ００およびＶｔｈ０１のバラツキによる両者の差が、比較的大きい場合は、遅延時間Ｔｄｌｙ２を長く設定することで誤動作を解消できる。ここで、誤動作とは、メモリセル内に現れるデータの決定要素が２つのｎ型トランジスタＭ０２およびＭ０３の閾値電圧の大小関係で成り立たないことを意味する。時刻ｔ８から時刻ｔ１０までの遷移時間Ｔｔｐの期間では記憶ノードＮ０１の電位は電源電圧Ｖｄｄに達する。

時刻ｔ１０以降に、データ出力回路１５２(図1参照)は、各メモリセルＭＣのデータを出力データＤｏｕｔとしてＢＩＳＴ制御回路１０２へ出力する。ＢＩＳＴ制御回路１０２は、認証制御回路１０１からのリクエスト信号ＲＱに応答して、各メモリセルＭＣのデータをメモリデータＭＤとして認証制御回路１０１へ返す。認証制御回路１０１は、このメモリデータＭＤを、チップ固有識別情報Ｃｈｉｐ＿ｉｄとして出力する。

実施の形態１の変形例２に係る電源制御回路１４０＿１２は、メモリセルＭＣに含まれるインバータＩｎ０およびＩｎ１を構成する４つのＭＯＳトランジスタのソース、ドレイン、およびゲートを同電位（中間電圧Ｖｄｄ／２）にする。その後、２つのｎ型トランジスタＭ０２およびＭ０３の共通ソースの電位（セル電源配線Ｖｓｓｎの電位）を下降させる。ｎ型トランジスタＭ０２およびＭ０３は、閾値電圧が低い方のトランジスタが導通状態となり、そのｎ型トランジスタのドレインに接続される記憶ノードＮ００またはＮ０１の電位が下降を開始する。

遅延時間Ｔｄｌｙ２は、セル電源配線Ｖｓｓｎの電位が下降を開始し、ｎ型トランジスタＭ０２またはＭ０３の一方が導通状態になるまで、セル電源配線Ｖｄｄｐの電位を中間電圧Ｖｄｄ／２に維持する時間に設定する。遅延時間Ｔｄｌｙ２経過後に、インバータＩｎ０とＩｎ１を構成する２つのｐ型トランジスタＭ００とＭ０１の共通ソースの電位（セル電源配線Ｖｄｄｐの電位）を上昇させる。これらの動作によりメモリセルＭＣの記憶ノードＮ００およびＮ０１に出現するデータは、インバータＩｎ０とＩｎ１を構成するｎ型トランジスタＭ０２とＭ０３の閾値電圧のバラツキのみで決定され、ｐ型トランジスタＭ００とＭ０１の閾値電圧に影響されない。

以上のように、説明を簡明にするためにｎ型トランジスタＭ０２の閾値電圧Ｖｔｈ０２はｎ型トランジスタＭ０３の閾値電圧Ｖｔｈ０３より低いと仮定した。この仮定は本変形例の動作において本質的な条件ではなく、本仮定以外の場合でも、メモリセルＭＣの記憶ノードＮ００およびＮ０１のデータは閾値電圧Ｖｔｈ０２とＶｔｈ０３の大小関係で決定されることは容易に理解される。

＜実施の形態２＞
図１２を参照して、本発明の実施の形態２に係る半導体装置が備える識別情報生成回路１００＿２の構成を説明する。

識別情報生成回路１００＿２と図１に示す本発明の実施の形態１に係る半導体装置の識別情報生成回路１００＿１との相違点は、以下の通りである。図１に示す識別情報生成回路１００＿１は、認証制御回路１０１および電源制御回路１４０＿１を有する。一方、図１２に示す識別情報生成回路１００＿２は、認証制御回路１０１＿２および電源制御回路１４０＿２を有する。

認証制御回路１０１および認証制御回路１０１＿２は、いずれも認証制御信号ＣＴＬｖを出力するが、認証制御回路１０１＿２は、さらに、２値の値を有するＰ／Ｎ先行制御信号ＣＴＬｐｎを出力する。電源制御回路１４０＿１および電源制御回路１４０＿２は、いずれも入力ノードＮｃ１を備えるが、電源制御回路１４０＿２は、さらに、入力ノードＮｃ２を備える。

図１３を参照して、本発明の実施の形態２に係る電源制御回路１４０＿２の回路ブロック構成を説明する。電源制御回路１４０＿２は、図５に示す電源制御回路１４０＿１に、図８に示す遅延制御回路ＤＬｎおよび図１０に示す遅延制御回路ＤＬｐに相当する機能を追加した構成に相当する。電源制御回路１４０＿２において、図５と同一の符号が付与される機能ブロック、トランジスタ、および信号配線等の機能や構成は、電源制御回路１４０＿１と同一であり、それらの説明は省略する。

メモリアレイ１５１は、図５に示すメモリアレイ１５１と同一の構成である。メモリアレイ１５１内のメモリセルＭＣは、図４に示すメモリセルＭＣと同一の回路構成である。図１３に示すメモリアレイ１５１内のメモリセルＭＣは、インバータＩｎ０およびＩｎ１の回路のみを表記し、ｎ型トランジスタＭ０４およびＭ０５は表記していない。

電源制御回路１４０＿２は、入力ノードＮｃ１、入力ノードＮｃ２、中間電圧入力ノードＮｄ、電源電圧出力ノードＮｎ、電源電圧出力ノードＮｐ、遅延制御回路ＤＬｓｎ、および遅延制御回路ＤＬｓｐを有する。入力ノードＮｃ２には、２値の値を有するＰ／Ｎ先行制御信号ＣＴＬｐｎが印加される。

電源制御回路１４０＿２内の遅延制御回路ＤＬｓｎは、遅延回路ＤＬＹ１、インバータＩＶ６、ＮＯＲ回路ＮＲ２、およびＮＯＲ回路ＮＲ１で構成される。遅延回路ＤＬＹ１は認証制御信号ＣＴＬｖを遅延時間Ｔｄｌｙ１遅らせ、遅延信号ＣＬｄｌｙ１を出力する。インバータＩＶ６は、遅延信号ＣＬｄｌｙ１を入力し反転信号ｂを出力する。ＮＯＲ回路ＮＲ２は、入力ノードＮｃ２に印加されたＰ／Ｎ先行制御信号ＣＴＬｐｎと遅延信号ＣＬｄｌｙ１のＮＯＲ論理を取り、信号Ｃｄ１を出力する。ＮＯＲ回路ＮＲ１は、認証制御信号ＣＴＬｖと信号Ｃｄ１のＮＯＲ論理を取り、信号ＣＬｎをｎ型トランジスタＭｖｎ０のゲートに出力する。

遅延制御回路ＤＬｓｐは、遅延回路ＤＬＹ２、ＮＡＮＤ回路ＮＤ２、ＮＡＮＤ回路ＮＤ１、およびインバータＩＶ５で構成される。遅延回路ＤＬＹ２は、入力ノードＮｃ１に印加された認証制御信号ＣＴＬｖを遅延時間Ｔｄｌｙ２遅らせた信号ＣＬｄｌｙ２を出力する。ＮＡＮＤ回路ＮＤ２は、Ｐ／Ｎ先行制御信号ＣＴＬｐｎと信号ＣＬｄｌｙ２のＮＡＮＤ論理を取り、信号Ｃｄ２を出力する。インバータＩＶ５は、認証制御信号ＣＴＬｖを入力し、論理を反転させた信号／ＣＴＬｖｐを出力する。ＮＡＮＤ回路ＮＤ１は、信号Ｃｄ２と信号／ＣＴＬｖｐのＮＡＮＤ論理を取り、信号ＣＬｐをｐ型トランジスタＭｖｐ０のゲートに出力する。

図１４を参照して、電源制御回路１４０＿２の動作を説明する。
図１４（ａ）に示すように、Ｐ／Ｎ先行制御信号ＣＴＬｐｎは時刻ｔ１から時刻ｔ９までの期間Ｔｐｂｎにおいてロウレベルの状態に設定される。また、時刻ｔ１１から時刻ｔ１９までの期間Ｔｎｂｐにおいてハイレベルの状態に設定される。このＰ／Ｎ先行制御信号ＣＴＬｐｎのロウレベルおよびハイレベル期間の設定順序は本実施の形態を説明するための順番である。Ｐ／Ｎ先行制御信号ＣＴＬｐｎのロウレベルとハイレベルの設定期間が前後しても良く、本実施の形態の動作に対する本質的な設定ではない。

期間Ｔｐｂｎにおいて、遅延制御回路ＤＬｓｐ内のＮＡＮＤ回路ＮＤ２は一方の入力（Ｐ／Ｎ先行制御信号ＣＴＬｐｎ）がロウレベルに設定されている。ＮＡＮＤ回路ＮＤ２の出力信号Ｃｄ２は、もう一方の入力信号ＣＬｄｌｙ２の論理レベルによらず、ハイレベルを維持する。従って、図１４（ｅ）に示すように、ＮＡＮＤ回路ＮＤ１の出力信号ＣＬｐは、インバータＩＶ５とＮＡＮＤ回路ＮＤ１の回路遅延を経て、認証制御信号ＣＴＬｖと同相の論理レベルとなる。

このため、時刻ｔ３において、信号ＣＬｐはロウレベルからハイレベルに切り替わる。信号ＣＬｐがハイレベルになるとｐ型トランジスタＭｖｐ０は非道通状態となり、電源電圧出力ノードＮｐへの電源電圧Ｖｄｄの供給は遮断される。

図１４（ｂ）または（ｄ）に示すように、時刻ｔ２において認証制御信号ＣＴＬｖがロウレベルからハイレベルに切り替わると、ＮＯＲ回路ＮＲ１を介した信号ＣＬｎは、ハイレベルからロウレベルに切り替わる。信号ＣＬｎがロウレベルになるとｎ型トランジスタＭｖｎ０は非導通状態となり、電源電圧出力ノードＮｎへの電源電圧Ｖｓｓの供給は遮断される。

図１４（ｂ）に示すように、時刻ｔ２において認証制御信号ＣＴＬｖがロウからハイレベルに切り替わると、インバータＩＶ０、ＩＶ１、ＩＶ２およびパルス発生回路ＯＳＰを経て、信号Ｓは、図１４（ｆ）に示すように時刻ｔ４でハイからロウレベルに切り替わり、遅延時間Ｔｄｌｙ経過後の時刻ｔ５ではロウレベルからハイレベルに切り替わる。

図１４（ｆ）に示す時刻ｔ４における信号Ｓはハイレベルからロウレベルに切り替わり、図１４（ｇ）に示すように、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐの電位は、各々、電源電圧Ｖｓｓおよび電源電圧Ｖｄｄから中間電圧Ｖｄｄ／２に遷移する。

図１４（ｂ）または（ｃ）に示すように、認証制御信号ＣＴＬｖは時刻ｔ６においてハイレベルからロウレベルに切り替わり、インバータＩＶ５とＮＡＮＤ回路ＮＤ１を介して、時刻ｔ７では信号ＣＬｐがハイレベルからロウレベルに切り替わる。信号ＣＬｐをゲートの入力とするｐ型トランジスタＭｖｐ０は、電源電圧Ｖｄｄを電源電圧出力ノードＮｐへ供給する。なお、遅延制御回路ＤＬｓｐにおけるインバータＩＶ５とＮＡＮＤ回路ＮＤ１の回路遅延は、ＤＬＹ２などの遅延回路に比べて短い時間である。従って、信号／ＣＴＬｖｐ、信号ＣＬｐ、および認証制御信号ＣＴＬｖが切り替わるタイミングはほぼ同時とした。

図１４（ｂ）または（ｄ）に示すように、時刻ｔ６に認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わると、時刻ｔ６から遅延時間Ｔｄｌｙ１経過後の時刻ｔ８に信号ＣＬｎはロウレベルからハイレベルに切り替わる。この遅延時間Ｔｄｌｙ１は、認証制御信号ＣＴＬｖが、図１３に示す遅延回路ＤＬＹ１、インバータＩＶ６、ＮＯＲ回路ＮＲ２、およびＮＲ１を経た遅延時間を示している。なお、インバータＩＶ６、ＮＯＲ回路ＮＲ２、およびＮＯＲ回路ＮＲ１の回路遅延は遅延回路ＤＬＹ１が作る遅延時間に比べて短いため、遅延時間Ｔｄｌｙ１は遅延回路ＤＬＹ１の遅延でほぼ決定される。

図１４（ｄ）または（ｇ）に示すように、時刻ｔ８に信号ＣＬｎがロウレベルからハイレベルに切り替わると、信号ＣＬｎをゲート入力とするｎ型トランジスタＭｖｎ０は導通状態となり、電源電圧Ｖｓｓを電源電圧出力ノードＮｎに供給する。Ｐ／Ｎ先行制御信号ＣＴＬｐｎが、ロウレベル期間（Ｔｐｂｎ）内の時刻ｔ７以降において、メモリセルＭＣ内の記憶ノードＮ００およびＮ０１に現れるデータが決定されるメカニズムは図８、図９、および関連する説明の記載と重複するため、ここでは説明を省略する。

以上のように本実施の形態では、Ｐ／Ｎ先行制御信号ＣＴＬｐｎをロウレベルに設定することで、セル電源配線Ｖｄｄｐを中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄまで上昇させる時刻を、セル電源配線Ｖｓｓｎを中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓまで下降させる時刻より先行させることができる。

この方式を用いることにより、メモリセルＭＣ内のインバータＩｎ０およびＩｎ１を構成するｐ型トランジスタＭ００およびＭ０１の閾値電圧の大小関係に基づいて、メモリセルＭＣのデータを決定することができる。また前述のように、メモリセルＭＣのデータが決定される要素は２つのｐ型トランジスタの閾値電圧差に限定されるため、本方式により半導体装置の識別番号を再生成する場合、メモリセル内に出現するデータの再現性は高くなる。

次に、Ｐ／Ｎ先行制御信号ＣＴＬｐｎをハイレベルに維持した期間Ｔｎｂｐにおいて、認証制御信号ＣＴＬｖにより電源制御回路１４０＿２を制御する方式について説明する。

図１４（ａ）または（ｄ）に示すように、Ｐ／Ｎ先行制御信号ＣＴＬｐｎは時刻ｔ１１から時刻ｔ１９までの期間Ｔｎｂｐにおいてハイレベルに設定される。ＮＯＲ回路ＮＲ２の出力信号Ｃｄ１は、もう一方の入力信号ｂの論理レベルによらず、ロウレベルを維持する。従って、ｎ型トランジスタＭｖｎ０のゲートへ入力される信号ＣＬｎは、ＮＯＲ回路ＮＲ１を経て認証制御信号ＣＴＬｖを反転した論理レベルとなる。

図１４（ｂ）と（ｅ）に示すように、時刻ｔ１２における認証制御信号ＣＴＬｖのロウレベルからハイレベルへの変化は、インバータＩＶ５およびＮＡＮＤ回路ＮＤ１の回路遅延を経て、時刻ｔ１３で信号ＣＬｐをロウレベルからハイレベルに切り替える。信号ＣＬｐはｐ型トランジスタＭｖｐ０のゲート入力であり、電源電圧出力ノードＮｐへの電源電圧Ｖｄｄの供給は遮断される。

また、時刻ｔ１２に認証制御信号ＣＴＬｖがロウレベルからハイレベルに切り替わると、遅延制御回路ＤＬｓｎの出力信号ＣＬｎはハイレベルからロウレベルに切り替わる（図１４（ｄ）参照）。信号ＣＬｎはｎ型トランジスタＭｖｎ０のゲート入力であり、電源電圧出力ノードＮｎへの電源電圧Ｖｓｓの供給は遮断される。

さらに、時刻ｔ１２に認証制御信号ＣＴＬｖがロウレベルからハイレベルに切り替わると、インバータＩＶ０、ＩＶ１、ＩＶ２およびパルス発生回路ＯＳＰを経た出力信号Ｓは、時刻ｔ１４から時刻ｔ１５までの遅延時間Ｔｄｌｙの期間でロウレベルを維持する（図１４（ｆ）参照）。

時刻ｔ１４に信号Ｓはハイレベルからロウレベルに切り替わり、図１４（ｇ）に示すように、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐの電位は、各々、電源電圧Ｖｓｓおよび電源電圧Ｖｄｄから中間電圧Ｖｄｄ／２に遷移する。

図１４（ｂ）または（ｇ）に示すように、認証制御信号ＣＴＬｖが時刻ｔ１６においてハイレベルからロウレベルに切り替わると、ＮＯＲ回路ＮＲ１を経て、時刻ｔ１７において出力信号ＣＬｎがロウレベルからハイレベルに切り替わる。従って、出力信号ＣＬｎをゲートに入力するｎ型トランジスタＭｖｎ０は、電源電圧Ｖｓｓを電源電圧出力ノードＮｎへ供給する。なお、遅延制御回路ＤＬｓｎ内のＮＯＲ回路ＮＲ１の回路遅延は遅延回路ＤＬＹ１などに比べて短いため、信号ＣＬｎは認証制御信号ＣＴＬｖが切り替わるタイミングとほぼ同時として示した。

時刻ｔ１６に認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わると、時刻ｔ１６から遅延時間Ｔｄｌｙ２経過後の時刻ｔ１８に信号ＣＬｐはハイレベルからロウレ
ベルに切り替わる（図１４（ｅ）参照）。この遅延時間Ｔｄｌｙ２は、遅延回路ＤＬＹ２、ＮＡＮＤ回路ＮＤ２、およびＮＡＮＤ回路ＮＤ１の回路遅延の総和である。なお、遅延回路ＤＬＹ２の回路遅延はＮＡＮＤ回路ＮＤ２およびＮＡＮＤ回路ＮＤ１と比べて長いため、遅延時間Ｔｄｌｙ２は遅延回路ＤＬＹ２の回路遅延と等しいとした。

図１４（ｅ）に示すように、時刻ｔ１８において信号ＣＬｐがハイレベルからロウレベルに切り替わると、信号ＣＬｐをゲートに入力するｐ型トランジスタＭｖｐ０は導通状態となり、電源電圧Ｖｄｄを電源電圧出力ノードＮｐに供給する。Ｐ／Ｎ先行制御信号ＣＴＬｐｎがハイレベル期間（Ｔｎｂｐ）内の時刻ｔ１７以降において、メモリセルＭＣの記憶ノードＮ００とＮ０１に現れるデータが決定されるメカニズムについては、図８、図９、および関連する説明の記載と重複するため、ここでは省略する。

以上のように本実施の形態では、Ｐ／Ｎ先行制御信号ＣＴＬｐｎをハイレベルにすることで、セル電源配線Ｖｓｓｎを中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓまで下降させる時刻を、セル電源配線Ｖｄｄｐを中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄまで上昇させる時刻より先行させることができる。

この方式により、メモリセルＭＣ内のインバータＩｎ０およびＩｎ１を構成するｎ型トランジスタＭ０２およびＭ０３の閾値電圧の大小関係に基づいて、メモリセルＭＣのデータを決定することができる。また本実施例では、出現するデータが前述の要素で決定されるため、本方式により半導体装置の識別番号を再生成する場合、メモリセル内に出現するデータの再現性は高くなる。

図１５を参照して、本発明の実施の形態２に係る識別情報生成回路１００＿２が生成する、チップ固有識別情報Ｃｈｉｐ＿ｉｄのデータパタンを説明する。

図１５の（ａ）、（ｂ）、および（ｃ）はワード線方向にｍビット、ビット線方向にｎビットのメモリセルを有するメモリアレイを概略的に示している。図１５（ａ）は、セル電源配線Ｖｄｄｐへの電源電圧Ｖｄｄの供給タイミングを、セル電源配線Ｖｓｓｎへの電源電圧Ｖｓｓ供給タイミングよりも先行させたデータパタンの例である。このデータパタンは、メモリセルＭＣ内の２つのｐ型トランジスタの閾値電圧の大小関係に基づき決定されたものである。

左上のメモリセルＭＣのアドレスは（０、０）であり、右上のメモリセルＭＣのアドレスは（ｍ−１、０）である。左下のメモリセルＭＣのアドレスは（０、ｎ−１）であり、右下のメモリセルＭＣのアドレスは（ｍ−１、ｎ−１）である。ここで、カッコ内は（Ｘアドレス、Ｙアドレス）を示す。

図１５（ａ）に示すデータパタンの検出対象とするメモリアレイは、図１２のメモリアレイ１５１に含まれるメモリセルＭＣ全部としても良いし、メモリアレイ１５１に含まれる一部のメモリセルＭＣを対象としても良い。

図１５（ａ）において、斜線を施しているセルはデータ”１”を保持し、空白のセルはデータ”０”を保持していることを意味する。データ”０”とデータ”１”は、記憶ノードＮ００とＮ０１が相補的に保持する電位（電源電圧Ｖｓｓまたは電源電圧Ｖｄｄ）である。記憶ノードＮ００が電源電圧Ｖｓｓの場合をデータ”０”、電源電圧Ｖｄｄの場合をデータ”１”として対応付けられる。

図１５（ｂ）は、セル電源配線Ｖｓｓｎへの電源電圧Ｖｓｓ供給タイミングをセル電源配線Ｖｄｄｐへの電源電圧Ｖｄｄ供給タイミングよりも先行させたデータパタンの例である。このデータパタンは、メモリセルＭＣ内の２つのｎ型トランジスタの閾値の大小関係に基づき決定されたものである。

図１５（ａ）および（ｂ）のデータパタンは時系列に得られたパタンである。図１５（ａ）のデータを得ると、データ出力回路１５２は出力データＤｏｕｔをＢＩＳＴ制御回路１０２へ出力する。ＢＩＳＴ制御回路１０２は、認証制御回路１０１＿２から出力するリクエスト信号ＲＱに応答して、データパタンをメモリデータＭＤとして認証制御回路１０１＿２へ返す。認証制御回路１０１＿２はデータパタンをチップ固有識別情報Ｃｈｉｐ＿ｉｄとして出力する（図１２参照）。つぎに、図１５（ｂ）のデータを得ると、前記と同様にデータパタンをチップ固有識別情報Ｃｈｉｐ＿ｉｄとして出力する。

図１５（ａ）および（ｂ）の各データパタンをチップ固有識別情報Ｃｈｉｐ＿ｉｄとして受信したサービス提供者は、この２つのデータパタンに基づき、新たなチップ固有識別情報を生成する。

図１５（ｃ）は、サービス提供者が図１５（ａ）および（ｂ）の各データパタンに基づき作成した、新たなチップ固有識別情報の例である。図１５（ｃ）のデータパタンは、図１５（ａ）および（ｂ）において、同一のメモリセルアドレスが保持する各データに対して論理和の演算を行った結果である。各データの演算は、論理和に限らず、論理積や他の論理演算を適用しても良い。

本発明の実施の形態２に係る識別情報生成回路１００＿２は、メモリアレイ１５１から２つのデータパタンを生成するため、攻撃者によるチップ固有識別情報の読み取りはさらに困難となる。さらにチップ固有識別情報は、それら２つのデータパタン間の論理演算を行うことで生成されるため、攻撃者はこの論理演算を得られない限りチップ固有識別情報を導くことが出来ない。従って本方式を用いて生成するチップ固有識別情報の耐タンパー性（信頼性）は向上する。

＜実施の形態３＞
図１６を参照して、本発明の実施の形態３に係る半導体装置が備える識別情報生成回路１００＿３の構成を説明する。

識別情報生成回路１００＿３と図１に示す本発明の実施の形態１に係る半導体装置の識別情報生成回路１００＿１との相違点は、電源制御回路１４０＿３とメモリアレイ１５１＿３の構成である。

図１７を参照して、本発明の実施の形態３に係る電源制御回路１４０＿３およびメモリアレイ１５１＿３の回路ブロック構成を説明する。

電源制御回路１４０＿３は、入力ノードＮｃ１、中間電圧入力ノードＮｄ、電源電圧出力ノードＮｎ０、電源電圧出力ノードＮｎ１、および電源電圧出力ノードＮｐを有する。入力ノードＮｃ１には認証制御信号ＣＴＬｖが印加され、中間電圧入力ノードＮｄには中間電圧Ｖｄｄ／２が印加される。

電源制御回路１４０＿３において、ｎ型トランジスタＭｓｎ０のドレインは電源電圧出力ノードＮｎ０に接続し、ソースには電源電圧Ｖｓｓを印加する。また、電源電圧出力ノードＮｎ０にはｎ型トランジスタＭｖｎ００のドレインを接続し、ソースには抵抗Ｒ００の一端を接続する。さらに、抵抗Ｒ００の他端には電源電圧Ｖｓｓが印加される。

電源電圧出力ノードＮｎ１にはｎ型トランジスタＭｓｎ１のドレインを接続し、ソースには電源電圧Ｖｓｓを印加する。また、電源電圧出力ノードＮｎ１にはｎ型トランジスタＭｖｎ０１のドレインを接続し、ソースには抵抗Ｒ０１の一端を接続する。さらに、抵抗Ｒ０１の他端には電源電圧Ｖｓｓが印加される。

電源電圧出力ノードＮｐにはｐ型トランジスタＭｖｐ０のドレインを接続し、ソースには電源電圧Ｖｄｄを印加する。また、電源電圧出力ノードＮｐと電源電圧出力ノードＮｎ０間にはｐ型トランジスタＭｈｓを挿入し、ソースとドレインをそれぞれの電源電圧出力ノードＮｐまたはＮｎ０に接続する。また、電源電圧出力ノードＮｎ０と電源電圧出力ノードＮｎ１間にはｐ型トランジスタＭｈｓｄを挿入し、ソースとドレインをそれぞれの電源電圧出力ノードＮｎ０またはＮｎ１に接続する。

電源電圧出力ノードＮｎ０と電源電圧出力ノードＮｐの間には、ドレインを共通にしたｐ型トランジスタＭｈｕおよびＭｈｄ０が挿入され、各ｐ型トランジスタのソースは、各々、電源電圧出力ノードＮｐおよびＮｎ０に接続される。ｐ型トランジスタＭｈｕおよびＭｈｄ０の共通ドレインは中間電圧入力ノードＮｄに接続する。また、中間電圧入力ノードＮｄにはｐ型トランジスタＭｈｄ１のソースを接続し、ドレインには電源電圧出力ノードＮｎ１を接続する。

ｐ型トランジスタＭｈｓ、Ｍｈｕ、Ｍｈｄ０、Ｍｈｄ１、およびＭｈｓｄの各ゲートには信号Ｓが印加される。信号Ｓを生成するパルス発生回路ＯＳＰは、図５のパルス発生回路ＯＳＰと同一の回路構成を用いる。

入力ノードＮｃ１に印加された認証制御信号ＣＴＬｖは、ｐ型トランジスタＭｖｐ０のゲートとインバータＩＶ０に印加される。インバータＩＶ０は認証制御信号ＣＴＬｖの論理を反転し信号／ＣＴＬｖを出力する。ｎ型トランジスタＭｖｎ００およびＭｖｎ０１の各ゲートには信号／ＣＴＬｖが印加される。認証制御信号ＣＴＬｖはインバータＩＶ０、ＩＶ１、およびＩＶ２を介して信号ａを生成する。信号ａは、パルス発生回路ＯＳＰの入力、ｎ型トランジスタＭｓｎ０、およびｎ型トランジスタＭｓｎ１の各ゲートに印加される。

メモリアレイ１５１＿３への電源電圧Ｖｓｓの供給は、図５に示す実施の形態１と異なり、電源制御回路１４０＿３が備える２つの電源電圧出力ノードＮｎ０およびＮｎ１から行われる。このメモリセルはＭＣ＿３として示し、ビット線対のビット数を１ビットに構成した。また、メモリセルの番地を表示するために以下のような表記方式を取る。メモリセルＭＣ＿３００（ワードアドレスが０番地、ビットアドレスが０番地）、メモリセルＭＣ＿３０（ｎ−１）（ワードアドレスが０番地、ビットアドレスが（ｎ−１）番地）とし、計ｎ個のメモリセルＭＣ＿３を配置している。

なお本実施の形態３ではメモリアレイ１５１＿３を、ビット線対に対して１ビットで構成したが、それ以上のビット数で構成しても、また本実施例以外のメモリアレイの構成で実施しても本特許の目的と効果を損なうことはない。

メモリセルＭＣ＿３はインバータＩｍ０およびＩｍ１を有し、インバータＩｍ０およびＩｍ１の各ｎ型トランジスタＭ０２およびＭ０３のソースは分離し、インバータごとに電源電圧Ｖｓｓを供給している。

図１７において、インバータＩｍ０が備えるｎ型トランジスタＭ０２およびインバータＩｍ１が備えるｎ型トランジスタＭ０３の各ソースは、セル電源配線Ｖｓｓｎ０およびセル電源配線Ｖｓｓｎ１に各々接続される。セル電源配線Ｖｓｓｎ０およびセル電源配線Ｖｓｓｎ１は、電源電圧出力ノードＮｎ０および電源電圧出力ノードＮｎ１に各々接続される。インバータＩｍ０およびインバータＩｍ１が備えるｐ型トランジスタＭ００およびｐ型トランジスタＭ０１のソースはセル電源配線Ｖｄｄｐと共通に接続される。セル電源配線Ｖｄｄｐは電源電圧出力ノードＮｐに接続される。

図１７に示すように、セル電源配線Ｖｓｓｎ０、セル電源配線Ｖｓｓｎ１、およびセル電源配線Ｖｄｄｐは、寄生容量Ｃｄ０、Ｃｄ１、およびＣｕをそれぞれ有している。

図１８を参照して、電源制御回路１４０＿３の動作を説明する。
図１８（ａ）または（ｂ）に示すように、時刻ｔ１に認証制御信号ＣＴＬｖがロウレベルからハイレベルに切り替わると、時刻ｔ２に信号／ＣＴＬｖはハイレベルからロウレベルに切り替わる。

図１８（ｂ）、（ｃ）、（ｄ）に示すように、時刻ｔ２において信号／ＣＴＬｖの論理レベルが切り替わり、インバータＩＶ１およびＩＶ２を経て、時刻ｔ３では出力信号ａがハイレベルからロウレベルに切り替わる。信号ａを入力とするパルス発生回路ＯＳＰの出力信号Ｓは、時刻ｔ４から時刻ｔ５までの遅延時間Ｔｄｌｙの期間においてロウレベルを維持する。

図１８（ａ）、（ｃ）に示すように、時刻ｔ３までの期間では、認証制御信号ＣＴＬｖのロウレベルに従い信号ａがハイレベルを維持する。この期間において、図１７に示すｎ型トランジスタＭｓｎ０およびＭｓｎ１は導通状態にある。従って、セル電源配線Ｖｓｓｎ０およびＶｓｓｎ１の電位は電源電圧Ｖｓｓの電位を維持する。

図１８（ｂ）から（ｅ）に示すように、時刻ｔ３以降では信号／ＣＴＬｖとａはロウレベルを維持し、ｎ型トランジスタＭｖｎ００、Ｍｖｎ０１、Ｍｓｎ０、およびＭｓｎ１は非道通状態である。時刻ｔ４で信号Ｓがハイレベルからロウレベルに切り替わると、ｐ型トランジスタＭｈｓおよびＭｈｓｄが導通状態となり、電源電圧出力ノードＮｐ、Ｎｎ０、およびＮｎ１の各々を短絡する。また、ｐ型トランジスタＭｈｕ、Ｍｈｄ０およびＭｈｄ１も導通状態となり、電源電圧出力ノードＮｎ０、電源電圧出力ノードＮｎ１、および電源電圧出力ノードＮｐの全てに中間電圧Ｖｄｄ／２が供給される。

図１８（ａ）または（ｂ）に示すように、時刻ｔ６に認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わると、インバータＩＶ０の回路遅延を経て、信号／ＣＴＬｖはロウレベルからハイレベルに切り替わる。この信号／ＣＴＬｖが切り替わるタイミングは、遅延回路ＤＬＹなどの遅延時間に比べて短いことから、時刻ｔ６とほぼ同時期として示した。

図１８（ｅ）に示すように、時刻ｔ６に信号／ＣＴＬｖがロウからハイレベルに切り替わると、図１７に示すｎ型トランジスタＭｖｎ００とＭｖｎ０１が導通状態になる。電源電圧出力ノードＮｎ０の電位はｎ型トランジスタＭｖｎ００と抵抗Ｒ００を介して中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓまで下降する。また、電源電圧出力ノードＮｎ１の電位もｎ型トランジスタＭｖｎ０１と抵抗Ｒ０１を介して中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓまで下降する。

本実施の形態は、メモリセルＭＣ＿３に現れるデータ“０”または“１”の出現率を調整することを目的とする。例えば、メモリセル内のｎ型トランジスタＭ０２とＭ０３の閾値電圧が製造プロセス上のマスクずれなどを原因として、閾値電圧Ｖｔｈ０２＜Ｖｔｈ０３という偏ったバラツキ傾向が固定されていた場合、データ出現のランダム性が損なわれる。

そこで、抵抗Ｒ００および抵抗Ｒ０１の抵抗値を互いに異なる値に設定することで、このランダム性を回復させる。メモリセルＭＣ＿３内のインバータＩｍ０およびＩｍ１に備えるｎ型トランジスタＭ０２およびＭ０３の各ソースのノードから電源電圧Ｖｓｓまでの経路に対してインピーダンスの値はそれぞれ異なる。セル電源配線Ｖｓｓｎ０にはｎ型トランジスタＭｖｎ００および抵抗Ｒ００を介して電源電圧Ｖｓｓが印加され、セル電源配線Ｖｓｓｎ１にはｎ型トランジスタＭｖｎ０１および抵抗Ｒ０１を介して電源電圧Ｖｓｓが印加される。

図１８（ｂ）に示すように、時刻ｔ６で信号／ＣＴＬｖがロウからハイレベルに切り替わると、セル電源配線Ｖｓｓｎ０およびセル電源配線Ｖｓｓｎ１の電位は、中間電圧Ｖｄｄ／２となる配線上の充電電荷が放電されて電源電圧Ｖｓｓまで低下する。各配線の放電速度は、その経路が有する抵抗と容量の時定数で表される。従ってｎ型トランジスタＭ０２およびＭ０３のソースに充電された電荷の放電速度の差は、セル電源配線Ｖｓｓｎ０およびＶｓｓｎ１の寄生抵抗と寄生容量を同一条件と仮定すれば、抵抗Ｒ００とＲ０１の抵抗値の差になる。

実施の形態１から実施の形態２のｎ型トランジスタに関しては、ｎ型トランジスタＭ０２およびＭ０３の閾値電圧の大小関係が寄与してメモリセル内に現れるデータが決定された。しかし、前記の放電速度を加味することにより、閾値電圧Ｖｔｈ０２＜Ｖｔｈ０３という偏ったバラツキ傾向があった場合でも、抵抗Ｒ００の抵抗値＞抵抗Ｒ０１の抵抗値という条件で設計すればメモリセル内に出現するデータのランダム性は保つことができる。図１８（ｅ）において、破線の楕円で囲んだ部分は、時刻ｔ６以降のセル電源配線Ｖｓｓｎ０とセル電源配線Ｖｓｓｎ１での電位の様子を示し、図１９で拡大して示す。

図１９を参照して、時刻ｔ６以降のメモリセルＭＣ＿３の動作を説明する。
本実施の形態の説明を簡明化するため、図１７に示す抵抗Ｒ００の抵抗値は抵抗Ｒ０１よりも大きいと仮定し、メモリセルＭＣ＿３内のｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１はｐ型トランジスタＭ００の閾値電圧Ｖｔｈ００よりも低いと仮定する。また、ｎ型トランジスタＭ０２の閾値電圧Ｖｔｈ０２はｎ型トランジスタＭ０３の閾値電圧Ｖｔｈ０３よりも低いと仮定する。さらに、ｐ型トランジスタの閾値電圧はｎ型トランジスタの閾値電圧よりも高いとする。本仮定において、閾値電圧の大小関係でメモリセルに現れるデータが決定するという前提ではｎ型トランジスタＭ０２の閾値電圧が最も低いため、記憶ノードＮ００には電源電圧Ｖｓｓの電位が必然的に現れることになる。

図１８（ｅ）に示すように、時刻ｔ６において、インバータＩｍ０およびＩｍ１を構成する４つのトランジスタのソース、ドレイン、およびゲートの電位は中間電圧Ｖｄｄ／２を保持し、認証制御信号ＣＴＬｖの電位がハイレベルからロウレベルに切り替わる。すると、セル電源配線Ｖｄｄｐは中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄに向かって上昇を開始し、セル電源配線Ｖｓｓｎ０およびセル電源配線Ｖｓｓｎ１の電位は中間電圧Ｖｄｄ／２から電源電圧Ｖｓｓに向かって下降を開始する。

セル電源配線Ｖｓｓｎ０はｎ型トランジスタＭｖｎ００と抵抗Ｒ００を介して接続され、セル電源配線Ｖｓｓｎ１はｎ型トランジスタＭｖｎ０１と抵抗Ｒ０１を介して接続されている。本実施の形態において、抵抗Ｒ００は抵抗Ｒ０１よりも抵抗値が大きいとして仮定した。このため、セル電源配線Ｖｓｓｎ０の電位は、セル電源配線Ｖｓｓｎ１の電位と比較して下降する遷移速度が遅い。セル電源配線Ｖｄｄｐの電位は、実施の形態１や実施の形態２と同様に、ｐ型トランジスタＭｖｐ０が導通状態になることで電源電圧Ｖｄｄまで速やかに上昇する。

図１９において、時刻ｔ６１では、記憶ノードＮ００およびＮ０１の電位は中間電圧Ｖｄｄ／２電位を維持し、セル電源配線Ｖｓｓｎ１の電位はセル電源配線Ｖｓｓｎ０の電位よりも低い。これは、セル電源配線Ｖｓｓｎ０の電位は、セル電源配線Ｖｓｓｎ１の電位と比較して、下降する遷移速度が遅いからである。

このとき、時刻ｔ６１で、ｎ型トランジスタＭ０２およびＭ０３のどちらが先に導通状態になっているかが問題となる。本実施の形態３の説明では、時刻ｔ６１において、中間電圧Ｖｄｄ／２（記憶ノードＮ００およびＮ０１の電位）からセル電源配線Ｖｓｓｎ１までの電位差がＶｔｈ０３に到達し、中間電圧Ｖｄｄ／２電位からセル電源配線Ｖｓｓｎ０の電位差がＶｔｈ０２に到達していないことにする。このため、ｎ型トランジスタＭ０３は導通状態になり、記憶ノードＮ０１の電位はセル電源配線Ｖｓｓｎ１の電位となる。

つぎにｐ型トランジスタでは、ｐ型トランジスタＭ００の閾値電圧はｐ型トランジスタＭ０１の閾値電圧よりも高いが、時刻ｔ６２では記憶ノードＮ０１の電位が中間電圧Ｖｄｄ／２よりも低下している。従って、ｐ型トランジスタＭ００は、そのゲートとソース間の電位差が閾値電圧Ｖｔｈ００に到達し、導通状態になる。一方、記憶ノードＮ００の電位は中間電圧Ｖｄｄ／２であり、セル電源配線Ｖｄｄｐとの電位差はｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１に到達してないためｐ型トランジスタＭ０１は非道通状態である。

前記の時刻ｔ６２以降では、記憶ノードＮ０１の電位がセル電源配線Ｖｓｓｎ１と同電位になり、記憶ノードＮ００の電位がセル電源配線Ｖｄｄｐと同電位になる。従って、ｎ型トランジスタＭ０２とＭ０１は非導通状態を保持し、セル電源配線Ｖｓｓｎ０およびセル電源配線Ｖｓｓｎ１の電位は電源電圧Ｖｓｓに遷移し、セル電源配線Ｖｄｄｐの電位は電源電圧Ｖｄｄに遷移する。

ところで、時刻ｔ６１の時点に戻ってｎ型トランジスタＭ０２が先に導通状態になった場合を検討すると、ｔ６１以降では記憶ノードＮ０１の電位は中間電圧Ｖｄｄ／２を保持し、記憶ノードＮ００の電位がセル電源配線Ｖｓｓｎ０と同電位になって推移する。また時刻ｔ６１以降の、セル電源配線Ｖｄｄｐの電位が上昇する過程では、ｐ型トランジスタＭ０１がｐ型トランジスタＭ００よりも先に導通状態になることは明白であり、記憶ノードＮ０１の電位がセル電源配線Ｖｄｄｐと同電位になり推移する。

以上のように、対をなすＭＯＳトランジスタの閾値電圧の大小関係に偏った傾向があるときには、本方式の抵抗値の調整によりメモリセルに現れるデータのランダム性を改善することができる。本実施の形態ではｐ型トランジスタの閾値電圧がｎ型トランジスタの閾値電圧より高いとしたが、仮にｐ型トランジスタの閾値電圧がｎ型トランジスタの閾値電圧に比べて低い場合は、出現データはｐ型トランジスタの閾値電圧のバラツキで決まるためランダム性は保たれる。また、ｐ型トランジスタの閾値電圧に偏った傾向がある場合には、図１０に示す実施の形態１の変形例２の電源制御回路を採用し、電源配線Ｖｄｄｐをインバータごとに分離して本実施例と同様にｐ型トランジスタのソースと電源電圧Ｖｄｄとの間に抵抗を挿入すればランダム性の調整は可能になる。

図１６に示すデータ出力回路１５２は、図１９で示した記憶ノードＮ００とＮ０１に出現したデータを時刻ｔ７以降において、各メモリセルＭＣ＿３００からＭＣ＿３０（ｎ−１）までのデータを出力データＤｏｕｔとしてＢＩＳＴ制御回路１０２へ出力する。ＢＩＳＴ制御回路１０２は、認証制御回路１０１から出力されたリクエスト信号ＲＱに応答して、各メモリセルＭＣのデータをメモリデータＭＤとして認証制御回路１０１へ返す。認証制御回路１０１は、このメモリデータＭＤを、チップ固有識別情報Ｃｈｉｐ＿ｉｄとして出力する。

本実施の形態では、ｎ型トランジスタＭｖｎ００およびＭｖｎ０１のソースにそれぞれ抵抗を接続した。本実施例と同様な効果を得る他の実施例として、電源電圧出力ノードＮｎ０およびＮｎ１にそれぞれ静電容量を接続し、電源配線の時定数を変更する方式でも良い。また、この方式の構成において、前述の抵抗値はゼロでも良く、抵抗値を同じ値にしても良い。

＜実施の形態４＞
図２０を参照して、本発明の実施の形態４に係る半導体装置が備える識別情報生成回路１００＿４の構成を説明する。

識別情報生成回路１００＿４と図１に示す本発明の実施の形態１に係る半導体装置の識別情報生成回路１００＿１との相違点は、メモリアレイ１５１＿４の構成である。

図２１を参照して、本発明の実施の形態４に係るメモリアレイ１５１＿４の回路ブロック構成を説明する。

メモリアレイ１５１＿４は、ビット線ＢＬ，／ＢＬ方向にｎ個のメモリセルＭＣを配列し、ワード線ＷＬ方向にｍ個のメモリセルＭＣを配列する。メモリアレイ１５１＿４内のメモリセルＭＣの個数はｎ×ｍ個となる。ただし、図２１に示すメモリアレイ１５１＿４では、ｍの値を１とした。メモリセルＭＣは、図４に示す回路構成と同一であり、回路の構成と各ＭＯＳトランジスタの機能については説明を省略する。各メモリセル（ＭＣ００〜ＭＣ０（ｎ−１））のセル電源配線Ｖｓｓｎは電源電圧出力ノードＮｎに接続され、同様にセル電源配線Ｖｄｄｐは電源電圧出力ノードＮｐに接続される。

メモリアレイ１５１＿４は、さらにビット線対（ＢＬ、／ＢＬ）毎に接続するビット線中間電圧供給回路ＥＱｈｖｄを有する。

ビット線中間電圧供給回路ＥＱｈｖｄは、ｐ型トランジスタＭｂｔ０、Ｍｂｂ０およびＭｂｓ０で構成する。ｐ型トランジスタＭｂｔ０およびＭｂｂ０はソースを共通にして、共通ソースのノードには中間電圧Ｖｄｄ／２を供給する中間電圧入力ノードＮｄが接続される。また、ビット線ＢＬ［０］にはｐ型トランジスタＭｂｔ０のドレインを接続し、ビット線／ＢＬ［０］にはｐ型トランジスタＭｂｂ０のドレインを接続する。また、ｐ型トランジスタＭｂｓ０のソースとドレインはそれぞれビット線ＢＬと／ＢＬに接続する。ｐ型トランジスタＭｂｔ０、Ｍｂｂ０およびＭｂｓ０のゲートには、電源制御回路１４０＿１が生成する信号Ｓが印加される。

図２２を参照して、電源制御回路１４０＿１およびメモリアレイ１５１＿４の動作を説明する。

図２２（ａ）または（ｃ）に示すように、認証制御信号ＣＴＬｖは時刻ｔ１においてロウレベルからハイレベルに切り替わり、信号Ｓは時刻ｔ３から時刻ｔ４までの遅延時間Ｔｄｌｙの期間中にロウレベルを維持する。従って、図２２（ｄ）に示すように、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐの電位は、時刻ｔ３以降で、それぞれ電源電圧Ｖｓｓおよび電源電圧Ｖｄｄから中間電圧Ｖｄｄ／２に遷移する。

図２１に示すビット線ＢＬ［０］と／ＢＬ［０］には、ビット線中間電圧供給回路ＥＱｈｖｄと同じ回路構成を持ち、電源電圧Ｖｄｄを供給するプリチャージ回路(図示せず)が接続されている。図２２（ｅ）に示すように、メモリセルにアクセス（読み出し動作または書き込み動作）を開始する前の準備段階で、前述のプリチャージ回路は１対のビット線ＢＬ［０］および／ＢＬ［０］を電源電圧Ｖｄｄにプリチャージする。その後、信号Ｓがハイからロウレベルに切り替わる時刻ｔ３において、１対のビット線ＢＬおよび／ＢＬの電位は、中間電圧Ｖｄｄ／２に向けて遷移を開始する。これは、図２１に示すビット線中間電圧供給回路ＥＱｈｖｄ内の３つのｐ型トランジスタＭｂｔ０、Ｍｂｂ０およびＭｂｓ０が、信号Ｓのロウレベルを起動信号として１対のビット線ＢＬおよび／ＢＬを短絡するとともに、各ビット線に中間電圧Ｖｄｄ／２を供給することによる。

図２２（ｆ）に示すように、時刻ｔｗ０ｓから時刻ｔｗ０ｅまでの期間Ｔｗでは、ワード線ＷＬ〔０〕に電源電圧Ｖｄｄまで立上げるパルス信号を印加する。この結果、図４に示すメモリセルＭＣのアクセスＭＯＳトランジスタ（ｎ型トランジスタＭ０４とＭ０５）を介して、記憶ノードＮ００およびＮ０１に、ビット線中間電圧供給回路ＥＱｈｖｄが出力する中間電圧Ｖｄｄ／２が印加される。

実施の形態１から実施の形態３に係る電源制御回路では、アクセスＭＯＳトランジスタ（Ｍ０４とＭ０５）を非道通状態に維持したまま、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐを中間電圧Ｖｄｄ／２にすることで記憶ノードＮ００およびＮ０１の電位をＶｄｄ／２に設定した。このアクセスＭＯＳトランジスタ（Ｍ０４とＭ０５）を非導通状態に維持した方式では、記憶ノードＮ００またはＮ０１の電位が、メモリセル内の、アクセスＭＯＳトランジスタを除く４つのＭＯＳトランジスタのいずれかの閾値電圧分だけ中間電圧Ｖｄｄ／２よりも下がった電位、または閾値電圧分だけ中間電圧Ｖｄｄ／２よりも上がった電位になることがある。

これは、ｐ型またはｎ型トランジスタのどちらかが、記憶ノードの電位が中間電圧Ｖｄｄ／２になる前に非導通状態になるためである。しかし、この中間電圧Ｖｄｄ／２より閾値電圧分シフトした電位は一時的なものであり、ＭＯＳトランジスタで生じるリーク電流（サブスレッショルド・リークおよびゲート・リーク）により、最終的には記憶ノードＮ００とＮ０１は中間電圧Ｖｄｄ／２となる。しかし本実施の形態４によれば、想定した期間内で記憶ノードの電位を中間電圧Ｖｄｄ／２にすることができる。

図２２（ｆ）において、時刻ｔ３から時刻ｔｗ０ｓまでの期間Ｔｓｗは、セル電源配線Ｖｓｓｎおよびセル電源配線Ｖｄｄｐと、ビット線ＢＬおよび／ＢＬを中間電圧Ｖｄｄ／２に設定する時間である。クロック同期式のＳＲＡＭを用いる場合はクロックの周期を十分に取り、設計段階で期間Ｔｓｗを設定すれば良い。また、図２２（ｃ）と（ｆ）に示すように、時刻ｔｗ０ｅから時刻ｔ５までの期間Ｔｅｗは、ワード線ＷＬ０の電位が完全にロウレベルになる時刻ｔｗ０ｅまで、信号Ｓをロウレベルに確保できるように設計すれば良い。

図２２に示すように、１サイクルのデータ生成サイクル後に読出し（Ｒｅａｄ）サイクルを起動すれば、メモリセル内に出現したランダムなデータを読み出すことができる。このデータ生成サイクルとＲｅａｄサイクルを１セットとして、ワード線ＷＬ０からＷＬ（ｎ−１）までのワード線ごとに１セットずつ繰り返せば全メモリセルにランダムなデータを生成し、読み出すことができる。

本発明の実施の形態１から４およびその変形例において、中間電圧Ｖｄｄ／２の値を、電源電圧Ｖｄｄと電源電圧Ｖｓｓとの差分を２で除算した値とした。その理由は、メモリセル内のインバータを構成する４つのＭＯＳトランジスタの閾値電圧の大小で、メモリセル内に出現するデータを決めるためである。例えば、中間電圧Ｖｄｄ／２を電源電圧Ｖｄｄに設定すると、セル電源配線Ｖｄｄｐは電源電圧Ｖｄｄに固定されつづけ、セル電源配線Ｖｓｓｎの電位が下降しても４つＭＯＳトランジスタのゲートも電源電圧Ｖｄｄに固定された状態を維持する。結局、２つのｎ型トランジスタのどちらか一方が導通状態になることでデータが決まる。

また中間電圧Ｖｄｄ／２を電源電圧Ｖｄｄおよび電源電圧Ｖｓｓの差分を２で除算した値にすると、メモリセル内の記憶ノードを中間電圧Ｖｄｄ／２から電源電圧Ｖｄｄ、または中間電圧Ｖｄｄ／２からＶｓｓに最も早く遷移することができる。さらに、本発明の説明では記述していないが、ｐ型トランジスタはＮウエル内に形成することを想定しているため、Ｎウエルの電位とｐ型トランジスタのソース電位は共通ノードとなる。従って、ｐ型トランジスタのソース電位であるセル電源配線Ｖｄｄｐの電位を上下に操作しても、ｐ型トランジスタのソースとＮウエル間に電位差が生じない。

ｎ型トランジスタの基板は、特別なウエルを用いずにｐ型シリコン基板であり、電源電圧Ｖｓｓに固定されている。セル電源配線Ｖｓｓｎに接続されるｎ型トランジスタのソース電位がシリコン基板の電位よりも高電位になる本方式では接合耐圧が危惧される。従って、これまでの実施の形態が示すように、中間電圧をＶｄｄ／２として設定し、ソースと基板間で生じる電位差が比較的低くできるようにした。

前述した中間電圧の設定理由を鑑みて、メモリセル内の記憶ノードにおいて出現データの生成速度に拘らない場合には、本実施例における中間電圧Ｖｄｄ／２の値は、電源電圧Ｖｄｄと電源電圧Ｖｓｓとの差分を２で除算した値に限定されない。また、ｐ型もしくはｎ型トランジスタの一方で、出現データを決定する場合は下記に示す条件に縛られない。しかし、上記のように４つのＭＯＳトランジスタの閾値電圧の大小で出現データを決定させるには以下のような条件が必要となる。

中間電圧は、電源電圧Ｖｄｄを基準にして、ｐ型トランジスタの閾値Ｖｔｈｐより低く設定し、電源電圧Ｖｓｓを基準にして、ｎ型トランジスタの閾値Ｖｔｈｎより高く設定する方が良い。この場合の中間電圧は下記のように示すことが出来る。
Ｖｓｓ＋Ｖｔｈｎ ＜ 中間電圧Ｖｄｄ／２ ＜ Ｖｄｄ−｜Ｖｔｈｐ｜
これまでの実施例で用いた中間電圧Ｖｄｄ／２の値は、図２に示す中間電圧発生回路１１０において、抵抗Ｒ１、Ｒ２、およびＲ３の抵抗値により設定することが可能である。

本発明の実施の形態１から４およびその変形例において、識別情報生成回路１００＿１〜１００＿４は、４つのメモリマクロ（図１と図１２と図１６と図２０が示す１５０、１６０、１７０、１８０）を有するものとして説明した。しかし、メモリマクロの数は４つに限定されず、必要に応じ、１つ若しくはそれ以上に設定しても本発明の目的と機能および効果を損なうことはない。

本発明の実施の形態１から４およびその変形例において、電源制御回路１４０＿１、１４０＿１１，１４０＿１２、１４０＿２、１４０＿３は、複数のメモリマクロに対し１つの回路ブロックを用いたが、複数のメモリマクロごとに回路ブロックを用いてもよい。さらに、各メモリマクロ毎に電源制御回路を用いてもよい。

本発明の実施の形態４に係るメモリアレイ１５１＿４は、ビット線対（ＢＬ、／ＢＬ）毎に接続されるビット線中間電圧供給回路ＥＱｈｖｄを有する。このビット線中間電圧供給回路ＥＱｈｖｄは、本発明の他の実施形態およびその変形例においても、同様に配置することが出来る。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１００＿１，１００＿２，１００＿３，１００＿４ 識別情報生成回路、１０１，１０１＿２ 認証制御回路、１０２ ＢＩＳＴ制御回路、１１０ 中間電圧発生回路、１４０＿１，１４０＿２，１４０＿３ 電源制御回路、１５０，１６０，１７０，１８０ メモリマクロ、１５１，１５１＿３，１５１＿４ メモリアレイ、１５２ データ出力回路、１５３ 周辺回路、Ｎｄ 中間電圧入力ノード、Ｎｃ１，Ｎｃ２ 入力ノード、Ｎｎ０，Ｎｎ１，Ｎｐ，Ｎｎ 電源電圧出力ノード、Ｖｓｓｎ０，Ｖｓｓｎ，Ｖｓｓｎ１，Ｖｄｄｐ セル電源配線、Ｉ−Ｂｕｓ 内部バス、Ｖｓｓ，Ｖｄｄ 電源電圧、Ａｒｑ 認証要求信号、Ｃｈｉｐ＿ｉｄ チップ固有識別情報、ＲＱ リクエスト信号、ＭＤ メモリデータ、Ｖｄｄ／２ 中間電圧、ＣＴＬｖ 認証制御信号、ＣＴＬｐｎ Ｐ／Ｎ先行制御信号、Ｒｄ 読出し信号、Ａｄｄ アドレス信号、Ｄｏｕｔ 出力データ、１１０ 中間電圧発生回路、１１１ アンプ回路、ＢＬ，／ＢＬ，ＢＬ〔０〕，／ＢＬ〔０〕 ビット線、ＷＬ，ＷＬ〔０〕，ＷＬ〔ｎ−１〕 ワード線、ＭＣ，ＭＣ００，ＭＣ０（ｎ−１），ＭＣ＿３００，ＭＣ＿３０（ｎ−１） メモリセル、Ｉｎ０，Ｉｎ１，Ｉｍ０，Ｉｍ１ インバータ、Ｎ００，Ｎ０１ 記憶ノード、ＥＱｈｖｄ ビット線中間電圧供給回路、ＤＬＹ 遅延回路、ＯＳＰ パルス発生回路、Ｃｕ，Ｃｄ，Ｃｄ０，Ｃｄ１ 寄生容量、Ｔｄｌｙ，Ｔｄｌｙ１，Ｔｄｌｙ２ 遅延時間、Ｔｔｎ，Ｔｔｐ 遷移時間、Ｖｔｈ００，Ｖｔｈ０１，Ｖｔｈ０２，Ｖｔｈ０３ 閾値電圧、Ｔｐｂｎ，Ｔｎｂｐ 期間。

Claims (17)

1. 第１の制御信号が印加される第１の入力ノード、第１の電源電圧出力ノード、および第２の電源電圧出力ノードを有する電源制御回路と、
   ビット線対、ワード線、前記ビット線対および前記ワード線と接続されるメモリセル、前記メモリセルに接続される第１のセル電源配線並びに前記メモリセルに接続される第２のセル電源配線を有するメモリアレイと、
   を有する識別情報生成回路を備え、
   前記第１のセル電源配線および前記第２のセル電源配線は、各々、前記第１の電源電圧出力ノードおよび前記第２の電源電圧出力ノードと接続され、
   前記メモリセルは、第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタを有し、
   前記電源制御回路は、前記第１の制御信号が第１の状態のとき、第１の電源電圧および第２の電源電圧を、各々、前記第１の電源電圧出力ノードおよび前記第２の電源電圧出力ノードへ出力し、前記第１の制御信号が第２の状態のとき、中間電圧を、前記第１の電源電圧出力ノードおよび前記第２の電源電圧出力ノードへ出力する、半導体装置。
2. 前記中間電圧は、前記第１の電源電圧に前記第１導電型ＭＯＳトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、前記第２の電源電圧から前記第２導電型ＭＯＳトランジスタの閾値電圧の絶対値を引いた値より低い値を有する、請求項１記載の半導体装置。
3. 前記電源制御回路は、前記第１の制御信号に応答して、前記第１のセル電源配線および前記第２のセル電源配線に前記中間電圧を所定の時間印加後、前記第１のセル電源配線および前記第２のセル電源配線に、各々、前記第１の電源電圧および前記第２の電源電圧を印加する、請求項１記載の半導体装置。
4. 前記電源制御回路は、前記第１の制御信号の前記第２の状態から前記第１の状態への変化に応答して、前記第１のセル電源配線および前記第２のセル電源配線へ、各々、前記第１の電源電圧および前記第２の電源電圧を印加する、請求項１ないし請求項３いずれか１項記載の半導体装置。
5. 前記電源制御回路は、前記第１の制御信号の前記第２の状態から前記第１の状態への変化に応答して、前記第２のセル電源配線へ前記第２の電源電圧を印加し、第１の遅延時間経過後に、前記第１のセル電源配線へ前記第１の電源電圧を印加する、請求項１記載の半導体装置。
6. 前記電源制御回路は、前記第１の制御信号の前記第２の状態から前記第１の状態への変化に応答して、前記第１のセル電源配線へ前記第１の電源電圧を印加し、第２の遅延時間経過後に、前記第２のセル電源配線へ前記第２の電源電圧を印加する、請求項１記載の半導体装置。
7. 前記電源制御回路は、第２の制御信号が印加される第２の入力ノードをさらに備え、
   前記第２の制御信号が前記第１の状態または前記第２の状態のいずれか一方にある期間内に、前記第１の制御信号の前記第２の状態から前記第１の状態への変化に応答して、前記第２のセル電源配線へ前記第２の電源電圧を印加してから第１の遅延時間経過後に、前記第１のセル電源配線へ前記第１の電源電圧を印加し、
   前記第２の制御信号が前記第１の状態または前記第２の状態のいずれか他方にある期間内に、前記第１の制御信号の前記第２の状態から前記第１の状態への変化に応答して、第１のセル電源配線へ第１の電源電圧を印加してから第２の遅延時間経過後に、前記第２のセル電源配線へ前記第２の電源電圧を印加する、請求項１記載の半導体装置。
8. 第１の制御信号が印加される第１の入力ノード、第１の電源電圧出力ノード、第２の電源電圧出力ノード、および第３の電源電圧出力ノードを有する電源制御回路と、
   ビット線対、ワード線、前記ビット線対および前記ワード線と接続されるメモリセル、前記メモリセルに接続される第１のセル電源配線、第２のセル電源配線並びに第３のセル電源配線を有するメモリアレイと、
   を有する識別情報生成回路を備え、
   前記第１のセル電源配線、前記第２のセル電源配線、および前記第３のセル電源配線は、各々、前記第１の電源電圧出力ノード、前記第２の電源電圧出力ノード、および前記第３の電源電圧出力ノードと接続され、
   前記メモリセルは、第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタを有し、
   前記電源制御回路は、前記第１の制御信号が第１の状態のとき、第１の電源電圧を前記第１の電源電圧出力ノードおよび前記第２の電源電圧出力ノードへ出力するとともに、第２の電源電圧を前記第３の電源電圧出力ノードへ出力し、
   前記電源制御回路は、前記第１の制御信号が第２の状態のとき、前記第１の電源電圧に前記第１導電型ＭＯＳトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、前記第２の電源電圧から前記第２導電型ＭＯＳトランジスタの閾値電圧の絶対値を引いた値より低い値を有する中間電圧を、前記第１の電源電圧出力ノード、前記第２の電源電圧出力ノード、および前記第３の電源電圧出力ノードへ出力する、半導体装置。
9. 前記電源制御回路は、前記第１の制御信号の前記第２の状態から前記第１の状態への変化に応答して、前記第１のセル電源配線および前記第２のセル電源配線の電位を、前記中間電圧から前記第１の電源電圧まで、互いに異なる電位下降速度で低下させる、請求項８記載の半導体装置。
10. 前記メモリアレイは、前記ビット線対に接続されるビット線中間電圧供給回路をさらに有し、
    前記ビット線中間電圧供給回路は、前記第１の制御信号の前記第１の状態から前記第２の状態への変化に応答して、前記ビット線対に前記中間電圧を供給する、請求項１記載の半導体装置。
11. 前記ビット線中間電圧供給回路が前記ビット線対に前記中間電圧を供給している期間に、前記ワード線は前記第１の電源電圧から前記第２の電源電圧以上の振幅を有するパルス信号で前記メモリセルを選択する、請求項１０記載の半導体装置。
12. 第１の制御信号が印加される第１の入力ノード、第１の電源電圧出力ノード、および第２の電源電圧出力ノードを有する電源制御回路と、
    第１の記憶ノードを共通にして互いのドレインを接続した第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタを有する第１のインバータ並びに第２の記憶ノードを共通にして互いのドレインを接続した第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタを有する第２のインバータを有し、前記第１のインバータおよび前記第２のインバータの互いの入力と出力とをそれぞれクロスカップル接続したラッチ回路と、
    を有する識別情報生成回路を備え、
    前記ラッチ回路の前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタのソースには、各々、第１のセル電源配線および第２のセル電源配線が接続され、
    前記第１のセル電源配線および前記第２のセル電源配線は、各々、前記第１の電源電圧出力ノードおよび前記第２の電源電圧出力ノードと接続され、
    前記電源制御回路は、前記第１の制御信号が第１の状態のとき、第１の電源電圧および第２の電源電圧を、各々、前記第１の電源電圧出力ノードおよび前記第２の電源電圧出力ノードへ出力し、前記第１の制御信号が第２の状態のとき、中間電圧を、前記第１の電源電圧出力ノードおよび前記第２の電源電圧出力ノードへ出力する、半導体装置。
13. 前記中間電圧は、前記第１の電源電圧に前記第１導電型ＭＯＳトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、前記第２の電源電圧から前記第２導電型ＭＯＳトランジスタの閾値電圧の絶対値を引いた値より低い値を有する、請求項１２記載の半導体装置。
14. 前記電源制御回路は、前記第１の制御信号の前記第２の状態から前記第１の状態への変化に応答して、前記第１のセル電源配線および前記第２のセル電源配線へ、各々、前記第１の電源電圧および前記第２の電源電圧を印加する、請求項１２記載の半導体装置。
15. 第１の記憶ノードを共通にして互いのドレインを接続した第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタを有する第１のインバータと、第２の記憶ノードを共通にして互いのドレインを接続した第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタを有する第２のインバータとをクロスカップル接続したラッチ回路を備える半導体装置の識別情報生成方法であって、
    前記ラッチ回路の前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタのソースに、各々、第１のセル電源配線および第２のセル電源配線を接続し、
    第１の電源電圧に前記第１導電型ＭＯＳトランジスタの閾値電圧の絶対値を加算した値より高く、かつ、第２の電源電圧から前記第２導電型ＭＯＳトランジスタの閾値電圧の絶対値を引いた値より低い値を有する中間電圧を、前記第１のセル電源配線および前記第２のセル電源配線に、所定時間印加し、
    前記第１のセル電源配線および前記第２のセル電源配線の電位を、各々、前記中間電圧から前記第１の電源電圧および前記第２の電源電圧まで変化させ、
    その後、前記第１の記憶ノードおよび前記第２の記憶ノードの電位を読出す、半導体装置の識別情報生成方法。
16. 前記中間電圧を保持する前記第１のセル電源配線および前記第２のセル電源配線に、各々、前記第１の電源電圧および前記第２の電源電圧を同時に印加する、請求項１５記載の半導体装置の識別情報生成方法。
17. 前記中間電圧を保持する前記第１のセル電源配線への前記第１の電源電圧の印加および前記中間電圧を保持する前記第２のセル電源配線への前記第２の電源電圧の印加は、いずれか一方を開始してから、所定の遅延時間経過後に、他方を開始する、請求項１５記載の半導体装置の識別情報生成方法。

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