JP5707102B2 - 不揮発性論理回路、該不揮発性論理回路を備える集積回路、及び該集積回路の動作方法 - Google Patents
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Description
前記一般動作選択部は、前記読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、活性化された出力信号を出力する論理ゲートと、前記活性化された出力信号に基づいて、前記一対のラッチノードを接地電圧端子にそれぞれ連結させる第1及び第2接地スイッチと、を備える。
前記回路ブロックは、クロック信号及び反転クロック信号に基づいて、前記入力データを前記マスタラッチへ伝送する第1伝送ゲートと、前記クロック信号及び前記反転クロック信号に基づいて、前記マスタラッチの前記出力データを、前記スレーブラッチへ伝送する第2伝送ゲートと、をさらに備える。
図1を参照すれば、集積回路1は、一つの電子システム内で単一のチップで具現されるが、複数の回路ブロック10ないし50、電源感知部60、制御部70及び/またはパルス生成部95を備え、パルス生成部95は、少なくとも複数の回路ブロック10,20,30にパルス信号PSを出力できる。この時、複数の回路ブロック10ないし50は、第1ないし第3フリップフロップ10,20,30及び第1及び第2論理回路ブロック40,50を備える。図1では、三つのフリップフロップ10,20,30及び二つの論理回路ブロック40,50が示されたが、これは、図解の便宜のためのものであり、集積回路1は、さらに多いフリップフロップ及び/またはさらに多い論理回路ブロックを備えることができる。
図1及び図2を参照すれば、集積回路1に印加される電源が所定の臨界値以下に低下すれば、電源感知部60は、感知信号SSを生成でき、感知信号SSが生成されれば、制御部70は、書き込みイネーブル信号WENを活性化できる。この時、制御部70で活性化された書き込みイネーブル信号WENは、第1ないし第3フリップフロップ10,20,30に提供される。各フリップフロップ10,20,30は、活性化された書き込みイネーブル信号WENによって、その内部に含まれた一対の不揮発性メモリセルに対する書き込み動作を行える。
図1及び図3を参照すれば、外部で書き込みコマンドW_CMDまたは読み取りコマンドR_CMDが入力されれば、制御部70は、書き込みイネーブル信号WENまたは読み取りイネーブル信号RENを活性化できる。この時、制御部70で活性化された書き込みイネーブル信号WEN及び読み取りイネーブル信号RENは、第1ないし第3フリップフロップ10,20,30に提供される。各フリップフロップ10,20,30は、活性化された読み取りイネーブル信号RENによって、その内部に含まれた一対の不揮発性メモリセルに対する読み取り動作を行える。また、各フリップフロップ10,20,30は、活性化された書き込みイネーブル信号WENによって、その内部に含まれた一対の不揮発性メモリセルに対する書き込み動作を行える。
図4を参照すれば、ラッチ回路100は、ラッチ部11、第1及び第2不揮発性メモリセル12,13、一般動作選択部14、読み取り動作選択部15、書き込み動作選択部16及び等化部17を備える。
図5を参照すれば、ラッチ回路100の一般動作が行われる場合、読み取りイネーブル信号REN及び書き込みイネーブル信号WENが活性化されず、パルス信号PSも活性化されない。したがって、一般動作選択部14の論理ゲート141の出力信号が活性化され、これによって、第1及び第2接地スイッチ142,143が閉鎖される(すなわち、“on”になる)。一方、読み取り動作選択部15の第1及び第2読み取りスイッチ151,152は開放され(すなわち、“off”になり)、書き込み動作選択部16の第1及び第2書き込み電圧提供部161,162及び等化部17は非活性化される。したがって、ラッチ部11は、第1及び第2不揮発性メモリセル12,13と連結されていないので、ラッチ回路100は、一般的なラッチ回路として動作する。
図6を参照すれば、ラッチ回路100の読み取り動作が行われる場合、読み取りイネーブル信号REN及びパルス信号PSが活性化され、書き込みイネーブル信号WENは活性化されない。この時、パルス信号PSの活性化区間は、読み取りイネーブル信号RENの活性化区間より短い。したがって、まず、等化部17は、第1ラッチノードLN1と第2ラッチノードLN2とを連結させ、これによって、それら間の電圧が等化される。
図7を参照すれば、ラッチ回路100の書き込み動作が行われる場合、書き込みイネーブル信号WENが活性化され、読み取りイネーブル信号REN及びパルス信号PSは活性化されない。したがって、一般動作選択部14の論理ゲート141の出力信号は活性化されず、これによって、第1及び第2接地スイッチ142,143は開放される。一方、読み取り動作選択部15の第1及び第2読み取りスイッチ151,152は開放され、書き込み動作選択部16の第1及び第2書き込み電圧提供部161,162は活性化される。したがって、第1及び第2ラッチノードLN1,LN2のデータは、図7で矢印で表示された経路によって、第1書き込みスイッチ163,164及び第2書き込みスイッチ165,166に連結されて、第1及び第2不揮発性メモリセル12,13に対する書き込み動作が行われる。この時、第1ラッチノードLN1のデータと第2ラッチノードLN2のデータとは互いに逆になる論理値を有するので、第3スイッチ163,164または第4スイッチ165,166は選択的に開放される。
図9を参照すれば、フリップフロップ200の一般動作が行われる場合、読み取りイネーブル信号REN及び書き込みイネーブル信号WENが活性化されず、パルス信号PSも活性化されない。したがって、一般動作選択部14の論理ゲート141の出力信号が活性化され、これによって、第1及び第2接地スイッチ142,143が閉鎖される。一方、読み取り動作選択部15の第1及び第2読み取りスイッチ151,152は開放され、書き込み動作選択部16の第1及び第2書き込み電圧提供部161,162及び等化部17は非活性化される。したがって、ラッチ部11は、第1及び第2不揮発性メモリセル12,13と連結されていないので、ラッチ回路100は、一般的なラッチとして動作する。これによって、フリップフロップ200は、図9で矢印で表示された経路によって電流が流れることによって、一般的なマスタスレーブフリップフロップとして動作する。この時、フリップフロップ200は、クロック信号CLKの立ち上がりエッジでデータをラッチすることができる。
図10を参照すれば、フリップフロップ200の読み取り動作が行われる場合、読み取りイネーブル信号REN及びパルス信号PSが活性化され、書き込みイネーブル信号WENは活性化されない。この時、パルス信号PSの活性化区間は、読み取りイネーブル信号RENの活性化区間より短い。したがって、まず、等化部17は、第1ラッチノードLN1と第2ラッチノードLN2とを連結させ、これによって、それら間の電圧が等化される。次いで、パルス信号PSが非活性化されれば、第1及び第2不揮発性メモリセル12,13の読み取り動作により、第1ラッチノードLN1及び第2ラッチノードLN2の電圧は変化する。
図10及び図11を参照すれば、クロック信号CLKで二つのクロック区間を経れば、フリップフロップ200に入力されるデータDinがスレーブラッチSLに伝達される。次いで、パルス信号PSが活性化されれば、スレーブラッチSLの第1ラッチノードLN1と第2ラッチノードLN2とが連結されて、第1ラッチノードLN1の電圧と第2ラッチノードLN2の電圧とが等化される。第1ラッチノードLN1の電圧と第2ラッチノードLN2の電圧とが等化されれば、パルス信号PSは再び非活性化される。読み取り動作を行う場合には、一対の不揮発性メモリセル12,13のデータを明確にセンシングするために、このように、第1ラッチノードLN1の電圧及び第2ラッチノードLN2の電圧に対する等化動作が先行されねばならない。
図12を参照すれば、フリップフロップ200の書き込み動作が行われる場合、書き込みイネーブル信号WENが活性化され、読み取りイネーブル信号REN及びパルス信号PSは活性化されない。したがって、一般動作選択部14の論理ゲート141の出力信号は活性化されず、これによって、第1及び第2接地スイッチ142,143は開放される。一方、読み取り動作選択部15の第1及び第2読み取りスイッチ151,152は開放され、書き込み動作選択部16の第1及び第2書き込み電圧提供部161,162は活性化される。
図12及び図13を参照すれば、クロック信号CLKで二つのクロック区間を経れば、フリップフロップ200に入力されるデータDinがスレーブラッチSLに伝達される。次いで、書き込みイネーブル信号WENが活性化されれば、第1ラッチノードLN1及び第2ラッチノードLN2がそれぞれ第1書き込みスイッチ163,164及び第2書き込みスイッチ165,166に連結される。したがって、第1ラッチノードLN1及び第2ラッチノードN2のデータによって、第1書き込みスイッチ163,164及び第2書き込みスイッチ165,166がオン/オフになって、第1及び第2不揮発性メモリセル12,13に第1及び第2書き込み電圧V1,V2が選択的に印加されることによって、第1及び第2不揮発性メモリセル12,13に対する書き込み動作が行われる。
12 第1不揮発性メモリセル
13 第2不揮発性メモリセル
14 一般動作選択部
15 読み取り動作選択部
16 書き込み動作選択部
17 等化部
100 ラッチ回路
141 論理ゲート
142 第1接地スイッチ
143 第2接地スイッチ
151 第1読み取りスイッチ
152 第2読み取りスイッチ
161 第1書き込み電圧提供部
162 第2書き込み電圧提供部
163,164 第1書き込みスイッチ
165,166 第2書き込みスイッチ
LN1 第1ラッチノード
LN2 第2ラッチノード
N1 第1NMOSトランジスタ
N2 第2NMOSトランジスタ
P1 第1PMOSトランジスタ
P2 第2PMOSトランジスタ
PS パルス信号
REN 読み取りイネーブル信号
WEN 書き込みイネーブル信号
Vcc 電源電圧端子
Claims (20)
- 一対のラッチノードを有するラッチ部と、
書き込みイネーブル信号が活性化されれば、前記一対のラッチノードのデータによって第1及び第2書き込み電圧のうち一つが印加される第1不揮発性メモリセルと前記一対のラッチノードのデータによって前記第1及び第2書き込み電圧のうちもう一つが印加される第2不揮発性メモリセルとを含む一対の不揮発性メモリセルと、を備え、
前記第1及び第2書き込み電圧は異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は異なり、
前記第1及び第2書き込み電圧は、前記一対のラッチノードのデータと関係なく外部から提供されることを特徴とする不揮発性論理回路。 - 前記一対のラッチノードは、読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを受信することを特徴とする請求項1に記載の不揮発性論理回路。
- 前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を断つ読み取り動作選択部をさらに備えることを特徴とする請求項2に記載の不揮発性論理回路。
- 読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、
前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに、前記第1及び第2書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備えることを特徴とする請求項1に記載の不揮発性論理回路。 - 前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備えることを特徴とする請求項4に記載の不揮発性論理回路。
- 前記一般動作選択部は、
前記読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、活性化された出力信号を出力する論理ゲートと、
前記活性化された出力信号に基づいて、前記一対のラッチノードを接地電圧端子にそれぞれ連結させる第1及び第2接地スイッチと、を備えることを特徴とする請求項4に記載の不揮発性論理回路。 - 前記読み取り動作選択部は、
前記読み取りイネーブル信号に基づいて、前記一対のラッチノードを前記一対の不揮発性メモリセルにそれぞれ連結させる第1及び第2読み取りスイッチを備えることを特徴とする請求項4に記載の不揮発性論理回路。 - 前記書き込み動作選択部は、
前記書き込みイネーブル信号に基づいて、前記第1及び第2書き込み電圧をそれぞれ印加する第1及び第2書き込み電圧提供部と、
前記一対のラッチノードのうち第1ラッチノードのデータに基づいて、前記第1及び第2書き込み電圧提供部を、前記第1及び第2不揮発性メモリセルにそれぞれ連結させる二つの第1書き込みスイッチと、
前記一対のラッチノードのうち第2ラッチノードのデータに基づいて、前記第1及び第2書き込み電圧提供部を、前記第2及び第1不揮発性メモリセルにそれぞれ連結させる二つの第2書き込みスイッチと、を備えることを特徴とする請求項4に記載の不揮発性論理回路。 - 入力データをラッチするマスタラッチと、
前記マスタラッチの出力データをラッチするスレーブラッチと、を備え、
前記スレーブラッチは、
一対のラッチノードを有するラッチ部と、
書き込みイネーブル信号が活性化されれば、前記一対のラッチノードのデータによって第1及び第2書き込み電圧のうち一つが印加される第1不揮発性メモリセルと前記一対のラッチノードのデータによって前記第1及び第2書き込み電圧のうちもう一つが印加される第2不揮発性メモリセルとを含む一対の不揮発性メモリセルと、を備え、
前記第1及び第2書き込み電圧は異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は異なり、
前記第1及び第2書き込み電圧は、前記一対のラッチノードのデータと関係なく外部から提供されることを特徴とする回路ブロック。 - 前記スレーブラッチは、
読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、
前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに前記第1及び第2書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備えることを特徴とする請求項9に記載の回路ブロック。 - 前記スレーブラッチは、
前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備えることを特徴とする請求項10に記載の回路ブロック。 - クロック信号及び反転クロック信号に基づいて、前記入力データを前記マスタラッチへ伝送する第1伝送ゲートと、
前記クロック信号及び前記反転クロック信号に基づいて、前記マスタラッチの前記出力データを前記スレーブラッチへ伝送する第2伝送ゲートと、をさらに備えることを特徴とする請求項9に記載の回路ブロック。 - 前記スレーブラッチは、
前記第2伝送ゲートの出力端子に連結されるインバータと、
前記クロック信号及び前記反転クロック信号に基づいて、前記インバータの出力を前記スレーブラッチの出力端子へ伝送する第3伝送ゲートと、をさらに備えることを特徴とする請求項12に記載の回路ブロック。 - 前記スレーブラッチは、
前記マスタラッチの出力端子に連結されるインバータと、
前記クロック信号及び前記反転クロック信号に基づいて、前記インバータの出力を前記スレーブラッチの出力端子へ伝送する第3伝送ゲートと、をさらに備えることを特徴とする請求項12に記載の回路ブロック。 - 少なくとも一つの論理回路ブロック及び少なくとも一つの不揮発性論理回路を備える複数の回路ブロックと、
前記複数の回路ブロックのうち少なくとも一つに供給される電源が臨界値以下であれば、感知信号を生成する電源感知部と、
前記感知信号または外部から提供されるコマンドのうち少なくとも一つに基づいて、読み取りイネーブル信号及び書き込みイネーブル信号のうち一つを生成する制御部と、を備え、
前記少なくとも一つの不揮発性論理回路は、
一対のラッチノードを有するラッチ部と、
書き込みイネーブル信号が活性化されれば、前記一対のラッチノードのデータによって第1及び第2書き込み電圧のうち一つが印加される第1不揮発性メモリセルと前記一対のラッチノードのデータによって前記第1及び第2書き込み電圧のうちもう一つが印加される第2不揮発性メモリセルとを含む一対の不揮発性メモリセルと、を備え、
前記第1及び第2書き込み電圧は相異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は相異なり、
前記第1及び第2書き込み電圧は、前記一対のラッチノードのデータと関係なく外部から提供されることを特徴とする集積回路。 - 前記少なくとも一つの不揮発性論理回路は、
前記読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、
前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに、前記第1及び第2書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備えることを特徴とする請求項15に記載の集積回路。 - 前記少なくとも一つの不揮発性論理回路は、
前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備えることを特徴とする請求項16に記載の集積回路。 - 一対のラッチノードを有するラッチ部と、一対の不揮発性メモリセルとを備える少なくとも一つの不揮発性論理回路、及び少なくとも一つの論理回路ブロックを備える複数の回路ブロックを有する集積回路の動作方法であって、
前記集積回路により、前記複数の回路ブロックのうち少なくとも一つに供給される電源が臨界値以下であれば、感知信号を生成するステップと、
前記集積回路により、前記感知信号または外部から提供されるコマンドのうち少なくとも一つに基づいて、読み取りイネーブル信号及び書き込みイネーブル信号のうち一つを生成するステップと、
前記集積回路により、書き込みイネーブル信号が活性化されれば、前記一対のラッチノードのデータに基づいて、相異なる第1及び第2書き込み電圧を、前記一対の不揮発性メモリセルにそれぞれ印加することによって、前記一対の不揮発性メモリセルに対する書き込み動作を行うステップと、を含み、
前記第1及び第2書き込み電圧は、前記一対のラッチノードのデータと関係なく外部から提供されることを特徴とする集積回路の動作方法。 - 前記読み取りイネーブル信号及び前記書き込みイネーブル信号が活性化されなければ、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を解除するステップと、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを前記一対のラッチノードに提供するステップとのうち少なくとも一つをさらに含むことを特徴とする請求項18に記載の集積回路の動作方法。 - 前記一対のラッチノードのデータを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させることによって、前記一対のラッチノードのデータを等化するステップをさらに含むことを特徴とする請求項19に記載の集積回路の動作方法。
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