CN115171745A - 执行读取操作的装置 - Google Patents

执行读取操作的装置 Download PDF

Info

Publication number
CN115171745A
CN115171745A CN202110842466.6A CN202110842466A CN115171745A CN 115171745 A CN115171745 A CN 115171745A CN 202110842466 A CN202110842466 A CN 202110842466A CN 115171745 A CN115171745 A CN 115171745A
Authority
CN
China
Prior art keywords
clock
switching
internal clock
period
generation circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202110842466.6A
Other languages
English (en)
Inventor
金光淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115171745A publication Critical patent/CN115171745A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

本发明涉及一种执行读取操作的装置。所述装置包括控制时钟生成电路，其被配置为当执行读取操作时从第一内部时钟生成第一切换参考时钟并且从第一反相内部时钟生成第二切换参考时钟。该装置还包括选通信号生成电路，其被配置为生成其电平在切换时段期间与第一切换参考时钟和第二切换参考时钟同步地变换的数据选通信号。

Description

执行读取操作的装置
相关申请的交叉引用
本申请要求于2021年4月1日提交韩国知识产权局的韩国申请第10-2021-0043010号的优先权，其整体公开内容通过引用合并于此。
技术领域
本公开的实施方式总体上涉及一种用于执行读取操作的装置。
背景技术
半导体器件可以通过使用多相时钟来稳定地提高诸如读取操作的各种内部操作的速度，其中多相时钟通过对外部时钟的频率进行分频而生成。
当执行用于将数据发送到外部的读取操作时，所述半导体器件可以将具有关于数据传输定时的信息的选通信号与数据一起发送到外部。
发明内容
各种实施方式涉及一种能够执行读取操作的装置。
在一个实施方式中，一种装置可以包括：控制时钟生成电路，被配置为在执行读取操作时从第一内部时钟生成第一切换参考时钟并从第一反相内部时钟生成第二切换参考时钟；以及选通信号生成电路，被配置为生成其电平在切换时段期间与第一和第二切换参考时钟同步地变换的数据选通信号，其中第一和第二切换参考时钟的生成顺序根据用于读取操作的读取命令与第一内部时钟和第一反相内部时钟中的哪一个同步而改变。
在一个实施方式中，一种装置可以包括：控制时钟生成电路，被配置为在执行读取操作时从第一内部时钟生成第一切换参考时钟并且从第一反相内部时钟生成第二切换参考时钟；以及数据输出电路，被配置为与第一和第二切换参考时钟同步地输出读取数据作为数据，其中第一和第二切换参考时钟的生成顺序根据用于读取操作的读取命令与第一内部时钟和第一反相内部时钟中的哪一个同步而改变。
根据本公开的实施方式，当执行读取操作时，通过根据读取命令的生成时间点改变从内部时钟生成用于设置数据选通信号的前导(后导)模式的前导(后导)控制时钟的路径，可以减少用于设置前导(后导)模式的电路中消耗的功率和面积。
此外，根据本公开的实施方式，当执行读取操作时，通过维持从内部时钟生成用于切换数据选通信号的切换控制时钟的路径，而不管读取命令的生成时间点如何，可以防止当生成切换控制时钟的路径根据读取命令的生成时间点改变时生成的数据选通信号的特性劣化。
附图说明
图1是图示根据本公开的实施方式的系统的配置的框图。
图2是示出图1所示装置的实施方式的配置的框图。
图3是有助于描述图2所示的内部时钟生成电路的操作的时序图。
图4是有助于描述图2所示的时段信号生成电路的操作的时序图。
图5是图示图2所示的控制时钟生成电路的实施方式的配置的框图。
图6和图7是有助于描述图5所示的内部时段信号生成电路的操作的时序图。
图8是图示图5所示的控制时钟输出电路的实施方式的配置的电路图。
图9是图示图2所示的选通信号生成电路的实施方式的图。
图10是图示图2所示的数据输出电路的实施方式的图。
图11和图12是有助于描述在图2所示的装置中执行的读取操作的时序图。
图13是示出图1所示系统的另一实施方式的配置的框图。
具体实施方式
在以下实施方式的描述中，术语“预设”表示当参数在过程或算法中使用时，参数的数值是预先确定的。根据实施方式，可以在过程或算法开始时或在过程或算法正在执行时设置参数的数值。
用于区分各部件的诸如“第一”和“第二”的术语不受部件限制。例如，第一部件可被称为第二部件，反之亦然。
当一个部件被称为“耦接”或“连接”到另一部件时，应当理解，这些部件可以彼此直接耦接或连接，或者通过置于其间的另一部件彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一部件时，应当理解，这些部件彼此直接耦接或连接，而没有在其间插入另一部件。
“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据实施方式，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据实施方式，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施方式可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且根据实施方式可以将具有逻辑低电平的信号设置为具有逻辑高电平。
在下文中，将通过实施方式更详细地描述本公开的教导。实施方式仅用于举例说明本公开的教导，本公开的范围不受这些实施方式的限制。
图1是图示根据本公开的实施方式的系统100的配置的框图。如图1所示，系统100可以包括控制器(CONTROLLER)110和装置120。装置120可以由半导体器件来实现。
控制器110可以包括第一控制引脚110_1、第二控制引脚110_2、第三控制引脚110_3和第四控制引脚110_4。装置120可以包括第一装置引脚120_1、第二装置引脚120_2、第三装置引脚120_3和第四装置引脚120_4。控制器110可以通过耦接在第一控制引脚110_1和第一装置引脚120_1之间的第一传输线130_1向装置120发送命令CMD。可以根据实施方式以各种方式设置命令CMD的比特位数。控制器110可以通过耦接在第二控制引脚110_2和第二装置引脚120_2之间的第二传输线130_2向装置120发送时钟CLK。控制器110可以通过耦接在第三控制引脚110_3和第三装置引脚120_3之间的第三传输线130_3向装置120发送数据选通信号DQS以及从装置120接收数据选通信号DQS。控制器110可以通过耦接在第四控制引脚110_4和第四装置引脚120_4之间的第四传输线130_4向装置120发送数据DQ以及从装置120接收数据DQ。可以根据实施方式以各种方式设置数据DQ的比特位数。
装置120可以包括内部时钟生成电路(INTERNAL CLOCK GEN)201、控制时钟生成电路(CONTROL CLOCK GEN)207、选通信号生成电路(DQS GEN)209和数据输出电路(DATAOUTPUT CIRCUIT)211。装置120可以基于命令CMD、时钟CLK和数据选通信号DQS执行各种内部操作，包括将数据DQ发送到控制器110的读取操作。装置120可通过接收具有用于执行读取操作的逻辑电平组合的命令CMD来生成读取命令RD(参见图2)。
内部时钟生成电路201可以接收时钟CLK，从而生成具有不同相位的内部时钟ICLK、QCLK、ICLKB和QCLKB(参见图2)。
控制时钟生成电路207可以根据读取命令RD的生成时间点(参见图2)改变从内部时钟ICLK、QCLK、ICLKB和QCLKB(参见图2)生成用于设置数据选通信号DQS的前导模式的前导控制时钟CLK_PRE_p/r/d(参见图2)的路径。因此，装置120可以减少用于设置前导模式的电路中消耗的功率和面积。
控制时钟生成电路207可以保持从内部时钟ICLK、QCLK、ICLKB和QCLKB(参见图2)生成用于切换数据选通信号DQS的切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d(参见图2)的路径，而不管读取命令RD(参见图2)的生成时间点如何。因此，装置120可以防止当生成切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d(参见图2)的路径根据读取命令RD的生成时间点改变时生成的数据选通信号DQS的特性劣化。
控制时钟生成电路207可以根据读取命令RD(参见图2)的生成时间点改变从内部时钟ICLK、QCLK、ICLKB和QCLKB(参见图2)生成用于设置数据选通信号DQS的后导模式的后导控制时钟CLK_PST_p/r/d(参见图2)的路径。因此，装置120可以减少用于设置后导模式的电路中消耗的功率和面积。
选通信号生成电路209可以基于前导控制时钟CLK_PRE_p/r/d(参见图2)、切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d(参见图2)以及后导控制时钟CLK_PST_p/r/d(参见图2)将数据选通信号DQS输出到控制器110。
数据输出电路211可以与切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d(参见图2)同步地将数据DQ输出到控制器110。
图2是图示图1所示的装置120的实施方式的配置的框图。如图2所示，装置120可以包括内部时钟生成电路(INTERNAL CLOCK GEN)201、使能信号生成电路(EN GEN)203、时段信号生成电路(PS GEN)205、控制时钟生成电路(CONTROL CLOCK GEN)207、选通信号生成电路(DQS GEN)209和数据输出电路(DATA OUTPUT CIRCUIT)211。
内部时钟生成电路201可以从时钟CLK生成内部时钟ICLK、QCLK、ICLKB和QCLKB。内部时钟ICLK、QCLK、ICLKB和QCLKB可以包括第一内部时钟ICLK、第二内部时钟QCLK、第一反相内部时钟ICLKB和第二反相内部时钟QCLKB。内部时钟生成电路201可以通过对时钟CLK的频率进行分频来生成第一内部时钟ICLK。内部时钟生成电路201可以通过对第一内部时钟ICLK的相位进行反相来生成第一反相内部时钟ICLKB。内部时钟生成电路201可以通过对反相时钟(未示出)的频率进行分频来生成第二内部时钟QCLK。可以通过对时钟CLK的相位进行反相来生成反相时钟(未示出)。内部时钟生成电路201可以通过对第二内部时钟QCLK的相位进行反相来生成第二反相内部时钟QCLKB。第一内部时钟ICLK、第二内部时钟QCLK、第一反相内部时钟ICLKB和第二反相内部时钟QCLKB可以彼此具有90度的相位差。例如，第一内部时钟ICLK可以具有比第二内部时钟QCLK领先90度的相位。第二内部时钟QCLK可以具有比第一反相内部时钟ICLKB领先90度的相位。第一反相内部时钟ICLKB可以具有比第二反相内部时钟QCLKB领先90度的相位。第二反相内部时钟QCLKB可以具有比第一内部时钟ICLK领先90度的相位。后面将参照图3描述内部时钟生成电路201的更详细的操作。
使能信号生成电路203可基于读取命令RD、第一内部时钟ICLK和第一反相内部时钟ICLKB生成奇数使能信号EN_A和偶数使能信号EN_B。读取命令RD可以从用于执行读取操作的命令CMD(参见图1)激活。当与第一内部时钟ICLK的上升沿同步地输入读取命令RD时，使能信号生成电路203可以激活奇数使能信号EN_A。根据实施方式，当与第一内部时钟ICLK的下降沿同步地输入读取命令RD时，使能信号生成电路203可以激活奇数使能信号EN_A。当与第一反相内部时钟ICLKB的上升沿同步地输入读取命令RD时，使能信号生成电路203可以激活偶数使能信号EN_B。根据实施方式，当与第一反相内部时钟ICLKB的下降沿同步地输入读取命令RD时，使能信号生成电路203可以激活偶数使能信号EN_B。
时段信号生成电路205可以基于读取命令RD、时钟CLK和读取延时信号RL生成前导时段信号PS_PRE_p/r/d、切换时段信号PS_TOG1_p/r/d和PS_TOG2_p/r/d以及后导时段信号PS_PST_p/r/d。读取延时信号RL可以存储在模式寄存器(未示出)中。读取延时信号RL可以被设置为关于读取延时时段的多个比特位。读取延时时段可以被设置为从读取命令RD的生成完成的时间点到读取数据RD_DATA作为数据DQ输出的时间点的时间段。
时段信号生成电路205可以与时钟CLK同步地从读取命令RD生成前导时段信号PS_PRE_p/r/d。可以生成前导时段信号PS_PRE_p/r/d以设置其中前导控制时钟CLK_PRE_p/r/d被激活的时段。前导时段信号PS_PRE_p/r/d可以包括前导预时段信号PS_PRE_p(参见图4)、前导参考时段信号PS_PRE_r(参见图4)和前导延迟时段信号PS_PRE_d(参见图4)。可以生成前导参考时段信号PS_PRE_r以设置其中前导参考时钟CLK_PRE_r(参见图8)被激活的时段。前导参考时段信号PS_PRE_r可以在读取延时时段的结束时间点之前的第一预设时段被激活。可以根据实施方式以各种方式设置第一预设时段。可以生成前导预时段信号PS_PRE_p以设置其中前导预时钟CLK_PRE_p(参见图8)被激活的时段。当执行读取操作时，可以在前导参考时段信号PS_PRE_r之前激活前导预时段信号PS_PRE_p。可以生成前导延迟时段信号PS_PRE_d以设置其中前导延迟时钟CLK_PRE_d(参见图8)被激活的时段。当执行读取操作时，前导延迟时段信号PS_PRE_d可以晚于前导参考时段信号PS_PRE_r被激活。
时段信号生成电路205可以与时钟CLK同步地从读取命令RD生成切换时段信号PS_TOG1_p/r/d和PS_TOG2_p/r/d。切换时段信号PS_TOG1_p/r/d和PS_TOG2_p/r/d可以包括第一切换时段信号PS_TOG1_p/r/d和第二切换时段信号PS_TOG2_p/r/d。第一切换时段信号PS_TOG1_p/r/d可以包括第一切换预时段信号PS_TOG1_p(参见图4)、第一切换参考时段信号PS_TOG1_r(参见图4)和第一切换延迟时段信号PS_TOG1_d(参见图4)。第一切换参考时段信号PS_TOG1_r可以在读取延时时段的结束时间点被激活。当执行读取操作时，可以在第一切换参考时段信号PS_TOG1_r之前激活第一切换预时段信号PS_TOG1_p。当执行读取操作时，第一切换延迟时段信号PS_TOG1_d可以晚于第一切换参考时段信号PS_TOG1_r被激活。第二切换时段信号PS_TOG2_p/r/d可以包括第二切换预时段信号PS_TOG2_p(参见图4)、第二切换参考时段信号PS_TOG2_r(参见图4)和第二切换延迟时段信号PS_TOG2_d(参见图4)。第二切换参考时段信号PS_TOG2_r可以在读取延时时段的结束时间点之后的第二预设时段被激活。可以根据实施方式以各种方式设置第二预设时段。也就是说，时段信号生成电路205可以顺序激活第一切换参考时段信号PS_TOG1_r和第二切换参考时段信号PS_TOG2_r。当执行读取操作时，可以在第二切换参考时段信号PS_TOG2_r之前激活第二切换预时段信号PS_TOG2_p。当执行读取操作时，第二切换延迟时段信号PS_TOG2_d可以晚于第二切换参考时段信号PS_TOG2_r被激活。
时段信号生成电路205可以与时钟CLK同步地从读取命令RD生成后导时段信号PS_PST_p/r/d。可以生成后导时段信号PS_PST_p/r/d以设置其中后导控制时钟CLK_PST_p/r/d被激活的时段。后导时段信号PS_PST_p/r/d可以包括后导预时段信号PS_PST_p(参见图4)、后导参考时段信号PS_PST_r(参见图4)和后导延迟时段信号PS_PST_d(参见图4)。可以生成后导参考时段信号PS_PST_r以设置其中后导参考时钟CLK_PST_r(参见图8)被激活的时段。后导参考时段信号PS_PST_r可以在读取延时时段的结束时间点之后的第三预设时段被激活。第三预设时段可以被设置为与其中切换数据选通信号DQS的时段相同。换言之，当执行读取操作时，第三预设时段可以被设置为其中读取数据RD_DATA作为数据DQ从数据输出电路221输出的时段。可以生成后导预时段信号PS_PST_p以设置其中后导预时钟CLK_PST_p(参见图8)被激活的时段。当执行读取操作时，可以在后导参考时段信号PS_PST_r之前激活后导预时段信号PS_PST_p。可以生成后导延迟时段信号PS_PST_d以设置其中后导延迟时钟CLK_PST_d(参见图8)被激活的时段。当执行读取操作时，可以晚于后导参考时段信号PS_PST_r激活后导延迟时段信号PS_PST_d。后面将参照图4描述时段信号生成电路205的详细操作。
控制时钟生成电路207可以基于奇数使能信号EN_A和偶数使能信号EN_B，在其中前导时段信号PS_PRE_p/r/d被激活的时段期间，从内部时钟ICLK、QCLK、ICLKB和QCLKB生成前导控制时钟CLK_PRE_p/r/d。在前导时段期间可以生成前导控制时钟CLK_PRE_p/r/d以设置数据选通信号DQS的前导模式。前导控制时钟CLK_PRE_p/r/d可以包括前导预时钟CLK_PRE_p(参见图8)、前导参考时钟CLK_PRE_r(参见图8)和前导延迟时钟CLK_PRE_d(参见图8)。
控制时钟生成电路207可以在前导参考时段信号PS_PRE_r(参见图4)被激活的时段期间根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来输出内部时钟ICLK、QCLK、ICLKB和QCLKB中的一个作为前导参考时钟CLK_PRE_r(参见图8)。更详细地，当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可以在其中前导参考时段信号PS_PRE_r被激活的时段期间输出第一反相内部时钟ICLKB作为前导参考时钟CLK_PRE_r。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中前导参考时段信号PS_PRE_r被激活的时段期间输出第一内部时钟ICLK作为前导信号参考时钟CLK_PRE_r。
控制时钟生成电路207可以在前导延迟时段信号PS_PRE_d(参见图4)被激活的时段期间根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来输出内部时钟ICLK、QCLK、ICLKB和QCLKB中的一个作为前导延迟时钟CLK_PRE_d(参见图8)。更详细地，当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可在其中前导延迟时段信号PS_PRE_d被激活的时段期间输出第二反相内部时钟QCLKB作为前导延迟时钟CLK_PRE_d。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中前导延迟时段信号PS_PRE_d被激活的时段期间输出第二内部时钟QCLK作为前导信号延迟时钟CLK_PRE_d。
控制时钟生成电路207可以在其中前导预时段信号PS_PRE_p(参见图4)被激活的时段期间根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来输出内部时钟ICLK、QCLK、ICLKB和QCLKB中的一个作为前导预时钟CLK_PRE_p(参见图8)。将省略其中控制时钟生成电路207生成前导预时钟CLK_PRE_p的操作的详细描述。因此，控制时钟生成电路207可以根据读取命令RD的生成时间点改变从内部时钟ICLK、QCLK、ICLKB和QCLKB生成用于设置数据选通信号DQS的前导模式的前导控制时钟CLK_PRE_p/r/d的路径，从而减少用于设置前导模式的电路中消耗的功率和面积。
控制时钟生成电路207可以基于奇数使能信号EN_A和偶数使能信号EN_B，在其中切换时段信号PS_TOG1_p/r/d和PS_TOG2_p/r/d被激活的时段期间从内部时钟ICLK、QCLK、ICLKB和QCLKB生成切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d。切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d可以包括第一切换控制时钟CLK_TOG1_p/r/d和第二切换控制时钟CLK_TOG2_p/r/d。可以生成第一切换控制时钟CLK_TOG1_p/r/d和第二切换控制时钟CLK_TOG2_p/r/d以在切换时段期间切换数据选通信号DQS。第一切换控制时钟CLK_TOG1_p/r/d可以包括第一切换预时钟CLK_TOG1_p(参见图8)、第一切换参考时钟CLK_TOG1_r(参见图8)和第一切换延迟时钟CLK_TOG1_d(参见图8)。第二切换控制时钟CLK_TOG2_p/r/d可以包括第二切换预时钟CLK_TOG2_p(参见图8)、第二切换参考时钟CLK_TOG2_r(参见图8)和第二切换延迟时钟CLK_TOG2_d(参见图8)。
控制时钟生成电路207可以从第一内部时钟ICLK生成第一切换参考时钟CLK_TOG1_r(参见图8)。控制时钟生成电路207可以从第一反相内部时钟ICLKB生成第二切换参考时钟CLK_TOG2_r(参见图8)。控制时钟生成电路207可以根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来改变第一切换参考时钟CLK_TOG1_r和第二切换参考时钟CLK_TOG2_r的生成顺序。更详细地，当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可以在其中第一切换参考时段信号PS_TOG1_r(参见图4)被激活的时段期间输出第一内部时钟ICLK作为第一切换参考时钟CLK_TOG1_r。当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可以在其中第二切换参考时段信号PS_TOG2_r(参见图4)被激活的时段期间输出第一反相内部时钟ICLKB作为第二切换参考时钟CLK_TOG2_r。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中第二切换参考时段信号PS_TOG2_r被激活的时段期间输出第一内部时钟ICLK作为第一切换参考时钟CLK_TOG1_r。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中第一切换参考时段信号PS_TOG1_r被激活的时段期间输出第一反相内部时钟ICLKB作为第二切换参考时钟CLK_TOG2_r。
控制时钟生成电路207可以从第二内部时钟QCLK生成第一切换延迟时钟CLK_TOG1_d(参见图8)。控制时钟生成电路207可以从第二反相内部时钟QCLKB生成第二切换延迟时钟CLK_TOG2_d(参见图8)。控制时钟生成电路207可以根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来改变第一切换延迟时钟CLK_TOG1_d和第二切换延迟时钟CLK_TOG2_d的生成顺序。更详细地，当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可以在其中第一切换延迟时段信号PS_TOG1_d(参见图4)被激活的时段期间输出第二内部时钟QCLK作为第一切换延迟时钟CLK_TOG1_d。当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可以在其中第二切换延迟时段信号PS_TOG2_d(参见图4)被激活的时段期间输出第二反相内部时钟QCLKB作为第二切换延迟时钟CLK_TOG2_d。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中第二切换延迟时段信号PS_TOG2_d被激活的时段期间输出第二内部时钟QCLK作为第一切换延迟时钟CLK_TOG1_d。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中第一切换延迟时段信号PS_TOG1_d被激活的时段期间输出第二反相内部时钟QCLKB作为第二切换延迟时钟CLK_TOG2_d。
控制时钟生成电路207可以从第二反相内部时钟QCLKB生成第一切换预时钟CLK_TOG1_p(参见图8)。控制时钟生成电路207可以从第二内部时钟QCLK生成第二切换预时钟CLK_TOG2_p(参见图8)。控制时钟生成电路207可以根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来改变第一切换预时钟CLK_TOG1_p和第二切换预时钟CLK_TOG2_p的生成顺序。将省略控制时钟生成电路207生成第一切换预时钟CLK_TOG1_p和第二切换预时钟CLK_TOG2_p的操作的详细描述。因此，控制时钟生成电路207可维持从内部时钟ICLK、QCLK、ICLKB和QCLKB生成用于切换数据选通信号DQS的切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d的路径，而不管读取命令RD的生成时间点如何，从而防止在生成切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d的路径根据读取命令RD的生成时间点改变时生成的数据选通信号DQS的特性劣化。
控制时钟生成电路207可以基于奇数使能信号EN_A和偶数使能信号EN_B，在其中后导时段信号PS_PST_p/r/d被激活的时段期间从内部时钟ICLK、QCLK、ICLKB和QCLKB生成后导控制时钟CLK_PST_p/r/d。在后导时段期间可以生成后导控制时钟CLK_PST_p/r/d以设置数据选通信号DQS的后导模式。后导控制时钟CLK_PST_p/r/d可以包括后导预时钟CLK_PST_p(参见图8)、后导参考时钟CLK_PST_r(参见图8)和后导延迟时钟CLK_PST_d(参见图8)。
控制时钟生成电路207可以在其中后导参考时段信号PS_PST_r(参见图4)被激活的时段期间根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来输出内部时钟ICLK、QCLK、ICLKB和QCLKB中的一个作为后导参考时钟CLK_PST_r(参见图8)。更详细地，当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可以在其中后导参考时段信号PS_PST_r被激活的时段期间输出第一内部时钟ICLK作为后导参考时钟CLK_PST_r。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中后导参考时段信号PS_PST_r被激活的时段期间输出第一反相内部时钟ICLKB作为后导参考时钟CLK_PST_r。
控制时钟生成电路207可以在其中后导延迟时段信号PS_PST_d(参见图4)被激活的时段期间，根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来输出内部时钟ICLK、QCLK、ICLKB和QCLKB中的一个作为后导延迟时钟CLK_PST_d(参见图8)。更详细地，当读取命令RD与第一内部时钟ICLK同步从而奇数使能信号EN_A被激活时，控制时钟生成电路207可以在其中后导延迟时段信号PS_PST_d被激活的时段期间输出第二内部时钟QCLK作为后导延迟时钟CLK_PST_d。当读取命令RD与第一反相内部时钟ICLKB同步从而偶数使能信号EN_B被激活时，控制时钟生成电路207可以在其中后导延迟时段信号PS_PST_d被激活的时段期间输出第二反相内部时钟QCLKB作为后导延迟时钟CLK_PST_d。
控制时钟生成电路207可以在其中后导预时段信号PS_PST_p(参见图4)被激活的时段期间，根据读取命令RD与第一内部时钟ICLK和第一反相内部时钟ICLKB中的哪一个同步来输出内部时钟ICLK、QCLK、ICLKB和QCLKB中的一个作为后导预时钟CLK_PST_p(参见图8)。将省略控制时钟生成电路207生成后导预时钟CLK_PST_p(参见图8)的操作的详细描述。因此，控制时钟生成电路207可以根据读取命令RD的生成时间点改变，从内部时钟ICLK、QCLK、ICLKB和QCLKB生成用于设置数据选通信号DQS的后导模式的后导控制时钟CLK_PST_p/r/d的路径，从而减少用于设置后导模式的电路中消耗的功率和面积。
选通信号生成电路209可以生成其电平与前导控制时钟CLK_PRE_p/r/d、切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d以及后导控制时钟CLK_PST_p/r/d同步地变换的数据选通信号DQS。选通信号生成电路209可以生成其电平在前导时段期间与前导控制时钟CLK_PRE_p/r/d同步地变换的数据选通信号DQS。选通信号生成电路209可以与前导参考时钟CLK_PRE_r同步地将数据选通信号DQS的电平设置为第一逻辑电平。选通信号生成电路209可以与前导延迟时钟CLK_PRE_d同步地将数据选通信号DQS的电平设置为第二逻辑电平。第一逻辑电平可被设置为逻辑高电平，第二逻辑电平可被设置为逻辑低电平。选通信号生成电路209可以生成其电平在切换时段期间与切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d同步地变换的数据选通信号DQS。选通信号生成电路209可以与第一和第二切换参考时钟CLK_TOG1_r和CLK_TOG2_r同步地将数据选通信号DQS的电平设置为第一逻辑电平。选通信号生成电路209可以与第一和第二切换延迟时钟CLK_TOG1_d和CLK_TOG2_d同步地将数据选通信号DQS的电平设置为第二逻辑电平。选通信号生成电路209可以生成其电平在后导时段期间与后导控制时钟CLK_PST_p/r/d同步地变换的数据选通信号DQS。选通信号生成电路209可以与后导参考时钟CLK_PST_r同步地将数据选通信号DQS的电平设置为第一逻辑电平。选通信号生成电路209可以与后导延迟时钟CLK_PST_d同步地将数据选通信号DQS的电平设置为第二逻辑电平。后面将参照图9描述选通信号生成电路209的详细配置和操作。
数据输出电路211可以通过与切换控制时钟CLK_TOG1_p/r/d和CLK_TOG2_p/r/d同步地串行化读取数据RD_DATA来输出数据DQ。数据输出电路211可以与第一切换参考时钟CLK_TOG1_r同步地输出读取数据RD_DATA的第一比特位RD_DATA<1>作为数据DQ。数据输出电路211可以与第一切换延迟时钟CLK_TOG1_d同步地输出读取数据RD_DATA的第二比特位RD_DATA<2>作为数据DQ。数据输出电路211可以与第二切换参考时钟CLK_TOG2_r同步地输出读取数据RD_DATA的第三比特位RD_DATA<3>作为数据DQ。数据输出电路211可以与第二切换延迟时钟CLK_TOG2_d同步地输出读取数据RD_DATA的第四比特位RD_DATA<4>作为数据DQ。后面将参照图10描述数据输出电路211的详细配置和操作。
图3是有助于说明图2所示的内部时钟生成电路201的操作的时序图。参照图3，内部时钟生成电路201可以生成与时钟CLK的上升沿T11同步地切换到逻辑高电平并且与时钟CLK的上升沿T13同步地切换到逻辑低电平的第一内部时钟ICLK。内部时钟生成电路201可以生成与时钟CLK的下降沿T12同步地切换到逻辑高电平并且与时钟CLK的下降沿T14同步地切换到逻辑低电平的第二内部时钟QCLK。内部时钟生成电路201可以生成与时钟CLK的上升沿T11同步地切换到逻辑低电平并且与时钟CLK的上升沿T13同步地切换到逻辑高电平的第一反相内部时钟ICLKB。内部时钟生成电路201可以生成与时钟CLK的下降沿T12同步地切换到逻辑低电平并且与时钟CLK的下降沿T14同步地切换到逻辑高电平的第二反相内部时钟QCLKB。
图4是有助于说明图2所示的时段信号生成电路205的操作的时序图。参照图4，时段信号生成电路205可以在读取延时时段td11的结束时间点之前的第一预设时段td13激活前导参考时段信号PS_PRE_r。时段信号生成电路205可以比前导参考时段信号PS_PRE_r早时钟CLK的半个周期激活前导预时段信号PS_PRE_p。时段信号生成电路205可以比前导参考时段信号PS_PRE_r晚时钟CLK的半个周期激活前导延迟时段信号PS_PRE_d。
时段信号生成电路205可以在读取延时时段td11的结束时间点激活第一切换参考时段信号PS_TOG1_r。时段信号生成电路205可以比第一切换参考时段信号PS_TOG1_r早时钟CLK的半个周期激活第一切换预时段信号PS_TOG1_p。时段信号生成电路205可以比第一切换参考时段信号PS_TOG1_r晚时钟CLK的半个周期激活第一切换延迟时段信号PS_TOG1_d。
时段信号生成电路205可以在读取延时时段td11的结束时间点之后的第二预设时段td15与时钟CLK同步地激活第二切换参考时段信号PS_TOG2_r。时段信号生成电路205可以比第二切换参考时段信号PS_TOG2_r早时钟CLK的半个周期激活第二切换预时段信号PS_TOG2_p。时段信号生成电路205可以比第二切换参考时段信号PS_TOG2_r晚时钟CLK的半个周期激活第二切换延迟时段信号PS_TOG2_d。
时段信号生成电路205可以在读取延时时段td11的结束时间点之后的第三预设时段td17与时钟CLK同步地激活后导参考时段信号PS_PST_r。时段信号生成电路205可以比后导参考时段信号PS_PST_r早时钟CLK的半个周期激活后导预时段信号PS_PST_p。时段信号生成电路205可以比后导参考时段信号PS_PST_r晚时钟CLK的半个周期激活后导延迟时段信号PS_PST_d。
图5是图示图4所示的控制时钟生成电路207的实施方式的配置的框图。如图5所示，控制时钟生成电路207可以包括内部时段信号生成电路(IPS GEN)221和控制时钟输出电路(CONTROL CLOCK OUTPUT CIRCUIT)223。
当奇数使能信号EN_A被激活时，内部时段信号生成电路221可以分别输出前导时段信号PS_PRE_p/r/d作为前导奇数时段信号IPS_PRE_p/r/d_A。前导奇数时段信号IPS_PRE_p/r/d_A可以包括前导奇数预时段信号IPS_PRE_p_A(参见图6)、前导奇数参考时段信号IPS_PRE_r_A(参见图6)和前导奇数延迟时段信号IPS_PRE_d_A(参见图6)。当偶数使能信号EN_B被激活时，内部时段信号生成电路221可以分别输出前导时段信号PS_PRE_p/r/d作为前导偶数时段信号IPS_PRE_p/r/d_B。前导偶数时段信号IPS_PRE_p/r/d_B可以包括前导偶数预时段信号IPS_PRE_p_B(参见图7)、前导偶数参考时段信号IPS_PRE_r_B(参见图7)和前导偶数延迟时段信号IPS_PRE_d_B(参见图7)。
当奇数使能信号EN_A被激活时，内部时段信号生成电路221可以分别输出第一切换时段信号PS_TOG1_p/r/d作为第一切换奇数时段信号IPS_TOG1_p/r/d_A。第一奇数切换时段信号IPS_TOG1_p/r/d_A可以包括第一切换奇数预时段信号IPS_TOG1_p_A(参见图6)、第一切换奇数参考时段信号IPS_TOG1_r_A(参见图6)和第一切换奇数延迟时段信号IPS_TOG1_d_A(参见图6)。当奇数使能信号EN_A被激活时，内部时段信号生成电路221可以分别输出第二切换时段信号PS_TOG2_p/r/d作为第二切换奇数时段信号IPS_TOG2_p/r/d_A。第二切换奇数时段信号IPS_TOG2_p/r/d_A可以包括第二切换奇数预时段信号IPS_TOG2_p_A(参见图6)、第二切换奇数参考时段信号IPS_TOG2_r_A(参见图6)和第二切换奇数延迟时段信号IPS_TOG2_d_A(参见图6)。
当偶数使能信号EN_B被激活时，内部时段信号生成电路221可以分别输出第一切换时段信号PS_TOG1_p/r/d作为第二切换偶数时段信号IPS_TOG2_p/r/d_B。第二切换偶数时段信号IPS_TOG2_p/r/d_B可以包括第二切换偶数预时段信号IPS_TOG2_p_B(参见图7)、第二切换偶数参考时段信号IPS_TOG2_r_B(参见图7)和第二切换偶数延迟时段信号IPS_TOG2_d_B(参见图7)。当偶数使能信号EN_B被激活时，内部时段信号生成电路221可以分别输出第二切换时段信号PS_TOG2_p/r/d作为第一切换偶数时段信号IPS_TOG1_p/r/d_B。第一切换偶数时段信号IPS_TOG1_p/r/d_B可以包括第一切换偶数预时段信号IPS_TOG1_p_B(参见图7)、第一切换偶数参考时段信号IPS_TOG1_r_B(参见图7)和第一切换偶数延迟时段信号IPS_TOG1_d_B(参见图7)。
当奇数使能信号EN_A被激活时，内部时段信号生成电路221可以分别输出后导时段信号PS_PST_p/r/d作为后导奇数时段信号IPS_PST_p/r/d_A。后导奇数时段信号IPS_PST_p/r/d_A可以包括后导奇数预时段信号IPS_PST_p_A(参见图6)、后导奇数参考时段信号IPS_PST_r_A(参见图6)和后导奇数延迟时段信号IPS_PST_d_A(参见图6)。当偶数使能信号EN_B被激活时，内部时段信号生成电路221可以分别输出后导时段信号PS_PST_p/r/d作为后导偶数时段信号IPS_PST_p/r/d_B。后导偶数时段信号IPS_PST_p/r/d_B可以包括后导偶数预时段信号IPS_PST_p_B(参见图7)、后导偶数参考时段信号IPS_PST_r_B(参见图7)和后导偶数延迟时段信号IPS_PST_d_B(参见图7)。后面将参照图6和图7描述内部时段信号生成电路221的更详细的操作。
控制时钟输出电路223可以基于前导奇数时段信号IPS_PRE_p/r/d_A和前导偶数时段信号IPS_PRE_p/r/d_B，从内部时钟ICLK、QCLK、ICLKB和QCLKB输出前导控制时钟CLK_PRE_p/r/d。控制时钟输出电路223可以基于第一切换奇数时段信号IPS_TOG1_p/r/d_A和第一切换偶数时段信号IPS_TOG1_p/r/d_B，从内部时钟ICLK、QCLK、ICLKB和QCLKB输出第一切换控制时钟CLK_TOG1_p/r/d。控制时钟输出电路223可以基于第二切换奇数时段信号IPS_TOG2_p/r/d_A和第二切换偶数时段信号IPS_TOG2_p/r/d_B，从内部时钟ICLK、QCLK、ICLKB和QCLKB输出第二切换控制时钟CLK_TOG2_p/r/d。控制时钟输出电路223可以基于后导奇数时段信号IPS_PST_p/r/d_A和后导偶数时段信号IPS_PST_p/r/d_B，从内部时钟ICLK、QCLK、ICLKB和QCLKB输出后导控制时钟CLK_PST_p/r/d。后面将参照图8描述控制时钟输出电路223的更详细的配置和操作。
图6和图7是有助于描述根据读取命令RD的生成时间点的内部时段信号生成电路221的操作的时序图。图6对应于与第一内部时钟ICLK同步地将用于执行读取操作的命令CMD(参见图1)输入到装置120的状态。图7对应于与第一反相内部时钟ICLKB同步地将用于执行读取操作的命令CMD输入到装置120的状态。
在图6的情况下，内部时段信号生成电路221可以分别输出前导预时段信号PS_PRE_p、前导参考时段信号PS_PRE_r和前导延迟时段信号PS_PRE_d作为前导奇数预时段信号IPS_PRE_p_A、前导奇数参考时段信号IPS_PRE_r_A和前导奇数延迟时段信号IPS_PRE_d_A。在7图的情况下，内部时段信号生成电路221可以分别输出前导预时段信号PS_PRE_p、前导参考时段信号PS_PRE_r和前导延迟时段信号PS_PRE_d作为前导偶数预时段信号IPS_PRE_p_B、前导偶数参考时段信号IPS_PRE_r_B和前导偶数延迟时段信号IPS_PRE_d_B。
在图6的情况下，内部时段信号生成电路221可以分别输出第一切换预时段信号PS_TOG1_p、第一切换参考时段信号PS_TOG1_r和第一切换延迟时段信号PS_TOG1_d作为第一切换奇数预时段信号IPS_TOG1_p_A、第一切换奇数参考时段信号IPS_TOG1_r_A和第一切换奇数延迟时段信号IPS_TOG1_d_A。在图7的情况下，内部时段信号生成电路221可以分别输出第一切换预时段信号PS_TOG1_p、第一切换参考时段信号PS_TOG1_r和第一切换延迟时段信号PS_TOG1_d作为第二切换偶数预时段信号IPS_TOG2_p_B、第二切换偶数参考时段信号IPS_TOG2_r_B和第二切换偶数延迟时段信号IPS_TOG2_d_B。
在图6的情况下，内部时段信号生成电路221可以分别输出第二切换预时段信号PS_TOG2_p、第二切换参考时段信号PS_TOG2_r和第二切换延迟时段信号PS_TOG2_d作为第二切换奇数预时段信号IPS_TOG2_p_A、第二切换奇数参考时段信号IPS_TOG2_r_A和第二切换奇数延迟时段信号IPS_TOG2_d_A。在图7的情况下，内部时段信号生成电路221可以分别输出第二切换预时段信号PS_TOG2_p、第二切换参考时段信号PS_TOG2_r和第二切换延迟时段信号PS_TOG2_d作为第一切换偶数预时段信号IPS_TOG1_p_B、第一切换偶数参考时段信号IPS_TOG1_r_B和第一切换偶数延迟时段信号IPS_TOG1_d_B。
在图6的情况下，内部时段信号生成电路221可以分别输出后导预时段信号PS_PST_p、后导参考时段信号PS_PST_r和后导延迟时段信号PS_PST_d作为后导奇数预时段信号IPS_PST_p_A、后导奇数参考时段信号IPS_PST_r_A和后导奇数延迟时段信号IPS_PST_d_A。在图7的情况下，内部时段信号生成电路221可以分别输出后导预时段信号PS_PST_p、后导参考时段信号PS_PST_r和后导延迟时段信号PS_PST_d作为后导偶数预时段信号IPS_PST_p_B、后导偶数参考时段信号IPS_PST_r_B和后导偶数延迟时段信号IPS_PST_d_B。
图8是图示图5所示的控制时钟输出电路223的实施方式的配置的电路图。如图8所示，控制时钟输出电路223可以包括前导控制时钟输出电路231、第一切换控制时钟输出电路233、第二切换控制时钟输出电路235和后导控制时钟输出电路237。
前导控制时钟输出电路231可以在其中前导奇数参考时段信号IPS_PRE_r_A被激活的时段期间，输出第一反相内部时钟ICLKB作为前导参考时钟CLK_PRE_r。前导控制时钟输出电路231可以在其中前导偶数参考时段信号IPS_PRE_r_B被激活的时段期间，输出第一内部时钟ICLK作为前导参考时钟CLK_PRE_r。将省略前导控制时钟输出电路231生成前导预时钟CLK_PRE_p和前导延迟时钟CLK_PRE_d的操作的描述。
第一切换控制时钟输出电路233可以在其中第一切换奇数参考时段信号IPS_TOG1_r_A和第一切换偶数参考时段信号IPS_TOG1_r_B中的任何一个被激活的时段期间，输出第一内部时钟ICLK作为第一切换参考时钟CLK_TOG1_r。将省略第一切换控制时钟输出电路233生成第一切换预时钟CLK_TOG1_p和第一切换延迟时钟CLK_TOG1_d的操作的描述。
第二切换控制时钟输出电路235可以在第二切换奇数参考时段信号IPS_TOG2_r_A和第二切换偶数参考时段信号IPS_TOG2_r_B中的任何一个被激活的时段期间，输出第一反相内部时钟ICLKB作为第二切换参考时钟CLK_TOG2_r。将省略第二切换控制时钟输出电路235生成第二切换预时钟CLK_TOG2_p和第二切换延迟时钟CLK_TOG2_d的操作的描述。
后导控制时钟输出电路237可以在其中后导奇数参考时段信号IPS_PST_r_A被激活的时段期间，输出第一内部时钟ICLK作为后导参考时钟CLK_PST_r。后导控制时钟输出电路231可以在其中后导偶数参考时段信号IPS_PST_r_B被激活的时段期间，输出第一反相内部时钟ICLKB作为后导参考时钟CLK_PST_r。将省略后导控制时钟输出电路237生成后导预时钟CLK_PST_p和后导延迟时钟CLK_PST_d的操作的描述。
图9是图示图2所示的选通信号生成电路209的实施方式的图。如图9所示，选通信号生成电路209可以包括前导驱动控制电路241、切换驱动控制电路243、后导驱动控制电路245和选通信号驱动电路247。
前导驱动控制电路241可以包括触发器电路(TRG)241_1和241_2。前导驱动控制电路241可以基于第一输入信号S1和第二输入信号S2，与前导控制时钟CLK_PRE_p、CLK_PRE_r和CLK_PRE_d同步地在前导时段期间生成第一上拉信号PU1和第一下拉信号PD1。当执行读取操作时，第一输入信号S1可以具有逻辑高电平。当执行读取操作时，第二输入信号S2可以具有逻辑低电平。可以通过将第一上拉信号PU1的逻辑电平反相来生成第一下拉信号PD1。触发器电路241_1可以与前导参考时钟CLK_PRE_r的上升沿同步地在触发器电路241_1的内部节点处锁存第一输入信号S1，并且可以输出锁存的第一输入信号S1作为第一上拉信号PU1。触发器电路241_1可以在前导预时钟CLK_PRE_p的下降沿处对触发器电路241_1的内部节点进行预充电。触发器电路241_2可以与前导延迟时钟CLK_PRE_d的上升沿同步地在触发器电路241_2的内部节点处锁存第二输入信号S2，并且可以输出锁存的第二输入信号S2作为第一上拉信号PU1。触发器电路241_2可以在前导参考时钟CLK_PRE_r的下降沿处对触发器电路241_2的内部节点进行预充电。
切换驱动控制电路243可以包括触发器电路(TRG)243_1、243_2、243_3和243_4。切换驱动控制电路243可以基于第一输入信号S1和第二输入信号S2，与第一切换控制时钟CLK_TOG1_p、CLK_TOG1_r和CLK_TOG1_d以及第二切换控制时钟CLK_TOG2_p、CLK_TOG2_r和CLK_TOG2_d同步地在切换时段期间生成第一上拉信号PU1和第一下拉信号PD1。将省略对触发器电路243_1、243_2、243_3和243_4的详细操作的描述。
后导驱动控制电路245可以包括触发器电路(TRG)245_1和245_2。后导驱动控制电路245可以基于第一输入信号S1和第二输入信号S2，与后导控制时钟CLK_PST_p、CLK_PST_r和CLK_PST_d同步地在后导时段期间生成第一上拉信号PU1和第一下拉信号PD1。将省略对触发器电路245_1和245_2的详细操作的描述。
当第一上拉信号PU1具有逻辑高电平时，选通信号驱动电路247可以将数据选通信号DQS上拉驱动至电源电压VDD。当第一下拉信号PD1具有逻辑高电平时，选通信号驱动电路247可以将数据选通信号DQS下拉驱动到地电压VSS。
图10是图示图2所示的数据输出电路211的实施方式的图。如图10所示，数据输出电路211可以包括数据输出驱动控制电路251和数据输出驱动电路253。
数据输出驱动控制电路251可以包括触发器电路(TRG)251_1、251_2、251_3和251_4。数据输出驱动控制电路251可以基于读取数据RD_DATA的第一、第二、第三和第四比特位RD_DATA<1:4>，与第一切换控制时钟CLK_TOG1_p、CLK_TOG1_r和CLK_TOG1_d以及第二切换控制时钟CLK_TOG2_p、CLK_TOG2_r和CLK_TOG2_d同步地生成第二上拉信号PU2和第二下拉信号PD2。可以通过将第二上拉信号PU2的逻辑电平反相来生成第二下拉信号PD2。触发器电路251_1可以与第一切换参考时钟CLK_TOG1_r的上升沿同步地在触发器电路251_1的内部节点处锁存读取数据RD_DATA的第一比特位RD_DATA<1>，并且可以输出锁存的读取数据RD_DATA的第一比特位RD_DATA<1>作为第二上拉信号PU2。触发器电路251_1可以在第一切换预时钟CLK_TOG1_p的下降沿处对触发器电路251_1的内部节点进行预充电。触发器电路251_2可以与第一切换延迟时钟CLK_TOG1_d的上升沿同步地在触发器电路251_2的内部节点处锁存读取数据RD_DATA的第二比特位RD_DATA<2>，并且可以输出锁存的读取数据RD_DATA的第二比特位RD_DATA<2>作为第二上拉信号PU2。触发器电路251_2可以在第一切换参考时钟CLK_TOG1_r的下降沿处对触发器电路251_2的内部节点进行预充电。将省略对触发器电路251_3和251_4的详细操作的描述。
当第二上拉信号PU2具有逻辑高电平时，数据输出驱动电路253可以将数据DQ上拉驱动至电源电压VDD。当第二下拉信号PD2具有逻辑高电平时，数据输出驱动电路253可以将数据DQ下拉驱动到地电压VSS。
图11和图12是有助于描述根据图2所示的装置120中的读取命令RD的生成时间点执行的读取操作的时序图。图11对应于与第一内部时钟ICLK同步地将用于执行读取操作的命令CMD(参见图1)输入到装置120的状态。图12对应于与第一反相内部时钟ICLKB同步地将用于执行读取操作的命令CMD输入到装置120的状态。
参照图11和图12，可以看出，根据读取命令RD的生成时间点，从不同的内部时钟ICLK、QCLK、ICLKB和QCLKB生成相应的前导控制时钟CLK_PRE_p、CLK_PRE_r和CLK_PRE_d。此外，可以看出，根据读取命令RD的生成时间点，从不同的内部时钟ICLK、QCLK、ICLKB和QCLKB生成相应的后导控制时钟CLK_PST_p、CLK_PST_r和CLK_PST_d。
另一方面，可以看出，切换控制时钟CLK_TOG1_p、CLK_TOG1_r、CLK_TOG1_d、CLK_TOG2_p、CLK_TOG2_r和CLK_TOG2_d中的每一个是从内部时钟ICLK、QCLK、ICLKB和QCLKB生成的，而不管读取命令RD的生成时间点如何。通过根据读取命令RD的生成时间点改变第一切换控制时钟CLK_TOG1_p/r/d和第二切换控制时钟CLK_TOG2_p/r/d的生成顺序，装置120可以稳定地切换数据选通信号DQS而不管读取命令RD的生成时间点如何。
从以上描述可以显见，根据本公开，当执行读取操作时，通过根据读取命令的生成时间点改变从内部时钟生成用于设置数据选通信号的前导(后导)模式的前导(后导)控制时钟的路径，可以减少用于设置前导(后导)模式的电路中消耗的功率和面积。
此外，根据本公开，当执行读取操作时，通过保持从内部时钟生成用于切换数据选通信号的切换控制时钟的路径而不管读取命令的生成时间点如何，可以防止当生成切换控制时钟的路径根据读取命令的生成时间点改变时生成的数据选通信号的特性劣化。
图13是图示图1所示的系统100的另一实施方式的配置的框图。如图13所示，系统1000可以包括主机1100、控制器1200和电子设备1300<1:K>。控制器1200可以由图1所示的控制器110实现。电子设备1300<1:K>中的每一个可以由图1所示的装置120实现。
主机1100和控制器1200可以通过使用接口协议相互发送信号。主机1100和控制器1200之间使用的接口协议的示例可以包括MMC(多媒体卡)、ESDI(增强型小磁盘接口)、IDE(集成驱动电子装置)、PCI-E(外围部件互连快速)、ATA(先进技术附件)、SATA(串行ATA)、PATA(并行ATA)、SAS(串行连接SCSI)和USB(通用串行总线)。
控制器1200可以控制电子设备1300<1:K>，使得电子设备1300<1:K>中的每一个执行包括读取操作的各种内部操作。
根据实施方式，电子设备1300<1:K>可以使用DRAM(动态随机存取存储器)、PRAM(相变随机存取存储器)、RRAM(电阻随机存取存储器)、MRAM(磁随机存取存储器和/或FRAM(铁电随机存取存储器)实现。
尽管为了说明的目的已经公开了本教导的一些实施方式，但是本领域技术人员将理解，在不脱离所附权利要求所限定的本教导的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (20)

1.一种装置，包括：
控制时钟生成电路，被配置为当执行读取操作时，从第一内部时钟生成第一切换参考时钟，并从第一反相内部时钟生成第二切换参考时钟；以及
选通信号生成电路，被配置为生成其电平在切换时段期间与所述第一切换参考时钟和所述第二切换参考时钟同步地变换的数据选通信号，其中，所述第一切换参考时钟和所述第二切换参考时钟的生成顺序根据用于所述读取操作的读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步而改变。
2.根据权利要求1所述的装置，其中，所述控制时钟生成电路被配置为，当所述读取命令与所述第一内部时钟同步时：
在其中第一切换参考时段信号被激活的时段期间输出所述第一内部时钟作为所述第一切换参考时钟；以及
在其中第二切换参考时段信号被激活的时段期间输出所述第一反相内部时钟作为所述第二切换参考时钟，其中，当执行所述读取操作时，所述第一切换参考时段信号和所述第二切换参考时段信号被顺序激活。
3.根据权利要求2所述的装置，其中，所述控制时钟生成电路被配置为，当所述读取命令与所述第一反相内部时钟同步时：
在其中所述第二切换参考时段信号被激活的时段期间输出所述第一内部时钟作为所述第一切换参考时钟；以及
在其中所述第一切换参考时段信号被激活的时段期间输出所述第一反相内部时钟作为所述第二切换参考时钟。
4.根据权利要求2所述的装置，还包括：
时段信号生成电路，被配置为当执行所述读取操作时，在读取延时时段的结束时间点激活所述第一切换参考时段信号，以及晚于所述第一切换参考时段信号激活所述第二切换参考时段信号。
5.根据权利要求1所述的装置，其中，所述选通信号生成电路被配置为与所述第一切换参考时钟和所述第二切换参考时钟同步地将所述数据选通信号设置为第一逻辑电平。
6.根据权利要求1所述的装置，其中：
所述控制时钟生成电路被配置为当执行所述读取操作时，从第二内部时钟生成第一切换延迟时钟，并从第二反相内部时钟生成第二切换延迟时钟；以及
所述选通信号生成电路被配置为生成其电平在所述切换时段期间与所述第一切换延迟时钟和所述第二切换延迟时钟同步地变换的所述数据选通信号，其中，所述第一切换延迟时钟和所述第二切换延迟时钟的生成顺序根据所述读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步而改变。
7.根据权利要求6所述的装置，还包括：
内部时钟生成电路，被配置为基于时钟生成彼此具有90度相位差的所述第一内部时钟、所述第二内部时钟、所述第一反相内部时钟和所述第二反相内部时钟。
8.根据权利要求6所述的装置，其中，所述选通信号生成电路被配置为与所述第一切换延迟时钟和所述第二切换延迟时钟同步地将所述数据选通信号设置为第二逻辑电平。
9.根据权利要求6所述的装置，还包括：
数据输出电路，被配置为通过与所述第一切换参考时钟和所述第二切换参考时钟以及所述第一切换延迟时钟和所述第二切换延迟时钟同步地串行化读取数据来输出数据。
10.根据权利要求1所述的装置，其中：
所述控制时钟生成电路被配置为根据所述读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步，输出所述第一内部时钟和所述第一反相内部时钟中的一个作为前导参考时钟；以及
所述选通信号生成电路被配置为生成其电平在前导时段期间与所述前导参考时钟同步地变换的所述数据选通信号。
11.根据权利要求10所述的装置，其中：
所述控制时钟生成电路被配置为根据所述读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步，输出第二内部时钟和第二反相内部时钟中的一个作为前导延迟时钟；以及
所述选通信号生成电路被配置为生成其电平在所述前导时段期间与所述前导延迟时钟同步地变换的所述数据选通信号。
12.根据权利要求10所述的装置，其中：
所述控制时钟生成电路被配置为根据所述读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步，输出所述第一内部时钟和所述第一反相内部时钟中的一个作为后导参考时钟；以及
所述选通信号生成电路被配置为生成其电平在后导时段期间与所述后导参考时钟同步地变换的所述数据选通信号。
13.根据权利要求12所述的装置，其中：
所述控制时钟生成电路被配置为根据所述读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步，输出第二内部时钟和第二反相内部时钟中的一个作为后导延迟时钟；以及
所述选通信号生成电路被配置为生成其电平在所述后导时段期间与所述后导延迟时钟同步地变换的所述数据选通信号。
14.一种装置，包括：
控制时钟生成电路，被配置为当执行读取操作时，从第一内部时钟生成第一切换参考时钟，并从第一反相内部时钟生成第二切换参考时钟；以及
数据输出电路，被配置为与所述第一切换参考时钟和所述第二切换参考时钟同步地输出读取数据作为数据，其中，所述第一切换参考时钟和所述第二切换参考时钟的生成顺序根据用于所述读取操作的读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步而改变。
15.根据权利要求14所述的装置，其中，所述控制时钟生成电路被配置为，当所述读取命令与所述第一内部时钟同步时：
在其中第一切换参考时段信号被激活的时段期间，输出所述第一内部时钟作为所述第一切换参考时钟；以及
在其中第二切换参考时段信号被激活的时段期间，输出所述第一反相内部时钟作为所述第二切换参考时钟，其中，当执行所述读取操作时，所述第一切换参考时段信号和所述第二切换参考时段信号被顺序激活。
16.根据权利要求15所述的装置，其中，所述控制时钟生成电路被配置为，当所述读取命令与所述第一反相内部时钟同步时：
在其中所述第二切换参考时段信号被激活的时段期间，输出所述第一内部时钟作为所述第一切换参考时钟；以及
在其中所述第一切换参考时段信号被激活的时段期间，输出所述第一反相内部时钟作为所述第二切换参考时钟。
17.根据权利要求15所述的装置，还包括时段信号生成电路，其被配置为当执行所述读取操作时：
在读取延时时段的结束时间点激活所述第一切换参考时段信号；以及
晚于所述第一切换参考时段信号激活所述第二切换参考时段信号。
18.根据权利要求14所述的装置，其中所述数据输出电路被配置为：
与所述第一切换参考时钟同步地输出所述读取数据的第一比特位作为所述数据；以及
与所述第二切换参考时钟同步地输出所述读取数据的第二比特位作为所述数据。
19.根据权利要求14所述的装置，其中：
所述控制时钟生成电路被配置为当执行所述读取操作时，从第二内部时钟生成第一切换延迟时钟，并从第二反相内部时钟生成第二切换延迟时钟；以及
所述数据输出电路被配置为与所述第一切换延迟时钟和所述第二切换延迟时钟同步地输出所述读取数据作为所述数据，其中，所述第一切换延迟时钟和所述第二切换延迟时钟的生成顺序根据所述读取命令与所述第一内部时钟和所述第一反相内部时钟中的哪一个同步而改变。
20.根据权利要求19所述的装置，其中，所述数据输出电路被配置为：
与所述第一切换延迟时钟同步地输出所述读取数据的第三比特位作为所述数据；以及
与所述第二切换延迟时钟同步地输出所述读取数据的第四比特位作为所述数据。
CN202110842466.6A 2021-04-01 2021-07-26 执行读取操作的装置 Withdrawn CN115171745A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210043010A KR20220136838A (ko) 2021-04-01 2021-04-01 리드동작을 수행하는 장치
KR10-2021-0043010 2021-04-01

Publications (1)

Publication Number Publication Date
CN115171745A true CN115171745A (zh) 2022-10-11

Family

ID=83448292

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110842466.6A Withdrawn CN115171745A (zh) 2021-04-01 2021-07-26 执行读取操作的装置

Country Status (3)

Country Link
US (1) US11495277B2 (zh)
KR (1) KR20220136838A (zh)
CN (1) CN115171745A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602224B2 (en) * 2007-05-16 2009-10-13 Hynix Semiconductor, Inc. Semiconductor device having delay locked loop and method for driving the same
KR101024239B1 (ko) * 2009-09-01 2011-03-29 주식회사 하이닉스반도체 반도체 장치
KR102647421B1 (ko) 2016-10-06 2024-03-14 에스케이하이닉스 주식회사 반도체장치
KR102608911B1 (ko) * 2018-07-13 2023-12-04 에스케이하이닉스 주식회사 반도체장치

Also Published As

Publication number Publication date
US11495277B2 (en) 2022-11-08
KR20220136838A (ko) 2022-10-11
US20220319563A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
US10825494B2 (en) DFE conditioning for write operations of a memory device
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
US11133055B1 (en) Electronic device to perform read operation and mode register read operation
US10014042B2 (en) Semiconductor device
US11270743B1 (en) Electronic devices controlling a power supply
US11152044B1 (en) System for performing phase matching operation
US11227643B1 (en) Electronic devices configured to execute a burst operation
CN115171745A (zh) 执行读取操作的装置
US11218151B2 (en) System for performing a phase control operation
US11120854B2 (en) Semiconductor device
US11211112B2 (en) Semiconductor devices controlling column operation of banks
US10910022B1 (en) Semiconductor devices
CN110970068B (zh) 半导体器件
US10658015B2 (en) Semiconductor devices
CN114078502A (zh) 减轻mos晶体管的劣化的电子器件
US11763862B2 (en) Electronic device for performing read operation using pipe circuit
US11322186B2 (en) Electronic devices executing active operation
US11443782B2 (en) Electronic device to perform read operation and mode register read operation
US20240185902A1 (en) Semiconductor system
US11087830B2 (en) Semiconductor devices
US20240071443A1 (en) Semiconductor device and semiconductor system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20221011

WW01 Invention patent application withdrawn after publication