KR102647421B1

KR102647421B1 - 반도체장치

Info

Publication number: KR102647421B1
Application number: KR1020160129366A
Authority: KR
Inventors: 김경환; 이동욱
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-10-06
Filing date: 2016-10-06
Publication date: 2024-03-14
Also published as: CN107919149A; KR20180038341A; CN107919149B; US9858972B1

Abstract

반도체장치는 분주클럭에 동기되어 커맨드의 입력 시점에 따라 조합을 갖는 입력정보신호 및 상기 입력정보신호가 생성되는 경우 인에이블되는 입력커맨드를 생성하는 입력정보신호생성회로 및 배수클럭에 동기되어 상기 입력커맨드를 시프팅하여 시프팅커맨드를 생성하고, 상기 분주클럭에 동기되어 상기 시프팅커맨드를 내부커맨드로 출력하는 커맨드생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 클럭보다 주파수가 느린 배수클럭을 사용하여 커맨드를 시프팅하는 반도체장치에 관한 것이다.

최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체장치들은 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위한 회로들을 구비하고 있다. 또한, 데이터를 병렬화하기 위해서는 위상이 서로 다른 클럭 즉, 다중위상(multi-phase)을 갖는 분주클럭이 반도체장치 내부에서 생성되어 데이터 입출력에 이용된다. 한편, 반도체장치들의 동작을 제어하기 위한 커맨드는 내부동작에 따른 다양한 레이턴시(Latency)에 맞춰 시프팅되어 사용되고 있다.

본 발명은 분주클럭의 입력시점에 동기되어 커맨드를 래치하고, 래치된 커맨드를 배수클럭에 동기되어 시프팅하는 반도체장치를 제공한다.

이를 위해 본 발명은 분주클럭에 동기되어 커맨드의 입력 시점에 따라 조합을 갖는 입력정보신호 및 상기 입력정보신호가 생성되는 경우 인에이블되는 입력커맨드를 생성하는 입력정보신호생성회로 및 배수클럭에 동기되어 상기 입력커맨드를 시프팅하여 시프팅커맨드를 생성하고, 상기 분주클럭에 동기되어 상기 시프팅커맨드를 내부커맨드로 출력하는 커맨드생성회로를 포함하되, 상기 내부커맨드가 출력되는 시점은 상기 입력정보신호의 조합에 따라 조절되는 반도체장치를 제공한다.

또한, 본 발명은 분주클럭에 동기되어 커맨드의 입력 시점에 따라 조합을 갖는 입력정보신호를 생성하고, 상기 입력정보신호가 생성되는 경우 인에이블되는 입력커맨드를 생성하는 입력정보신호생성회로, 배수클럭에 동기되어 상기 입력정보신호를 시프팅하여 제어신호를 생성하고, 배수클럭에 동기되어 상기 입력커맨드를 시프팅하여 시프팅커맨드를 생성하는 시프팅회로 및 상기 분주클럭에 동기되어 상기 제어신호의 조합에 따라 상기 시프팅커맨드를 내부커맨드로 출력하는 내부커맨드생성회로를 포함하는 반도체장치를 제공한다.

본 발명에 의하면 분주클럭의 입력시점에 동기되어 커맨드를 래치하고, 래치된 커맨드를 배수클럭에 동기되어 시프팅함으로써 커맨드를 시프팅하기 위한 레지스터의 수를 감소할 수 있는 효과가 있다.

도 1 은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체장치에 포함된 주파수분주회로의 구성을 도시한 블럭도이다.
도 3 은 도 1에 도시된 반도체장치에 포함된 입력정보신호생성회로의 구성을 도시한 블럭도이다.
도 4 는 도 3에 도시된 입력정보신호생성회로에 포함된 인코더의 일 실시예에 따른 회로도이다.
도 5 는 도 3에 도시된 입력정보신호생성회로에 포함된 인코더의 다른 실시예에 따른 회로도이다.
도 6 은 본 발명의 일 실시예에 따른 입력정보신호생성회로의 동작을 설명하기 위한 표이다.
도 7 은 도 1에 도시된 반도체장치에 포함된 시프팅회로의 구성을 도시한 블럭도이다.
도 8 은 도 1에 도시된 반도체장치에 포함된 내부커맨드생성회로의 일 실시예에 따른 회로도이다.
도 9 는 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 10 은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 11 은 도 10에 도시된 반도체장치에 포함된 주파수분주회로의 구성을 도시한 블럭도이다.
도 12 는 도 10에 도시된 반도체장치에 포함된 입력정보신호생성회로의 구성을 도시한 블럭도이다.
도 13 은 본 발명의 다른 실시예에 따른 입력정보신호생성회로의 동작을 설명하기 위한 표이다.
도 14 는 도 10에 도시된 반도체장치에 포함된 시프팅회로의 구성을 도시한 블럭도이다.
도 15 는 도 10에 도시된 반도체장치에 포함된 내부커맨드생성회로의 일 실시예에 따른 회로도이다.
도 16 은 도 1 내지 도 15에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 주파수분주회로(10), 입력정보신호생성회로(20), 커맨드생성회로(30), 메모리회로(40)를 포함할 수 있다.

주파수분주회로(10)는 클럭(CLK)에 응답하여 제1 내지 제4 분주클럭(ICLK<1:4>)을 생성할 수 있다. 주파수분주회로(10)는 클럭(CLK)의 주파수를 분주하여 제1 내지 제4 분주클럭(ICLK<1:4>)을 생성할 수 있다. 주파수분주회로(10)는 클럭(CLK)의 주파수를 분주하여 서로 다른 위상을 갖는 제1 내지 제4 분주클럭(ICLK<1:4>)을 생성할 수 있다. 제1 내지 제4 분주클럭(ICLK<1:4>)은 90°씩 위상차를 갖도록 생성될 수 있다. 주파수분주회로(10)는 클럭(CLK)의 주파수보다 4N 배수만큼 느린 주파수를 갖는 제1 내지 제4 배수클럭(도 2의 CLK4A,CLK4B,CLK4C,CLK4D)을 생성할 수 있다. 제1 내지 제4 배수클럭(도 2의 CLK4A,CLK4B,CLK4C,CLK4D)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성될 수 있다.

입력정보신호생성회로(20)는 제1 내지 제4 분주클럭(ICLK<1:4>)에 동기되어 커맨드(CMD)에 응답하여 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)를 생성할 수 있다. 입력정보신호생성회로(20)는 제1 내지 제4 분주클럭(ICLK<1:4>)에 동기되어 커맨드(CMD)의 입력 시점에 따라 조합을 갖는 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)를 생성할 수 있다. 입력정보신호생성회로(20)는 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)가 생성되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 입력정보신호생성회로(20)는 커맨드(CMD)가 입력되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다.

커맨드(CMD)는 클럭(CLK)에 동기되어 외부핀으로 입력되는 신호로부터 생성될 수 있다. 커맨드(CMD)는 클럭(CLK)이 설정횟수로 토글링되는 구간 동안 외부핀으로 입력되는 신호를 디코딩하여 생성될 수 있다. 예를 들어 커맨드(CMD)는 클럭(CLK)이 1회 토들링되는 시점에 입력되는 신호와 2회 토글링되는 시점에 입력되는 신호를 디코딩하여 생성될 수 있다. 커맨드(CMD)는 반도체장치의 리드동작 및 라이트동작등과 같은 내부동작을 수행하기 위한 신호로 설정될 수 있다. 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)의 조합은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

커맨드생성회로(30)는 시프팅회로(31) 및 내부커맨드생성회로(32)를 포함할 수 있다.

시프팅회로(31)는 제1 배수클럭(CLK4A)에 동기되어 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)를 시프팅하여 제1 제어신호(MSO) 및 제2 제어신호(LSO)를 생성할 수 있다. 시프팅회로(31)는 제1 배수클럭(CLK4A)에 동기되어 입력커맨드(CMDI)를 시프팅하여 시프팅커맨드(CMDO)를 생성할 수 있다. 시프팅회로(31)에서 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)를 시프팅하는 지연량은 실시예에 따라 다양하게 설정될 수 있다. 시프팅회로(31)에서 입력커맨드(CMDI)를 시프팅하하는 지연량은 실시예에 따라 다양하게 설정될 수 있다. 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)를 시프팅하는 지연량과 입력커맨드(CMDI)를 시프팅하하는 지연량은 동일하게 설정될 수 있다.

내부커맨드생성회로(32)는 제1 내지 제4 분주클럭(ICLK<1:4>)에 동기되어 제1 제어신호(MSO) 및 제2 제어신호(LSO)의 조합에 따라 시프팅커맨드(CMDO)를 내부커맨드(ICMD)로 출력할 수 있다. 내부커맨드생성회로(32)는 제1 내지 제4 분주클럭(ICLK<1:4>)에 동기되어 제1 제어신호(MSO) 및 제2 제어신호(LSO)를 디코딩 결과에 따라 시프팅커맨드(CMDO)를 내부커맨드(ICMD)로 출력할 수 있다. 내부커맨드(ICMD)가 출력되는 시점은 제1 제어신호(MSO) 및 제2 제어신호(LSO)의 조합에 따라 조절될 수 있다. 내부커맨드생성회로(32)는 제1 내지 제4 분주클럭(ICLK<1:4>)의 생성시점에 따라 시프팅커맨드(CMDO)를 내부커맨드(ICMD)로 출력할 수 있다.

이와 같은 커맨드생성회로(30)는 제1 배수클럭(CLK4A)에 동기되어 입력커맨드(CMDI)를 시프팅하여 시프팅커맨드(CMDO)를 생성하고, 제1 내지 제4 분주클럭(ICLK<1:4>)에 동기되어 시프팅커맨드(CMDO)를 내부커맨드(ICMD)로 출력할 수 있다.

메모리회로(40)는 내부커맨드(ICMD)에 응답하여 데이터를 저장하거나 출력하는 다수의 메모리셀로 구현될 수 있다. 메모리회로(40)는 일반적인 반도체장치에서 데이터를 입출력하기 위한 휘발성 메모리회로 또는 비휘발성 메모리회로로 구현될 수 있다.

도 2를 참고하면 본 발명의 주파수분주회로(10)는 배수클럭생성회로(11) 및 분주클럭생성회로(12)를 포함할 수 있다.

배수클럭생성회로(11)는 클럭(CLK)에 응답하여 제1 내지 제4 배수클럭(CLK4A,CLK4B,CLK4C,CLK4D)을 생성할 수 있다. 배수클럭생성회로(11)는 클럭(CLK)의 주파수보다 4N 배수만큼 느린 주파수를 갖는 제1 내지 제4 배수클럭(CLK4A,CLK4B,CLK4C,CLK4D)을 생성할 수 있다. 제1 내지 제4 배수클럭(CLK4A,CLK4B,CLK4C,CLK4D)은 90°씩 위상차를 갖도록 생성될 수 있다. 도 2에 도시된 제1 내지 제4 배수클럭(CLK4A,CLK4B,CLK4C,CLK4D)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성될 수 있다. 제1 내지 제4 배수클럭(CLK4A,CLK4B,CLK4C,CLK4D)의 주파수는 실시예에 따라 다양하게 설정될 수 있다.

분주클럭생성회로(12)는 제1 내지 제4 배수클럭(CLK4A,CLK4B,CLK4C,CLK4D)에 동기되어 순차적으로 발생하는 제1 내지 제4 분주클럭(ICLK<1:4>)을 생성할 수 있다. 제1 분주클럭(ICLK<1>)은 제1 배수클럭(CLK4A)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제2 분주클럭(ICLK<2>)은 제2 배수클럭(CLK4B)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제3 분주클럭(ICLK<3>)은 제3 배수클럭(CLK4C)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제4 분주클럭(ICLK<4>)은 제4 배수클럭(CLK4D)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다.

도 3을 참고하면 본 발명의 입력정보신호생성회로(20)는 래치회로(21) 및 인코더(22)를 포함할 수 있다.

래치회로(21)는 제1 래치(211), 제2 래치(212), 제3 래치(213) 및 제4 래치(214)를 포함할 수 있다.

제1 래치(211)는 제1 분주클럭(ICLK<1>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제1 래치(211)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제1 래치커맨드(LC<1>)로 출력할 수 있다. 제1 래치(211)는 제1 분주클럭(ICLK<1>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제1 래치커맨드(LC<1>)를 생성할 수 있다.

제2 래치(212)는 제2 분주클럭(ICLK<2>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제2 래치(212)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제2 래치커맨드(LC<2>)로 출력할 수 있다. 제2 래치(212)는 제2 분주클럭(ICLK<2>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제2 래치커맨드(LC<2>)를 생성할 수 있다.

제3 래치(213)는 제3 분주클럭(ICLK<3>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제3 래치(213)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제3 래치커맨드(LC<3>)로 출력할 수 있다. 제3 래치(213)는 제3 분주클럭(ICLK<3>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제3 래치커맨드(LC<3>)를 생성할 수 있다.

제4 래치(214)는 제4 분주클럭(ICLK<4>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제4 래치(214)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제4 래치커맨드(LC<4>)로 출력할 수 있다. 제4 래치(214)는 제4 분주클럭(ICLK<4>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제4 래치커맨드(LC<4>)를 생성할 수 있다.

여기서, 출력제어신호(PO)는 제4 분주클럭(ICLK<4>)의 펄스가 생성된 이후 인에이블되는 신호로 설정될 수 있다.

인코더(22)는 제1 내지 제4 래치커맨드(LC<1:4>)의 조합에 따라 제1 및 제2 입력정보신호(MS,LS)를 생성할 수 있다. 인코더(22)는 제1 내지 제4 래치커맨드(LC<1:4>)가 입력되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 인코더(22)는 제1 내지 제4 래치커맨드(LC<1:4>) 중 어느 하나가 인에이블되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 제1 내지 제4 래치커맨드(LC<1:4>)의 조합에 따라 생성되는 제1 및 제2 입력정보신호(MS,LS)의 조합은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

도 4를 참고하면 본 발명의 일 실시예에 따른 인코더(22a)는 제1 논리회로(221) 및 제2 논리회로(222)를 포함할 수 있다.

제1 논리회로(221)는 오어게이트들(OR21,OR22)로 구현될 수 있다.

오어게이트(OR21)는 제3 래치커맨드(LC<3>) 및 제4 래치커맨드(LC<4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제1 입력정보신호(MS)를 생성할 수 있다. 오어게이트(OR21)는 제3 래치커맨드(LC<3>) 및 제4 래치커맨드(LC<4>)를 논리합 연산을 수행하여 제1 입력정보신호(MS)를 생성할 수 있다.

오어게이트(OR22)는 제2 래치커맨드(LC<2>) 및 제4 래치커맨드(LC<4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제2 입력정보신호(LS)를 생성할 수 있다. 오어게이트(OR22)는 제2 래치커맨드(LC<2>) 및 제4 래치커맨드(LC<4>)를 논리합 연산을 수행하여 제2 입력정보신호(LS)를 생성할 수 있다.

제2 논리회로(222)는 오어게이트(OR23)로 구현될 수 있다.

오어게이트(OR23)는 제1 내지 제4 래치커맨드(LC<1:4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 오어게이트(OR23)는 제1 내지 제4 래치커맨드(LC<1:4>)를 논리합 연산을 수행하여 입력커맨드(CMDI)를 생성할 수 있다.

도 5를 참고하면 본 발명의 다른 실시예에 따른 인코더(22b)는 제3 논리회로(223), 제1 전달회로(224) 및 제2 전달회로(225)를 포함할 수 있다.

제3 논리회로(223)는 오어게이트(OR24)로 구현될 수 있다.

오어게이트(OR24)는 제1 내지 제4 래치커맨드(LC<1:4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 오어게이트(OR24)는 제1 내지 제4 래치커맨드(LC<1:4>)를 논리합 연산을 수행하여 입력커맨드(CMDI)를 생성할 수 있다.

제1 전달회로(224)는 전달게이트들(T21,T22) 및 버퍼(2241)로 구현될 수 있다. 제1 전달회로(224)는 입력커맨드(CMDI)에 응답하여 제3 래치커맨드(LC<3>) 및 제4 래치커맨드(LC<4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 인에이블되는 제1 입력정보신호(MS)를 생성할 수 있다. 제1 전달회로(224)는 입력커맨드(CMDI)가 로직하이레벨로 인에이블되고 제3 래치커맨드(LC<3>) 및 제4 래치커맨드(LC<4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨의 제1 입력정보신호(MS)를 생성할 수 있다.

제2 전달회로(225)는 전달게이트들(T23,T24) 및 버퍼(2251)로 구현될 수 있다. 제2 전달회로(225)는 입력커맨드(CMDI)에 응답하여 제2 래치커맨드(LC<2>) 및 제4 래치커맨드(LC<4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 인에이블되는 제2 입력정보신호(LS)를 생성할 수 있다. 제2 전달회로(225)는 입력커맨드(CMDI)가 로직하이레벨로 인에이블되고 제2 래치커맨드(LC<2>) 및 제4 래치커맨드(LC<4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨의 제2 입력정보신호(LS)를 생성할 수 있다.

좀더 구체적으로 도 6을 참고하여 입력정보신호생성회로(20)의 동작을 설명하되, 커맨드 입력시점에 따른 제1 내지 제4 래치커맨드(LC<1:4>)의 조합 및 제1 및 제2 입력정보신호(MS,LS)의 조합을 설명하면 다음과 같다.

커맨드 입력시점이 제1 분주클럭(ICLK<1>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직하이레벨(H)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제4 래치커맨드(LC<1:4>)의 조합에 따라 제1 입력정보신호(MS)는 로직로우레벨(L) 및 제2 입력정보신호(LS)는 로직로우레벨(L)로 생성된다.

커맨드 입력시점이 제2 분주클럭(ICLK<2>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직하이레벨(H)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제4 래치커맨드(LC<1:4>)의 조합에 따라 제1 입력정보신호(MS)는 로직로우레벨(L) 및 제2 입력정보신호(LS)는 로직하이레벨(H)로 생성된다.

커맨드 입력시점이 제3 분주클럭(ICLK<3>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직하이레벨(H)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제4 래치커맨드(LC<1:4>)의 조합에 따라 제1 입력정보신호(MS)는 로직하이레벨(H) 및 제2 입력정보신호(LS)는 로직로우레벨(L)로 생성된다.

커맨드 입력시점이 제4 분주클럭(ICLK<4>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직하이레벨(H)로 생성된다. 또한, 제1 내지 제4 래치커맨드(LC<1:4>)의 조합에 따라 제1 입력정보신호(MS)는 로직하이레벨(H) 및 제2 입력정보신호(LS)는 로직하이레벨(H)로 생성된다.

도 7을 참고하면 본 발명의 시프팅회로(31)는 제1 시프팅회로(311), 제2 시프팅회로(312) 및 제3 시프팅회로(313)를 포함할 수 있다.

제1 시프팅회로(311)는 제1 배수클럭(CLK4A)에 동기되어 제1 입력정보신호(MS)를 시프팅하여 제1 제어신호(MSO)를 생성할 수 있다. 제1 시프팅회로(311)는 다수의 레지스터로 구현되어 제1 배수클럭(CLK4A)의 주파수에 따라 제1 입력정보신호(MS)를 지연하여 제1 제어신호(MSO)를 생성할 수 있다.

제2 시프팅회로(312)는 제1 배수클럭(CLK4A)에 동기되어 제2 입력정보신호(LS)를 시프팅하여 제2 제어신호(LSO)를 생성할 수 있다. 제2 시프팅회로(312)는 다수의 레지스터로 구현되어 제1 배수클럭(CLK4A)의 주파수에 따라 제2 입력정보신호(LS)를 지연하여 제2 제어신호(LSO)를 생성할 수 있다.

제3 시프팅회로(313)는 제1 배수클럭(CLK4A)에 동기되어 입력커맨드(CMDI)를 시프팅하여 시프팅커맨드(CMDO)를 생성할 수 있다. 제3 시프팅회로(313)는 다수의 레지스터로 구현되어 제1 배수클럭(CLK4A)의 주파수에 따라 입력커맨드(CMDI)를 지연하여 시프팅커맨드(CMDO)를 생성할 수 있다.

제1 시프팅회로(311), 제2 시프팅회로(312) 및 제3 시프팅회로(313)의 지연량은 동일하게 설정될 수 있다. 제1 시프팅회로(311), 제2 시프팅회로(312) 및 제3 시프팅회로(313)의 지연량은 반도체장치의 레이턴시(Latency)에 맞춰 다양하게 설정될 수 있다.

도 8을 참고하면 본 발명의 내부커맨드생성회로(32)는 전달커맨드생성회로(321) 및 내부커맨드출력회로(322)를 포함할 수 있다.

전달커맨드생성회로(321)는 앤드게이트들(AD31,AD32,AD33.AD34)을 포함할 수 있다.

앤드게이트(AD31)는 제1 분주클럭(ICLK<1>)에 동기되어 제1 제어신호(MSO) 및 제2 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제1 전달커맨드(TC<1>)를 생성할 수 있다. 앤드게이트(AD31)는 제1 제어신호(MSO)가 로직로우레벨(L) 및 제2 제어신호(LSO)가 로직로우레벨(L)인 경우 제1 분주클럭(ICLK<1>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제1 전달커맨드(TC<1>)를 생성할 수 있다.

앤드게이트(AD32)는 제2 분주클럭(ICLK<2>)에 동기되어 제1 제어신호(MSO) 및 제2 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제2 전달커맨드(TC<2>)를 생성할 수 있다. 앤드게이트(AD32)는 제1 제어신호(MSO)가 로직로우레벨(L) 및 제2 제어신호(LSO)가 로직하이레벨(H)인 경우 제2 분주클럭(ICLK<2>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제2 전달커맨드(TC<2>)를 생성할 수 있다.

앤드게이트(AD33)는 제3 분주클럭(ICLK<3>)에 동기되어 제1 제어신호(MSO) 및 제2 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제3 전달커맨드(TC<3>)를 생성할 수 있다. 앤드게이트(AD33)는 제1 제어신호(MSO)가 로직하이레벨(H) 및 제2 제어신호(LSO)가 로직로우레벨(L)인 경우 제3 분주클럭(ICLK<3>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제3 전달커맨드(TC<3>)를 생성할 수 있다.

앤드게이트(AD34)는 제4 분주클럭(ICLK<4>)에 동기되어 제1 제어신호(MSO) 및 제2 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제4 전달커맨드(TC<4>)를 생성할 수 있다. 앤드게이트(AD34)는 제1 제어신호(MSO)가 로직하이레벨(H) 및 제2 제어신호(LSO)가 로직하이레벨(H)인 경우 제4 분주클럭(ICLK<4>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제4 전달커맨드(TC<4>)를 생성할 수 있다.

내부커맨드출력회로(322)는 인버터들(IV31,IV32,IV33,IV34)을 포함할 수 있다.

인버터(IV31)는 제1 전달커맨드(TC<1>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV31)는 제1 전달커맨드(TC<1>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV32)는 제2 전달커맨드(TC<2>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV32)는 제2 전달커맨드(TC<2>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV33)는 제3 전달커맨드(TC<3>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV33)는 제3 전달커맨드(TC<3>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV34)는 제4 전달커맨드(TC<4>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV34)는 제4 전달커맨드(TC<4>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

도 9를 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 살펴보되 커맨드(CMD)가 제2 분주클럭(ICLK<2>)의 펄스 생성시점에 입력되는 동작을 예를 들어 설명하면 다음과 같다.

T1 시점에 배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제1 배수클럭(CLK4A)을 생성한다. 제1 배수클럭(CLK4A)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제1 배수클럭(CLK4A)의 라이징엣지에 동기되어 제1 분주클럭(ICLK<1>)의 펄스를 생성한다.

T2 시점에 배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제2 배수클럭(CLK4B)을 생성한다. 제2 배수클럭(CLK4B)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제2 배수클럭(CLK4B)의 라이징엣지에 동기되어 제2 분주클럭(ICLK<2>)의 펄스를 생성한다.

T3 시점에 배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제3 배수클럭(CLK4C)을 생성한다. 제3 배수클럭(CLK4C)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제3 배수클럭(CLK4C)의 라이징엣지에 동기되어 제3 분주클럭(ICLK<3>)의 펄스를 생성한다.

T4 시점에 배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제4 배수클럭(CLK4D)을 생성한다. 제4 배수클럭(CLK4D)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제4 배수클럭(CLK4D)의 라이징엣지에 동기되어 제4 분주클럭(ICLK<4>)의 펄스를 생성한다.

여기서, 커맨드(CMD)는 T2 시점에 입력되므로 커맨드(CMD)의 입력시점이 제2 분주클럭(ICLK<2>)의 펄스생성 시점에 입력되는 경우와 같이 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직하이레벨(H)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제4 래치커맨드(LC<1:4>)의 조합에 따라 제1 입력정보신호(MS)는 로직로우레벨(L) 및 제2 입력정보신호(LS)는 로직하이레벨(H)로 생성된다.

T5 시점에 시프팅회로(31)는 제1 배수클럭(CLK4A)에 동기되어 T4 시점의 제1 입력정보신호(MS) 및 제2 입력정보신호(LS)를 시프팅하여 로직로우레벨(L)의 제1 제어신호(MSO) 및 로직하이레벨(H)의 제2 제어신호(LSO)를 생성한다. 시프팅회로(31)는 제1 배수클럭(CLK4A)에 동기되어 입력커맨드(CMDI)를 시프팅하여 로직하이레벨의 시프팅커맨드(CMDO)를 생성한다.

배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제1 배수클럭(CLK4A)을 생성한다. 제1 배수클럭(CLK4A)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제1 배수클럭(CLK4A)의 라이징엣지에 동기되어 제1 분주클럭(ICLK<1>)의 펄스를 생성한다.

T6 시점에 배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제2 배수클럭(CLK4B)을 생성한다. 제2 배수클럭(CLK4B)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제2 배수클럭(CLK4B)의 라이징엣지에 동기되어 제2 분주클럭(ICLK<2>)의 펄스를 생성한다.

T7 시점에 배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제3 배수클럭(CLK4C)을 생성한다. 제3 배수클럭(CLK4C)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제3 배수클럭(CLK4C)의 라이징엣지에 동기되어 제3 분주클럭(ICLK<3>)의 펄스를 생성한다.

T8 시점에 배수클럭생성회로(11)는 클럭(CLK)에 응답하여 로직하이레벨의 제4 배수클럭(CLK4D)을 생성한다. 제4 배수클럭(CLK4D)은 클럭(CLK)의 주파수보다 4 배수만큼 느린 주파수를 갖도록 생성된다. 분주클럭생성회로(12)는 제4 배수클럭(CLK4D)의 라이징엣지에 동기되어 제4 분주클럭(ICLK<4>)의 펄스를 생성한다.

여기서, T6 시점에 내부커맨드생성회로(32)는 제1 제어신호(MSO)가 로직로우레벨(L)이고 제2 제어신호(LSO)가 로직하이레벨(H)로 생성되므로 제2 분주클럭(ICLK<2>)에 동기되어 시프팅커맨드(CMDO)를 내부커맨드(ICMD)로 출력한다.

이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체장치는 분주클럭의 입력시점에 동기되어 커맨드를 래치하고, 래치된 커맨드를 배수클럭에 동기되어 시프팅함으로써 커맨드를 시프팅하기 위한 레지스터의 수를 감소할 수 있다.

도 10을 참고하면 본 발명의 다른 실시예에 따른 반도체장치는 주파수분주회로(50), 입력정보신호생성회로(60), 커맨드생성회로(70), 메모리회로(80)를 포함할 수 있다.

주파수분주회로(50)는 클럭(CLK)에 응답하여 제1 내지 제8 분주클럭(ICLK<1:8>)을 생성할 수 있다. 주파수분주회로(50)는 클럭(CLK)의 주파수를 분주하여 제1 내지 제8 분주클럭(ICLK<1:8>)을 생성할 수 있다. 주파수분주회로(50)는 클럭(CLK)의 주파수를 분주하여 서로 다른 위상을 갖는 제1 내지 제8 분주클럭(ICLK<1:8>)을 생성할 수 있다. 제1 내지 제8 분주클럭(ICLK<1:8>)은 45°씩 위상차를 갖도록 생성될 수 있다. 주파수분주회로(50)는 클럭(CLK)의 주파수보다 4N 배수만큼 느린 주파수를 갖는 제1 내지 제8 배수클럭(도 11의 CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)을 생성할 수 있다. 제1 내지 제8 배수클럭(도 2의 CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)은 클럭(CLK)의 주파수보다 8 배수만큼 느린 주파수를 갖도록 생성될 수 있다. 주파수분주회로(50)는 클럭(CLK)의 주파수보다 4N 배수만큼 느린 주파수를 갖는 제1 내지 제16 배수클럭(미도시)을 생성할 수 있다. 제1 내지 제16 배수클럭(미도시)은 클럭(CLK)의 주파수보다 16 배수만큼 느린 주파수를 갖도록 생성될 수 있다.

입력정보신호생성회로(60)는 제1 내지 제8 분주클럭(ICLK<1:8>)에 동기되어 커맨드(CMD)에 응답하여 제1 입력정보신호(MS), 제2 입력정보신호(NS) 및 제3 입력정보신호(LS)를 생성할 수 있다. 입력정보신호생성회로(60)는 제1 내지 제8 분주클럭(ICLK<1:8>)에 동기되어 커맨드(CMD)의 입력 시점에 따라 조합을 갖는 제1 입력정보신호(MS), 제2 입력정보신호(NS) 및 제3 입력정보신호(LS)를 생성할 수 있다. 입력정보신호생성회로(60)는 제1 입력정보신호(MS), 제2 입력정보신호(NS) 및 제3 입력정보신호(LS)가 생성되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 입력정보신호생성회로(60)는 커맨드(CMD)가 입력되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 제1 입력정보신호(MS), 제2 입력정보신호(NS) 및 제3 입력정보신호(LS)의 조합은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

커맨드생성회로(70)는 시프팅회로(71) 및 내부커맨드생성회로(72)를 포함할 수 있다.

시프팅회로(71)는 제1 배수클럭(CLK8A)에 동기되어 제1 입력정보신호(MS), 제2 입력정보신호(NS) 및 제3 입력정보신호(LS)를 시프팅하여 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)를 생성할 수 있다. 시프팅회로(71)는 제1 배수클럭(CLK8A)에 동기되어 입력커맨드(CMDI)를 시프팅하여 시프팅커맨드(CMDO)를 생성할 수 있다. 시프팅회로(71)에서 제1 입력정보신호(MS), 제2 입력정보신호(NS) 및 제3 입력정보신호(LS)를 시프팅하는 지연량은 실시예에 따라 다양하게 설정될 수 있다. 시프팅회로(71)에서 입력커맨드(CMDI)를 시프팅하는 지연량은 실시예에 따라 다양하게 설정될 수 있다. 제1 입력정보신호(MS), 제2 입력정보신호(NS) 및 제3 입력정보신호(LS)를 시프팅하는 지연량과 입력커맨드(CMDI)를 시프팅하하는 지연량은 동일하게 설정될 수 있다.

내부커맨드생성회로(72)는 제1 내지 제8 분주클럭(ICLK<1:8>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)의 조합에 따라 시프팅커맨드(CMDO)를 내부커맨드(ICMD)로 출력할 수 있다. 내부커맨드(ICMD)가 출력되는 시점은 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)의 조합에 따라 조절될 수 있다.

이와 같은 커맨드생성회로(70)는 제1 배수클럭(CLK8A)에 동기되어 입력커맨드(CMDI)를 시프팅하여 시프팅커맨드(CMDO)를 생성하고, 제1 내지 제8 분주클럭(ICLK<1:8>)에 동기되어 시프팅커맨드(CMDO)를 내부커맨드(ICMD)로 출력할 수 있다.

메모리회로(80)는 내부커맨드(ICMD)에 응답하여 데이터를 저장하거나 출력하는 다수의 메모리셀로 구현될 수 있다. 메모리회로(80)는 일반적인 반도체장치에서 데이터를 입출력하기 위한 휘발성 메모리회로 또는 비휘발성 메모리회로로 구현될 수 있다.

도 11을 참고하면 본 발명의 주파수분주회로(50)는 배수클럭생성회로(51) 및 분주클럭생성회로(52)를 포함할 수 있다.

배수클럭생성회로(51)는 클럭(CLK)에 응답하여 제1 내지 제8 배수클럭(CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)을 생성할 수 있다. 배수클럭생성회로(11)는 클럭(CLK)의 주파수보다 4N 배수만큼 느린 주파수를 갖는 제1 내지 제8 배수클럭(CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)을 생성할 수 있다. 제1 내지 제8 배수클럭(CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)은 45°씩 위상차를 갖도록 생성될 수 있다. 도 11에 도시된 제1 내지 제8 배수클럭(CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)은 클럭(CLK)의 주파수보다 8 배수만큼 느린 주파수를 갖도록 생성될 수 있다. 제1 내지 제8 배수클럭(CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)의 주파수는 실시예에 따라 다양하게 설정될 수 있다.

분주클럭생성회로(52)는 제1 내지 제8 배수클럭(CLK8A,CLK8B,CLK8C,CLK8D,CLK8E,CLK8F,CLK8G,CLK8H)에 동기되어 순차적으로 발생하는 제1 내지 제8 분주클럭(ICLK<1:8>)을 생성할 수 있다. 제1 분주클럭(ICLK<1>)은 제1 배수클럭(CLK8A)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제2 분주클럭(ICLK<2>)은 제2 배수클럭(CLK8B)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제3 분주클럭(ICLK<3>)은 제3 배수클럭(CLK8C)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제4 분주클럭(ICLK<4>)은 제4 배수클럭(CLK8D)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제5 분주클럭(ICLK<5>)은 제5 배수클럭(CLK8E)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제6 분주클럭(ICLK<6>)은 제6 배수클럭(CLK8F)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제7 분주클럭(ICLK<7>)은 제7 배수클럭(CLK8G)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다. 제8 분주클럭(ICLK<8>)은 제8 배수클럭(CLK8H)의 라이징엣지에 동기되어 발생하는 펄스를 포함할 수 있다.

도 12를 참고하면 본 발명의 입력정보신호생성회로(60)는 래치회로(61) 및 인코더(62)를 포함할 수 있다.

래치회로(61)는 제1 내지 제8 래치(611 ~ 618)를 포함할 수 있다.

제1 래치(611)는 제1 분주클럭(ICLK<1>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제1 래치(611)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제1 래치커맨드(LC<1>)로 출력할 수 있다. 제1 래치(611)는 제1 분주클럭(ICLK<1>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제1 래치커맨드(LC<1>)를 생성할 수 있다.

제2 래치(612)는 제2 분주클럭(ICLK<2>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제2 래치(612)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제2 래치커맨드(LC<2>)로 출력할 수 있다. 제2 래치(612)는 제2 분주클럭(ICLK<2>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제2 래치커맨드(LC<2>)를 생성할 수 있다.

제3 래치(미도시)는 제3 분주클럭(ICLK<3>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제3 래치(미도시)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제3 래치커맨드(LC<3>)로 출력할 수 있다. 제3 래치(미도시)는 제3 분주클럭(ICLK<3>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제3 래치커맨드(LC<3>)를 생성할 수 있다.

제4 래치(미도시)는 제4 분주클럭(ICLK<4>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제4 래치(미도시)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제4 래치커맨드(LC<4>)로 출력할 수 있다. 제4 래치(미도시)는 제4 분주클럭(ICLK<4>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제4 래치커맨드(LC<4>)를 생성할 수 있다.

제5 래치(미도시)는 제5 분주클럭(ICLK<5>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제5 래치(미도시)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제5 래치커맨드(LC<5>)로 출력할 수 있다. 제5 래치(미도시)는 제5 분주클럭(ICLK<5>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제5 래치커맨드(LC<5>)를 생성할 수 있다.

제6 래치(미도시)는 제6 분주클럭(ICLK<6>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제6 래치(미도시)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제6 래치커맨드(LC<6>)로 출력할 수 있다. 제6 래치(미도시)는 제6 분주클럭(ICLK<6>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제6 래치커맨드(LC<6>)를 생성할 수 있다.

제7 래치(미도시)는 제7 분주클럭(ICLK<7>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제7 래치(미도시)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제7 래치커맨드(LC<7>)로 출력할 수 있다. 제7 래치(미도시)는 제7 분주클럭(ICLK<7>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제7 래치커맨드(LC<7>)를 생성할 수 있다.

제8 래치(618)는 제8 분주클럭(ICLK<8>)에 동기되어 커맨드(CMD)를 래치할 수 있다. 제8 래치(618)는 출력제어신호(PO)에 응답하여 래치된 커맨드(CMD)를 제8 래치커맨드(LC<8>)로 출력할 수 있다. 제8 래치(618)는 제8 분주클럭(ICLK<8>)의 펄스가 생성되는 시점에 커맨드(CMD)를 래치하여 제8 래치커맨드(LC<8>)를 생성할 수 있다.

여기서, 출력제어신호(PO)는 제8 분주클럭(ICLK<8>)의 펄스가 생성된 이후 인에이블되는 신호로 설정될 수 있다.

인코더(62)는 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 내지 제3 입력정보신호(MS,NS,LS)를 생성할 수 있다. 인코더(62)는 제1 내지 제8 래치커맨드(LC<1:8>)가 입력되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 인코더(62)는 제1 내지 제8 래치커맨드(LC<1:8>) 중 어느 하나가 인에이블되는 경우 인에이블되는 입력커맨드(CMDI)를 생성할 수 있다. 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 생성되는 제1 내지 제3 입력정보신호(MS,NS,LS)의 조합은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

좀더 구체적으로 도 13을 참고하여 입력정보신호생성회로(60)의 동작을 설명하되, 커맨드 입력시점에 따른 제1 내지 제8 래치커맨드(LC<1:8>)의 조합 및 제1 내지 제3 입력정보신호(MS,NS,LS)의 조합을 설명하면 다음과 같다.

커맨드 입력시점이 제1 분주클럭(ICLK<1>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직하이레벨(H)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성되며, 제5 래치커맨드(LC<5>)는 로직로우레벨(L)로 생성되고, 제6 래치커맨드(LC<6>)는 로직로우레벨(L)로 생성되며, 제7 래치커맨드(LC<7>)는 로직로우레벨(L)로 생성되고, 제8 래치커맨드(LC<8>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직로우레벨(L), 제2 입력정보신호(NS)는 로직로우레벨(L) 및 제3 입력정보신호(LS)는 로직로우레벨(L)로 생성된다.

커맨드 입력시점이 제2 분주클럭(ICLK<2>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직하이레벨(H)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성되며, 제5 래치커맨드(LC<5>)는 로직로우레벨(L)로 생성되고, 제6 래치커맨드(LC<6>)는 로직로우레벨(L)로 생성되며, 제7 래치커맨드(LC<7>)는 로직로우레벨(L)로 생성되고, 제8 래치커맨드(LC<8>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직로우레벨(L), 제2 입력정보신호(NS)는 로직로우레벨(L) 및 제3 입력정보신호(LS)는 로직하이레벨(H)로 생성된다.

커맨드 입력시점이 제3 분주클럭(ICLK<3>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직하이레벨(H)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성되며, 제5 래치커맨드(LC<5>)는 로직로우레벨(L)로 생성되고, 제6 래치커맨드(LC<6>)는 로직로우레벨(L)로 생성되며, 제7 래치커맨드(LC<7>)는 로직로우레벨(L)로 생성되고, 제8 래치커맨드(LC<8>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직로우레벨(L), 제2 입력정보신호(NS)는 로직하이레벨(H) 및 제3 입력정보신호(LS)는 로직로우레벨(L)로 생성된다.

커맨드 입력시점이 제4 분주클럭(ICLK<4>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직하이레벨(H)로 생성되며, 제5 래치커맨드(LC<5>)는 로직로우레벨(L)로 생성되고, 제6 래치커맨드(LC<6>)는 로직로우레벨(L)로 생성되며, 제7 래치커맨드(LC<7>)는 로직로우레벨(L)로 생성되고, 제8 래치커맨드(LC<8>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직로우레벨(L), 제2 입력정보신호(NS)는 로직하이레벨(H) 및 제3 입력정보신호(LS)는 로직하이레벨(H)로 생성된다.

커맨드 입력시점이 제5 분주클럭(ICLK<5>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성되며, 제5 래치커맨드(LC<5>)는 로직하이레벨(H)로 생성되고, 제6 래치커맨드(LC<6>)는 로직로우레벨(L)로 생성되며, 제7 래치커맨드(LC<7>)는 로직로우레벨(L)로 생성되고, 제8 래치커맨드(LC<8>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직하이레벨(H), 제2 입력정보신호(NS)는 로직로우레벨(L) 및 제3 입력정보신호(LS)는 로직로우레벨(L)로 생성된다.

커맨드 입력시점이 제6 분주클럭(ICLK<6>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성되며, 제5 래치커맨드(LC<5>)는 로직로우레벨(L)로 생성되고, 제6 래치커맨드(LC<6>)는 로직하이레벨(H)로 생성되며, 제7 래치커맨드(LC<7>)는 로직로우레벨(L)로 생성되고, 제8 래치커맨드(LC<8>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직하이레벨(H), 제2 입력정보신호(NS)는 로직로우레벨(L) 및 제3 입력정보신호(LS)는 로직하이레벨(H)로 생성된다.

커맨드 입력시점이 제7 분주클럭(ICLK<7>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성되며, 제5 래치커맨드(LC<5>)는 로직로우레벨(L)로 생성되고, 제6 래치커맨드(LC<6>)는 로직로우레벨(L)로 생성되며, 제7 래치커맨드(LC<7>)는 로직하이레벨(H)로 생성되고, 제8 래치커맨드(LC<8>)는 로직로우레벨(L)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직하이레벨(H), 제2 입력정보신호(NS)는 로직하이레벨(H) 및 제3 입력정보신호(LS)는 로직로우레벨(L)로 생성된다.

커맨드 입력시점이 제8 분주클럭(ICLK<8>)의 펄스생성 시점에 입력되는 경우 제1 래치커맨드(LC<1>)는 로직로우레벨(L)로 생성되고, 제2 래치커맨드(LC<2>)는 로직로우레벨(L)로 생성되며, 제3 래치커맨드(LC<3>)는 로직로우레벨(L)로 생성되고, 제4 래치커맨드(LC<4>)는 로직로우레벨(L)로 생성되며, 제5 래치커맨드(LC<5>)는 로직로우레벨(L)로 생성되고, 제6 래치커맨드(LC<6>)는 로직로우레벨(L)로 생성되며, 제7 래치커맨드(LC<7>)는 로직로우레벨(L)로 생성되고, 제8 래치커맨드(LC<8>)는 로직하이레벨(H)로 생성된다. 또한, 제1 내지 제8 래치커맨드(LC<1:8>)의 조합에 따라 제1 입력정보신호(MS)는 로직하이레벨(H), 제2 입력정보신호(NS)는 로직하이레벨(H) 및 제3 입력정보신호(LS)는 로직하이레벨(H)로 생성된다.

도 14를 참고하면 본 발명의 시프팅회로(71)는 제1 시프팅회로(711), 제2 시프팅회로(712), 제3 시프팅회로(713) 및 제4 시프팅회로(714)를 포함할 수 있다.

제1 시프팅회로(711)는 제1 배수클럭(CLK8A)에 동기되어 제1 입력정보신호(MS)를 시프팅하여 제1 제어신호(MSO)를 생성할 수 있다. 제1 시프팅회로(711)는 다수의 레지스터로 구현되어 제1 배수클럭(CLK8A)의 주파수에 따라 제1 입력정보신호(MS)를 지연하여 제1 제어신호(MSO)를 생성할 수 있다.

제2 시프팅회로(712)는 제1 배수클럭(CLK8A)에 동기되어 제2 입력정보신호(NS)를 시프팅하여 제2 제어신호(NSO)를 생성할 수 있다. 제2 시프팅회로(712)는 다수의 레지스터로 구현되어 제1 배수클럭(CLK8A)의 주파수에 따라 제2 입력정보신호(NS)를 지연하여 제2 제어신호(NSO)를 생성할 수 있다.

제3 시프팅회로(713)는 제1 배수클럭(CLK8A)에 동기되어 제3 입력정보신호(LS)를 시프팅하여 제3제어신호(LSO)를 생성할 수 있다. 제3 시프팅회로(713)는 다수의 레지스터로 구현되어 제1 배수클럭(CLK8A)의 주파수에 따라 제3 입력정보신호(LS)를 지연하여 제3 제어신호(LSO)를 생성할 수 있다.

제4 시프팅회로(714)는 제1 배수클럭(CLK8A)에 동기되어 입력커맨드(CMDI)를 시프팅하여 시프팅커맨드(CMDO)를 생성할 수 있다. 제4 시프팅회로(714)는 다수의 레지스터로 구현되어 제1 배수클럭(CLK8A)의 주파수에 따라 입력커맨드(CMDI)를 지연하여 시프팅커맨드(CMDO)를 생성할 수 있다.

제1 시프팅회로(711), 제2 시프팅회로(712), 제3 시프팅회로(713) 및 제4 시프팅회로(714)의 지연량은 동일하게 설정될 수 있다. 제1 시프팅회로(711), 제2 시프팅회로(712), 제3 시프팅회로(713) 및 제4 시프팅회로(714)의 지연량은 반도체장치의 레이턴시(Latency)에 맞춰 다양하게 설정될 수 있다.

도 15를 참고하면 본 발명의 내부커맨드생성회로(72)는 전달커맨드생성회로(721) 및 내부커맨드출력회로(722)를 포함할 수 있다.

전달커맨드생성회로(721)는 앤드게이트들(AD71 ~ AD78)을 포함할 수 있다.

앤드게이트(AD71)는 제1 분주클럭(ICLK<1>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제1 전달커맨드(TC<1>)를 생성할 수 있다. 앤드게이트(AD31)는 제1 제어신호(MSO)가 로직로우레벨(L), 제2 제어신호(NSO)가 로직로우레벨(L) 및 제3 제어신호(LSO)가 로직로우레벨(L)인 경우 제1 분주클럭(ICLK<1>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제1 전달커맨드(TC<1>)를 생성할 수 있다.

앤드게이트(AD72)는 제2 분주클럭(ICLK<2>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제2 전달커맨드(TC<2>)를 생성할 수 있다. 앤드게이트(AD72)는 제1 제어신호(MSO)가 로직로우레벨(L), 제2 제어신호(NSO)가 로직로우레벨(L) 및 제3 제어신호(LSO)가 로직하이레벨(H)인 경우 제2 분주클럭(ICLK<2>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제2 전달커맨드(TC<2>)를 생성할 수 있다.

앤드게이트(AD73)는 제3 분주클럭(ICLK<3>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제3 전달커맨드(TC<3>)를 생성할 수 있다. 앤드게이트(AD73)는 제1 제어신호(MSO)가 로직로우레벨(L), 제2 제어신호(NSO)가 로직하이레벨(H) 및 제3 제어신호(LSO)가 로직로우레벨(L)인 경우 제3 분주클럭(ICLK<3>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제3 전달커맨드(TC<3>)를 생성할 수 있다.

앤드게이트(AD74)는 제4 분주클럭(ICLK<4>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제4 전달커맨드(TC<4>)를 생성할 수 있다. 앤드게이트(AD74)는 제1 제어신호(MSO)가 로직로우레벨(L), 제2 제어신호(NSO)가 로직하이레벨(H) 및 제3 제어신호(LSO)가 로직하이레벨(H)인 경우 제4 분주클럭(ICLK<4>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제4 전달커맨드(TC<4>)를 생성할 수 있다.

앤드게이트(AD75)는 제5 분주클럭(ICLK<5>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제5 전달커맨드(TC<5>)를 생성할 수 있다. 앤드게이트(AD75)는 제1 제어신호(MSO)가 로직하이레벨(H), 제2 제어신호(NSO)가 로직로우레벨(L) 및 제3 제어신호(LSO)가 로직로우레벨(L)인 경우 제5 분주클럭(ICLK<5>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제5 전달커맨드(TC<5>)를 생성할 수 있다.

앤드게이트(AD76)는 제6 분주클럭(ICLK<6>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제6 전달커맨드(TC<6>)를 생성할 수 있다. 앤드게이트(AD76)는 제1 제어신호(MSO)가 로직하이레벨(H), 제2 제어신호(NSO)가 로직로우레벨(L) 및 제3 제어신호(LSO)가 로직하이레벨(H)인 경우 제6 분주클럭(ICLK<6>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제6 전달커맨드(TC<6>)를 생성할 수 있다.

앤드게이트(AD77)는 제7 분주클럭(ICLK<7>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제7 전달커맨드(TC<7>)를 생성할 수 있다. 앤드게이트(AD77)는 제1 제어신호(MSO)가 로직하이레벨(H), 제2 제어신호(NSO)가 로직하이레벨(H) 및 제3 제어신호(LSO)가 로직로우레벨(L)인 경우 제7 분주클럭(ICLK<7>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제7 전달커맨드(TC<7>)를 생성할 수 있다.

앤드게이트(AD78)는 제8 분주클럭(ICLK<8>)에 동기되어 제1 제어신호(MSO), 제2 제어신호(NSO) 및 제3 제어신호(LSO)가 설정된 조합인 경우 인에이블되는 제8 전달커맨드(TC<8>)를 생성할 수 있다. 앤드게이트(AD78)는 제1 제어신호(MSO)가 로직하이레벨(H), 제2 제어신호(NSO)가 로직하이레벨(H) 및 제3 제어신호(LSO)가 로직하이레벨(H)인 경우 제8 분주클럭(ICLK<8>)의 펄스가 입력되는 시점에 로직하이레벨로 인에이블되는 제8 전달커맨드(TC<8>)를 생성할 수 있다.

내부커맨드출력회로(722)는 인버터들(IV71 ~ IV78)을 포함할 수 있다.

인버터(IV71)는 제1 전달커맨드(TC<1>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV71)는 제1 전달커맨드(TC<1>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV72)는 제2 전달커맨드(TC<2>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV72)는 제2 전달커맨드(TC<2>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV73)는 제3 전달커맨드(TC<3>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV73)는 제3 전달커맨드(TC<3>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV74)는 제4 전달커맨드(TC<4>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV74)는 제4 전달커맨드(TC<4>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV75)는 제5 전달커맨드(TC<5>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV75)는 제5 전달커맨드(TC<5>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV76)는 제6 전달커맨드(TC<6>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV76)는 제6 전달커맨드(TC<6>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV77)는 제7 전달커맨드(TC<7>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV77)는 제7 전달커맨드(TC<7>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

인버터(IV78)는 제8 전달커맨드(TC<8>)에 응답하여 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다. 인버터(IV78)는 제8 전달커맨드(TC<8>)가 로직하이레벨(H)로 인에이블되는 경우 시프팅커맨드(CMDO)를 반전버퍼링하여 내부커맨드(ICMD)로 출력할 수 있다.

앞서, 도 1 내지 도 15에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 16을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 및 도 10에 도시된 반도체장치를 포함할 수 있다. 데이터저장부(1001)는 외부에서 입력되는 데이터에 관계없이 내부적으로 설정된 논리레벨을 갖는 내부데이터를 생성하고, 내부데이터를 메모리셀어레이에 저장하는 초기화동작을 수행할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 데이터 및 데이터를 스트로빙하기 위한 스트로빙신호를 데이터저장부(1001)에 인가할 수 있다. 메모리컨트롤러(1002)에서 인가되는 스트로빙신호는 데이터저장부(1001)의 초기화동작 시 토글링되지 않고, 초기화동작이 종료된 후 토글링되도록 설정될 수 있다. 도 16에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.

제1 실시예
10. 주파수분주회로 11. 배수클럭생성회로
12. 분주클럭생성회로 20. 입력정보신호생성회로
21. 래치회로 22. 인코더
30. 커맨드생성회로 31. 시프팅회로
32. 내부커맨드생성회로 40. 메모리회로
제2 실시예
50. 주파수분주회로 51. 배수클럭생성회로
52. 분주클럭생성회로 60. 입력정보신호생성회로
61. 래치회로 62. 인코더
70. 커맨드생성회로 71. 시프팅회로
72. 내부커맨드생성회로 80. 메모리회로

Claims

제1 내지 제4 분주클럭에 동기되어 커맨드의 입력 시점에 따라 조합을 갖는 제1 및 제2 입력정보신호 및 상기 제1 및 제2 입력정보신호가 생성되는 경우 인에이블되는 입력커맨드를 생성하는 입력정보신호생성회로; 및
배수클럭에 동기되어 상기 입력커맨드를 시간축으로 시프팅하여 시프팅커맨드를 생성하고, 상기 제1 내지 제4 분주클럭에 동기되어 상기 시프팅커맨드를 내부커맨드로 출력하는 커맨드생성회로를 포함하되, 상기 내부커맨드가 출력되는 시점은 상기 제1 및 제2 입력정보신호의 조합에 따라 조절되며,
상기 입력정보신호생성회로는
상기 제1 내지 제4 분주클럭의 펄스생성시점에 상기 커맨드를 래치하여 선택적으로 인에이블되는 제1 내지 제4 래치커맨드를 생성하는 래치회로; 및
상기 제1 내지 제4 래치커맨드의 조합에 따라 상기 제1 및 제2 입력정보신호 및 상기 입력커맨드를 생성하는 인코더를 포함하는 반도체장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제1 및 제2 입력정보신호는 상기 커맨드의 입력시점 정보를 포함하는 신호인 반도체장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제1 내지 제4 분주클럭은 상기 반도체장치의 외부로부터 입력되는 클럭의 주파수를 분주하여 생성되는 신호인 반도체장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서, 상기 배수클럭은 상기 클럭의 주파수보다 4N 배수만큼 느린 주파수를 갖는 신호인 반도체장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
클럭의 주파수를 분주하여 상기 제1 내지 제4 분주클럭을 생성하는 주파수분주회로를 더 포함하고,
상기 제1 내지 제4 분주클럭은 90°씩 위상차를 갖도록 생성되는 반도체장치.
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◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 래치회로는
상기 제1 분주클럭에 동기되어 상기 커맨드를 래치하고, 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제1 래치커맨드로 출력하는 제1 래치;
상기 제2 분주클럭에 동기되어 상기 커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제2 래치커맨드로 출력하는 제2 래치;
상기 제3 분주클럭에 동기되어 상기 커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제3 래치커맨드로 출력하는 제3 래치; 및
상기 제4 분주클럭에 동기되어 상기 커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제4 래치커맨드로 출력하는 제4 래치를 포함하는 반도체장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제1 내지 제4 분주클럭은 순차적으로 발생하는 신호인 반도체장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 배수클럭은 제1 내지 제4 배수클럭을 포함하고,
상기 제1 내지 제4 분주클럭은 상기 제1 내지 제4 배수클럭에 동기되어 순차적으로 생성되며,
상기 제1 분주클럭은 상기 제1 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하고,
상기 제2 분주클럭은 상기 제2 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하며,
상기 제3 분주클럭은 상기 제3 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하고,
상기 제4 분주클럭은 상기 제4 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하는 반도체장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 인코더는
상기 제3 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제1 입력정보신호를 생성하고, 상기 제2 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제2 입력정보신호를 생성하는 제1 논리회로; 및
상기 제1 내지 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 입력커맨드를 생성하는 제2 논리회로를 포함하는 반도체장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 제1 논리회로는
상기 제3 래치커맨드 및 상기 제4 래치커맨드를 입력 받아 상기 제1 입력정보신호를 출력하는 제1 오어게이트; 및
상기 제2 래치커맨드 및 상기 제4 래치커맨드를 입력 받아 상기 제2 입력정보신호를 출력하는 제2 오어게이트를 포함하고,
상기 제2 논리회로는
상기 제1 내지 제4 래치커맨드를 입력 받아 상기 입력커맨드를 출력하는 제3 오어게이트를 포함하는 반도체장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 인코더는
상기 제1 내지 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 입력커맨드를 생성하는 논리회로;
상기 입력커맨드에 응답하여 상기 제3 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제1 입력정보신호를 생성하는 제1 전달회로; 및
상기 입력커맨드에 응답하여 상기 제2 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제2 입력정보신호를 생성하는 제2 전달회로를 포함하는 반도체장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 커맨드생성회로는
상기 배수클럭에 동기되어 상기 제1 및 제2 입력정보신호를 시간축으로 시프팅하여 제1 및 제2 제어신호를 생성하고, 상기 배수클럭에 동기되어 상기 입력커맨드를 시간축으로 시프팅하여 상기 시프팅커맨드를 생성하는 시프팅회로; 및
상기 제1 내지 제4 분주클럭에 동기되어 상기 제1 및 제2 제어신호의 조합에 따라 상기 시프팅커맨드를 상기 내부커맨드로 출력하는 내부커맨드생성회로를 포함하는 반도체장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 13 항에 있어서, 상기 시프팅회로는
상기 배수클럭에 동기되어 상기 제1 입력정보신호를 시간축으로 시프팅하여 상기 제1 제어신호를 생성하는 제1 시프팅회로;
상기 배수클럭에 동기되어 상기 제2 입력정보신호를 시간축으로 시프팅하여 상기 제2 제어신호를 생성하는 제2 시프팅회로; 및
상기 배수클럭에 동기되어 상기 입력커맨드를 시간축으로 시프팅하여 상기 시프팅커맨드를 생성하는 제3 시프팅회로를 포함하는 반도체장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 제1 시프팅회로, 상기 제2 시프팅회로 및 상기 제3 시프팅회로의 지연량은 동일하게 설정되는 반도체장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 13 항에 있어서, 상기 내부커맨드생성회로는
상기 제1 내지 제4 분주클럭에 동기되어 상기 제1 및 제2 제어신호의 조합에 따라 선택적으로 인에이블되는 제1 내지 제4 전달커맨드를 생성하는 전달커맨드생성회로; 및
상기 제1 내지 제4 전달커맨드에 응답하여 상기 시프팅커맨드를 상기 내부커맨드로 출력하는 내부커맨드출력회로를 포함하는 반도체장치.
제1 내지 제4 분주클럭에 동기되어 커맨드의 입력 시점에 따라 조합을 갖는 제1 및 제2 입력정보신호를 생성하고, 상기 제1 및 제2 입력정보신호가 생성되는 경우 인에이블되는 입력커맨드를 생성하는 입력정보신호생성회로;
배수클럭에 동기되어 상기 제1 및 제2 입력정보신호를 시간축으로 시프팅하여 제1 및 제2 제어신호를 생성하고, 배수클럭에 동기되어 상기 입력커맨드를 시간축으로 시프팅하여 시프팅커맨드를 생성하는 시프팅회로; 및
상기 제1 내지 제4 분주클럭에 동기되어 상기 제1 및 제2 제어신호의 조합에 따라 상기 시프팅커맨드를 내부커맨드로 출력하는 내부커맨드생성회로를 포함하는 반도체장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 제1 및 제2 입력정보신호는 상기 커맨드의 입력시점 정보를 포함하는 신호인 반도체장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서,
클럭의 주파수를 분주하여 상기 제1 내지 제4 분주클럭을 생성하고, 상기 클럭의 주파수보다 4N 배수만큼 느린 주파수를 갖는 상기 배수클럭을 생성하는 주파수분주회로를 더 포함하는 반도체장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서,
클럭의 주파수를 분주하여 상기 제1 내지 제4 분주클럭을 생성하는 주파수분주회로를 더 포함하고,
상기 제1 내지 제4 분주클럭은 90°씩 위상차를 갖도록 생성되는 반도체장치.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제 19 항에 있어서, 상기 주파수분주회로는
상기 클럭에 응답하여 상기 클럭의 주파수보다 4N 배수만큼 느린 주파수를 갖는 제1 내지 제4 배수클럭을 생성하는 배수클럭생성회로; 및
상기 제1 내지 제4 배수클럭에 동기되어 순차적으로 발생하는 상기 제1 내지 제4 분주클럭을 생성하는 분주클럭생성회로를 포함하는 반도체장치.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 입력정보신호생성회로는
상기 제1 내지 제4 분주클럭의 펄스생성시점에 상기 커맨드를 래치하여 선택적으로 인에이블되는 제1 내지 제4 래치커맨드를 생성하는 래치회로; 및
상기 제1 내지 제4 래치커맨드의 조합에 따라 상기 제1 및 제2 입력정보신호 및 상기 입력커맨드를 생성하는 인코더를 포함하는 반도체장치.
◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈

제 22 항에 있어서, 상기 래치회로는
상기 제1 분주클럭에 동기되어 상기 커맨드를 래치하고, 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제1 래치커맨드로 출력하는 제1 래치;
상기 제2 분주클럭에 동기되어 상기 커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제2 래치커맨드로 출력하는 제2 래치;
상기 제3 분주클럭에 동기되어 상기 커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제3 래치커맨드로 출력하는 제3 래치; 및
상기 제4 분주클럭에 동기되어 상기 커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 커맨드를 상기 제4 래치커맨드로 출력하는 제4 래치를 포함하는 반도체장치.
◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈

제 22 항에 있어서,
상기 배수클럭은 제1 내지 제4 배수클럭을 포함하고,
상기 제1 내지 제4 분주클럭은 상기 제1 내지 제4 배수클럭에 동기되어 순차적으로 생성되며,
상기 제1 분주클럭은 상기 제1 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하고,
상기 제2 분주클럭은 상기 제2 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하며,
상기 제3 분주클럭은 상기 제3 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하고,
상기 제4 분주클럭은 상기 제4 배수클럭의 라이징엣지에 동기 되어 발생하는 펄스를 포함하는 반도체장치.
◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈

제 22 항에 있어서, 상기 인코더는
상기 제3 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제1 입력정보신호를 생성하고, 상기 제2 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제2 입력정보신호를 생성하는 제1 논리회로; 및
상기 제1 내지 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 입력커맨드를 생성하는 제2 논리회로를 포함하는 반도체장치.
◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈

제 25 항에 있어서,
상기 제1 논리회로는
상기 제3 래치커맨드 및 상기 제4 래치커맨드를 입력 받아 상기 제1 입력정보신호를 출력하는 제1 오어게이트; 및
상기 제2 래치커맨드 및 상기 제4 래치커맨드를 입력 받아 상기 제2 입력정보신호를 출력하는 제2 오어게이트를 포함하고,
상기 제2 논리회로는
상기 제1 내지 제4 래치커맨드를 입력 받아 상기 입력커맨드를 출력하는 제3 오어게이트를 포함하는 반도체장치.
◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈

제 22 항에 있어서, 상기 인코더는
상기 제1 내지 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 입력커맨드를 생성하는 논리회로;
상기 입력커맨드에 응답하여 상기 제3 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제1 입력정보신호를 생성하는 제1 전달회로; 및
상기 입력커맨드에 응답하여 상기 제2 래치커맨드 및 상기 제4 래치커맨드 중 어느 하나가 인에이블되는 경우 인에이블되는 상기 제2 입력정보신호를 생성하는 제2 전달회로를 포함하는 반도체장치.
◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 시프팅회로는
상기 배수클럭에 동기되어 상기 제1 입력정보신호를 시간축으로 시프팅하여 상기 제1 제어신호를 생성하는 제1 시프팅회로;
상기 배수클럭에 동기되어 상기 제2 입력정보신호를 시간축으로 시프팅하여 상기 제2 제어신호를 생성하는 제2 시프팅회로; 및
상기 배수클럭에 동기되어 상기 입력커맨드를 시간축으로 시프팅하여 상기 시프팅커맨드를 생성하는 제3 시프팅회로를 포함하는 반도체장치.
◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈

제 28 항에 있어서,
상기 제1 시프팅회로, 상기 제2 시프팅회로 및 상기 제3 시프팅회로의 지연량은 동일하게 설정되는 반도체장치.
◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 내부커맨드생성회로는
상기 제1 내지 제4 분주클럭에 동기되어 상기 제1 및 제2 입력정보신호의 조합에 따라 선택적으로 인에이블되는 제1 내지 제4 전달커맨드를 생성하는 전달커맨드생성회로; 및
상기 제1 내지 제4 전달커맨드에 응답하여 상기 시프팅커맨드를 상기 내부커맨드로 출력하는 내부커맨드출력회로를 포함하는 반도체장치.
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