JP2013149310A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、外部クロックをそれぞれの個別の分周数で分周して個別の有する分周クロックCLK1、CLK2を生成するクロック生成回路と、入力コマンド信号CMDinを順次シフトしてレイテンシが付与された出力コマンド信号CMDoutを出力する複数段のシフトレジスタ(20〜24)を含むレイテンシカウンタ回路とを備えている。レイテンシカウンタ回路は、レイテンシの設定情報に基づいてシフトレジスタ(20〜24)の各段に対し分周クロックCLK1、CLK2を選択的に供給して各段の動作タイミングを個別に制御し、シフトレジスタ(20〜24)の各段の出力信号SC0、SC1、SC2のいずれかを選択的に出力コマンド信号CMDoutとして出力する。
【選択図】図2
Description
11…制御回路
12…レイテンシカウンタ回路
13…クロック生成回路
14…コマンドデコーダ
15…モードレジスタ
20〜24、30〜32…フリップフロップ
25…レイテンシデコーダ
26…クロックセレクタ
27…バッファ部
28…出力セレクタ
29…出力回路
33…遅延素子
34…セレクタ
CLK…外部クロック
CLK1、CLK2…分周クロック
CLKd…遅延クロック
CLKs…選択クロック
CMDin…入力コマンド信号
CMDout…出力コマンド信号
DCLKs…遅延選択クロック
G0〜G3…ゲート回路
LD<16:3>…レイテンシ情報
Na、Nb、Nc…ノード
SL0、SL1、SL2…選択コマンド信号
SCLK…クロック制御信号
SL1、SL2、SL3…選択信号
SS<2:0>…選択信号
Claims (11)
- 所定周期を有する外部クロックに同期して動作する半導体装置であって、
前記外部クロックの所定のクロックサイクル数の範囲内で設定されたレイテンシの設定情報に基づいて、複数の分周数のうちの第1の分周数で前記外部クロックを分周して前記外部クロックの位相を基準とする複数の位相のうちの第1の位相を有する第1の分周クロックを生成するとともに、前記複数の分周数のうちの第2の分周数で前記外部クロックを分周して前記複数の位相のうちの第2の位相を有する第2の分周クロックを生成するクロック生成回路と、
入力コマンド信号を順次シフトして前記レイテンシが付与された出力コマンド信号を出力する複数段のシフトレジスタを含むレイテンシカウンタ回路と、
を備え、前記レイテンシカウンタ回路は、前記レイテンシの設定情報に基づいて、前記シフトレジスタの各段に対し前記第1及び第2の分周クロックのいずれかを選択的に供給して前記各段の動作タイミングを個別に制御するとともに、前記シフトレジスタの各段の出力信号のいずれかを選択的に取り出して前記出力コマンド信号として出力する、ことを特徴とする半導体装置。 - 前記第1及び第2の分周クロックは、同一の前記レイテンシに対し、前記分周数が互いに同一であるとともに、前記位相が互いに異なることを特徴とする請求項1に記載の半導体装置。
- 前記複数の分周数は、2分周及び4分周を含み、前記レイテンシが小さい範囲内では前記第1及び第2の分周クロックが2分周クロックであり、前記レイテンシが大きい範囲内では前記第1及び第2の分周クロックが4分周クロックであることを特徴とする請求項2に記載の半導体装置。
- 前記外部クロックの位相を基準として、前記2分周クロックは互いに180度位相が異なる2つの位相のいずれかを有し、前記4分周クロックは90度ずつ位相がずれた4つの位相のいずれかを有する、ことを特徴とする請求項3に記載の半導体装置。
- 前記第1の分周クロックの前記位相は前記外部クロックと同一の位相であり、前記第2の分周クロックの前記位相は前記外部クロックと異なる位相であることを特徴とする請求項3又は4に記載の半導体装置。
- 前記レイテンシカウンタ回路は、
クロック制御信号に基づいて前記シフトレジスタのうち所定段のクロック端子に前記第1及び第2の分周クロックのいずれかを選択的に供給するクロックセレクタと、
選択信号に基づいて前記シフトレジスタのうち所定段の出力端子から出力される伝送コマンドを選択的に前記出力コマンド信号として出力する出力セレクタと、
を含むことを特徴とする請求項1に記載の半導体装置。 - 前記レイテンシカウンタ回路は、前記レイテンシの設定情報に基づいて、前記クロック制御信号を生成して前記クロックセレクタに供給するとともに、前記選択信号を生成して前記出力セレクタに供給するレイテンシデコーダをさらに含むことを特徴とする請求項6に記載の半導体装置。
- 前記レイテンシカウンタ回路に含まれる前記シフトレジスタは、複数個のフリップフロップを縦続接続して構成されることを特徴とする請求項1に記載の半導体装置。
- 各々の前記フリップフロップは、前記第1又は第2の分周クロックの立ち上りエッジに同期して入力信号をラッチすることを特徴とする請求項8に記載の半導体装置。
- 前記複数のフリップフロップにおいて、初段からN段目までのフリップフロップの各クロック端子には前記第1の分周クロックが供給され、N+1段目から最終段までのフリップフロップの各クロック端子には前記第1又は前記第2の分周クロックが選択的に供給される、ことを特徴とする請求項9に記載の半導体装置。
- 前記N+1段目から最終段までのフリップフロップの各出力端子から前記出力コマンドが選択的に取り出されることを特徴とする請求項10に記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180038341A (ko) * | 2016-10-06 | 2018-04-16 | 에스케이하이닉스 주식회사 | 반도체장치 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102103415B1 (ko) * | 2013-10-07 | 2020-04-23 | 에스케이하이닉스 주식회사 | 반도체 장치, 메모리 장치 및 이를 포함하는 시스템 |
US9036434B1 (en) * | 2013-10-31 | 2015-05-19 | Nanya Technology Corporation | Random access memory and method of adjusting read timing thereof |
KR102190962B1 (ko) | 2013-12-30 | 2020-12-14 | 삼성전자주식회사 | 코맨드 처리 회로 및 이를 포함하는 메모리 장치 |
US9570135B2 (en) * | 2014-02-06 | 2017-02-14 | Micron Technology, Inc. | Apparatuses and methods to delay memory commands and clock signals |
JP6268020B2 (ja) * | 2014-03-26 | 2018-01-24 | ラピスセミコンダクタ株式会社 | クロック生成方法および半導体装置 |
US10607671B2 (en) | 2018-02-17 | 2020-03-31 | Micron Technology, Inc. | Timing circuit for command path in a memory device |
KR102638792B1 (ko) * | 2018-10-01 | 2024-02-21 | 에스케이하이닉스 주식회사 | 반도체장치 |
US11217298B2 (en) * | 2020-03-12 | 2022-01-04 | Micron Technology, Inc. | Delay-locked loop clock sharing |
CN117894351A (zh) * | 2022-10-08 | 2024-04-16 | 长鑫存储技术有限公司 | 一种延时控制电路、方法和半导体存储器 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62223900A (ja) * | 1986-03-26 | 1987-10-01 | Hitachi Ltd | 可変遅延段数シフトレジスタ |
JPH0866049A (ja) * | 1994-08-18 | 1996-03-08 | Sanyo Electric Co Ltd | 系統連系インバータの力率制御回路 |
JP2007115351A (ja) * | 2005-10-20 | 2007-05-10 | Elpida Memory Inc | 同期型半導体記憶装置 |
JP2009020932A (ja) * | 2007-07-10 | 2009-01-29 | Elpida Memory Inc | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
JP2010003397A (ja) * | 2008-05-22 | 2010-01-07 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5438668A (en) * | 1992-03-31 | 1995-08-01 | Seiko Epson Corporation | System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer |
JP2002157900A (ja) * | 2000-09-08 | 2002-05-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
WO2002054648A2 (en) * | 2000-12-30 | 2002-07-11 | Vitesse Semiconductor Corporation | Data de-skew method and system |
KR100818800B1 (ko) * | 2006-06-27 | 2008-04-01 | 삼성전자주식회사 | Fifo 장치를 구비하는 데이터 처리장치와 데이터처리방법 |
US7864623B2 (en) | 2008-05-22 | 2011-01-04 | Elpida Memory, Inc. | Semiconductor device having latency counter |
-
2012
- 2012-01-18 JP JP2012008277A patent/JP5932347B2/ja active Active
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62223900A (ja) * | 1986-03-26 | 1987-10-01 | Hitachi Ltd | 可変遅延段数シフトレジスタ |
JPH0866049A (ja) * | 1994-08-18 | 1996-03-08 | Sanyo Electric Co Ltd | 系統連系インバータの力率制御回路 |
JP2007115351A (ja) * | 2005-10-20 | 2007-05-10 | Elpida Memory Inc | 同期型半導体記憶装置 |
US20080165611A1 (en) * | 2005-10-20 | 2008-07-10 | Elpida Memory Inc. | Synchronous semiconductor memory device |
JP2009020932A (ja) * | 2007-07-10 | 2009-01-29 | Elpida Memory Inc | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
JP2010003397A (ja) * | 2008-05-22 | 2010-01-07 | Elpida Memory Inc | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180038341A (ko) * | 2016-10-06 | 2018-04-16 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR102647421B1 (ko) * | 2016-10-06 | 2024-03-14 | 에스케이하이닉스 주식회사 | 반도체장치 |
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