JP2009015952A - アドレスカウンタ及びこれを有する半導体記憶装置、並びに、データ処理システム - Google Patents

Abstract

【課題】ポイントシフト型ＦＩＦＯ回路を用いたアドレスカウンタの回路規模を縮小する。
【解決手段】ラッチ回路群２１及びこれを制御するコマンドカウンタ２２，２３を備える。コマンドカウンタ２２は、内部コマンド６ａに応答していずれかの入力ゲート２６を導通させる第１のモードと、内部コマンド６ａに応答して複数の入力ゲート２６を導通させる第２のモードとを有する。コマンドカウンタ２３は、内部コマンド６ｂ又は６ｃに応答していずれかの出力ゲート２７を導通させる第１のモードと、内部コマンド６ｂ及び６ｃに応答して対応する出力ゲート２７をそれぞれ導通させる第２のモードとを有している。これにより、ｔＣＣＤが小さい場合には第１のモードを選択し、ｔＣＣＤが大きい場合には第２のモードを選択することができる。
【選択図】図２

Description

本発明はアドレスカウンタ及びこれを有する半導体記憶装置に関し、特に、ポイントシフト型ＦＩＦＯ回路を用いたアドレスカウンタ及びこれを有する半導体記憶装置に関する。また、本発明はこのような半導体記憶装置を含むデータ処理システムに関する。

シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリ装置は、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリ装置は、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。

しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。

リード動作時におけるこの遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロックに同期してリードコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータが出力される。つまり、５クロック後に最初のデータが出力されることになる。

このような遅延は、ライト動作時においても必要である。ライト動作時においては、ライトコマンドが発行された後、所定の遅延時間が経過してから、外部クロックに同期してデータを連続的に入力する必要がある。ライト動作時におけるこの遅延時間は一般に「ＣＡＳライトレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳライトレイテンシが５（ＣＷＬ＝５）であれば、外部クロックに同期してライトコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータを入力する必要がある。

このようにして取り込まれたライトデータは、メモリ装置の内部に設けられたリードライトバスや、カラムスイッチなどを経由してメモリセルに書き込まれる。このため、メモリ装置の内部においてもアドレス信号を適切に遅延させ、各回路に対して適切なタイミングでアドレス信号を供給する必要がある。このような目的から、同期式メモリ装置においては、アドレス信号を所定の時間だけ遅延させるＦＩＦＯ回路が用いられる。このようなＦＩＦＯ回路は、一般に「アドレスカウンタ」と呼ばれる。

アドレス信号を遅延させる最も簡単な方法は、シフトレジスタ型のＦＩＦＯ回路を用いることである。しかしながら、この方法ではシフトレジスタの必要段数がレイテンシに比例することから、レイテンシが大きくなればなるほど、回路規模がそのまま増大するという問題があった。レイテンシは、クロックの周波数が高くなるほど大きくなる傾向があることから、同期式メモリ装置の高速化に伴うレイテンシの増大は避けられない。

シフトレジスタ型よりも回路規模の小さいＦＩＦＯ回路としては、特許文献１及び非特許文献１に記載されたポイントシフト型ＦＩＦＯ回路が知られている。ポイントシフト型ＦＩＦＯ回路とは、入力ゲート及び出力ゲートを備える複数のラッチ回路が並列接続された構造を有し、入力ゲートのいずれか及び出力ゲートのいずれかを導通させることによって、ラッチした信号の出力タイミングを任意に設定することが可能なＦＩＦＯ回路である。

ポイントシフト型ＦＩＦＯ回路に必要なラッチ回路の数は、レイテンシと同数ではなく、遅延させるアドレス信号の最大蓄積数によって定義されるため、シフトレジスタを用いる場合よりも回路規模を小さくすることが可能である。
特開２００７−１０２９３６号公報 Ho Young Song、外１５名、"A 1.2Gb/s/pin Double Data Rate SDRAM with On-Die-Termination", ISSCC 2003/SESSION 17/SRAM AND DRAM/PAPER 17.8、（米国）、IEEE, 2003年, p.314

上述の通り、同期式メモリ装置においては、内部の各回路に対するアドレス供給のタイミングが異なる。このため、ポイントシフト型ＦＩＦＯ回路を用いてアドレスカウンタを構成すると、ポイントシフト型ＦＩＦＯ回路内にラッチ回路群を複数セット用意する必要が生じる。

より具体的に説明すると、データ入出力端子を介して入力されたライトデータは、データ入出力回路からカラムスイッチなどを経由してメモリセルに供給されるため、アドレス信号の供給も基本的にこの順に行う必要がある。このため、データ入出力回路にアドレス信号を供給するためのラッチ回路群と、カラムスイッチにアドレス信号を供給するためのラッチ回路群とが別個に必要となってしまう。

しかも、上述の通り、１セットのラッチ回路群に必要なラッチ回路の数は、アドレス信号の最大蓄積数によって定義されるため、コマンドの最小入力周期（ｔＣＣＤ）が小さい場合には、その分回路規模が大きくなるという問題があった。

本発明はこのような問題を解決すべくなされたものであって、本発明の目的は、ポイントシフト型ＦＩＦＯ回路を用いた改良されたアドレスカウンタを提供することである。

また、本発明の他の目的は、ポイントシフト型ＦＩＦＯ回路を用いたアドレスカウンタであって、回路規模を縮小可能なアドレスカウンタを提供することである。

また、本発明のさらに他の目的は、このようなアドレスカウンタを有する半導体記憶装置を提供することである。

また、本発明のさらに他の目的は、このような半導体記憶装置を有するデータ処理システムを提供することである。

本発明によるアドレスカウンタは、それぞれアドレス信号の対応するビットを保持する複数のラッチ回路群と、複数のラッチ回路群を制御する第１及び第２のコマンドカウンタとを備え、ラッチ回路群は、入力ゲートと出力ゲートを備える複数のラッチ回路が並列接続されており、第１のコマンドカウンタは、第１の内部コマンドに応答してそれぞれのラッチ回路群に含まれる入力ゲートのいずれかを導通させる第１のモードと、第１の内部コマンドに応答してそれぞれのラッチ回路群に含まれる複数の入力ゲートを導通させる第２のモードとを有し、第２のコマンドカウンタは、第２又は第３の内部コマンドに応答してそれぞれのラッチ回路群に含まれる出力ゲートのいずれかを導通させる第１のモードと、第２の内部コマンドに応答してそれぞれのラッチ回路群に含まれる出力ゲートのいずれかを導通させるとともに、第３の内部コマンドに応答してそれぞれのラッチ回路群に含まれる出力ゲートのいずれかを導通させる第２のモードとを有していることを特徴とする。

本発明による半導体記憶装置は、メモリセルアレイと、データ入出力端子と、データ入出力端子を介して入力されたライトデータを第１のデータバスに供給する第１のデータ選択回路と、第１のデータバス上のライトデータをメモリセルアレイに供給する第２のデータ選択回路と、上記のアドレスカウンタとを備え、第２のコマンドカウンタが第１のモードである場合、出力ゲートを通過したアドレス信号は、第１及び第２のデータ選択回路に供給され、第２のコマンドカウンタが第２のモードである場合、第２の内部コマンドに応答して出力ゲートを通過したアドレス信号は第１のデータ選択回路に供給され、第３の内部コマンドに応答して出力ゲートを通過したアドレス信号は第２のデータ選択回路に供給されることを特徴とする。

本発明によるデータ処理システムは、上記の半導体記憶装置を含む。

本発明による半導体記憶装置は、バースト長を設定するためのモードレジスタをさらに備え、第１のデータ選択回路は、データ入出力端子に接続されたＦＩＦＯ回路群と、データ入出力端子を介して連続的に入力され又は連続的に出力するｋビットのデータを並列に入出力する転送回路と、転送回路と前記ＦＩＦＯ回路群との間でデータ転送を行う第２のデータバスとを含んでおり、転送回路は、モードレジスタに設定可能な最小バースト長をｊ（＜ｋ）とした場合、バースト長にかかわらず第２のデータバスを用いたデータの転送をｊビット単位で行うことが好ましい。

この場合、メモリセルアレイは複数のグループに分割されており、メモリアレイの複数のグループからそれぞれｋビットのデータを出力するメインアンプをさらに備え、転送回路は、メインアンプから出力されたｋビットのデータの中から、グループごとにｊビットのデータを選択し、選択したｊビットのデータを第２のデータバスを介してＦＩＦＯ回路群に供給することが好ましい。

転送回路は、モードレジスタに設定されたバースト長がｋである場合には、同一グループに属するメモリアレイから読み出されたｋビットのデータをｊビットずつ、第２のデータバスを介して順次ＦＩＦＯ回路群に供給する。一方、モードレジスタに設定されたバースト長がｊである場合には、異なるグループに属するメモリアレイから読み出されたｊビットのデータを第２のデータバスを介して順次ＦＩＦＯ回路群に供給する。

このように、本発明によるアドレスカウンタは、ポイントシフト型ＦＩＦＯ回路の構成を有しており、複数のラッチ回路群をひとまとまりで使用する第１のモードと、複数のラッチ回路群を分割して使用する第２のモードを有している。したがって、ｔＣＣＤが小さい場合には第１のモードを選択し、ｔＣＣＤが大きい場合には第２のモードを選択することにより、アドレスカウンタの回路規模を縮小することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置の主要部の構成を示すブロック図である。図１には、本実施形態による半導体記憶装置の特徴部分であるカラム系回路及びデータ系回路のみを示し、ロウ系回路などについては省略してある。

図１に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１０と、外部端子であるデータ入出力端子ＤＱ、アドレス端子ＡＤＤ及びコマンド端子ＣＭＤを有している。ライト動作を行う場合には、コマンド端子ＣＭＤを介してライトコマンドを発行するとともに、アドレス端子ＡＤＤを介して所望のアドレス信号を入力し、さらに、所定のレイテンシが経過した後、データ入出力端子ＤＱにライトデータを供給する。

アドレス端子ＡＤＤを介して入力されるアドレス信号（カラムアドレス）２は、アドレスカウンタ２０に取り込まれ、コマンド端子ＣＭＤを介して入力されるコマンド信号４は、コマンドデコーダ３０によってデコードされる。デコード結果である内部コマンド６はアドレスカウンタ２０に供給され、これによってアドレスカウンタ２０の動作が制御される。アドレスカウンタ２０に取り込まれたアドレス信号２は、コマンドデコーダ３０による制御のもと、所定のタイミングでカラム選択回路４０及びＩ／Ｏ回路５０に供給される。

Ｉ／Ｏ回路５０は、データ入出力端子ＤＱを介して入力されたライトデータをデータバス６０に供給する回路であり、本発明における「第１のデータ選択回路」に相当する。図示しないが、Ｉ／Ｏ回路５０には、入力バッファ及び出力バッファの他、バースト入力されるライトデータをシリアル／パラレル変換する回路などが含まれている。

また、カラム選択回路４０は、データバス６０上のライトデータをメモリセルアレイ１０に供給する回路であり、本発明における「第２のデータ選択回路」に相当する。図示しないが、カラム選択回路４０には、カラムスイッチやカラムデコーダなどが含まれている。

図２は、アドレスカウンタ２０の回路図である。

図２に示すように、アドレスカウンタ２０はポイントシフト型ＦＩＦＯ回路の構成を有しており、複数のラッチ回路群２１ａ−１〜２１ａ−ｎ，２１ｂ−１〜２１ｂ−ｎと、これらラッチ回路群２１ａ−１〜２１ａ−ｎ，２１ｂ−１〜２１ｂ−ｎを制御するコマンドカウンタ２２，２３を備える。

ラッチ回路群２１ａ−１〜２１ａ−ｎは、それぞれアドレス信号２の対応する１ビットを保持する回路である。同様に、ラッチ回路群２１ｂ−１〜２１ｂ−ｎは、それぞれアドレス信号２の対応する１ビットを保持する回路である。したがって、ラッチ回路群の数（＝２ｎ）は、ラッチするアドレス信号２のビット数の２倍に等しい。

図２に示すように、ラッチ回路群２１ａ−１〜２１ａ−ｎは、複数のラッチ回路２５ａ−１〜２５ａ−ｍが並列接続された構成を有している。ラッチ回路２５ａ−１〜２５ａ−ｍには、それぞれ入力ゲート２６ａ−１〜２６ａ−ｍと、出力ゲート２７ａ−１〜２７ａ−ｍが接続されている。同様に、ラッチ回路群２１ｂ−１〜２１ｂ−ｎは、複数のラッチ回路２５ｂ−１〜２５ｂ−ｍが並列接続された構成を有している。ラッチ回路２５ｂ−１〜２５ｂ−ｍには、それぞれ入力ゲート２６ｂ−１〜２６ｂ−ｍと、出力ゲート２７ｂ−１〜２７ｂ−ｍが接続されている。一つのラッチ回路群に含まれるラッチ回路の数（＝ｍ）は、アドレス信号２の最大蓄積数Ｘに応じて設定される。

アドレス信号２の最大蓄積数Ｘは、半導体記憶装置の動作モードによって異なる。本実施形態では、第１のモードに設定された場合は最大蓄積数Ｘ＝２ｍであり、第２のモードに設定された場合は最大蓄積数Ｘ＝ｍである。具体的には、ＤＤＲ（ダブルデータレート）型のシンクロナスＤＲＡＭの場合、アディティブレイテンシをＡＬ、ＣＡＳライトレイテンシをＣＷＬ、バースト長をＢＬ、コマンドの最小入力サイクルをｔＣＣＤとすると、
Ｘ＝１＋｛ＡＬ＋ＣＷＬ＋（ＢＬ／２）＋２｝／ｔＣＣｄ
で定義される。一例として、第１のモードにおいて
ＡＬ＝１０
ＣＷＬ＝８
ＢＬ＝４
ｔＣＣＤ＝２
とすると、
Ｘ＝１２となる。一方、第２のモードにおいて、
ＡＬ＝１０
ＣＷＬ＝８
ＢＬ＝８
ｔＣＣＤ＝４
とすると、
Ｘ＝６となる。したがって、例えばアドレス信号２のビット数（＝ｎ）が１６ビットであれば、１９２個（＝１２×１６）のラッチ回路が必要となる。

コマンドカウンタ２２は、内部コマンド６ａに応答してカウント動作を行う回路であり、コマンドカウンタ２３は、内部コマンド６ｂ，６ｃに応答してカウント動作を行う回路である。

内部コマンド６ａは、リードコマンド又はライトコマンドの発行に応答して生成される内部コマンドである。これに対し、内部コマンド６ｂ，６ｃは、内部コマンド６ａに対して所定のレイテンシをもって生成される内部コマンドである。内部コマンド６ｂのレイテンシは、図１に示したＩ／Ｏ回路５０へのアドレス供給タイミングに基づいて定められ、内部コマンド６ｃのレイテンシは、図１に示したカラム選択回路４０へのアドレス供給タイミングに基づいて定められる。

図３は、コマンドカウンタ２２の回路図である。

図３に示すように、コマンドカウンタ２２は、シフトレジスタ２８ａ−１〜２８ａ−ｍ，２８ｂ−１〜２８ｂ−ｍが循環接続されたリングカウンタ構造を有している。これらシフトレジスタ２８ａ−１〜２８ａ−ｍ，２８ｂ−１〜２８ｂ−ｍには内部コマンド６ａが共通に供給される。

また、コマンドカウンタ２２には、マルチプレクサ２４−１，２４−２が設けられており、モード信号ＭＯＤＥが第１のモードであることを示している場合には、入力ノード１が選択される。その結果、シフトレジスタ２８ａ−１〜２８ａ−ｍ及び２８ｂ−１〜２８ｂ−ｍが１つのリングカウンタとして機能する。つまり、２ｍカウント可能な１つのカウンタとして機能する。これに対し、モード信号ＭＯＤＥが第２のモードであることを示している場合には、入力ノード２が選択される。その結果、シフトレジスタ２８ａ−１〜２８ａ−ｍが１つのリングカウンタとして機能し、シフトレジスタ２８ｂ−１〜２８ｂ−ｍが１つのリングカウンタとして機能する。つまり、それぞれｍカウント可能な２つのカウンタとして機能する。

第２のモードにおいて循環接続されるシフトレジスタ２８ａ−１〜２８ａ−ｍの数（＝ｍ）は、一つのラッチ回路群２１ａに含まれるラッチ回路の数と一致しており、各シフトレジスタの出力が対応する入力ゲートに供給される。同様に、第２のモードにおいて循環接続されるシフトレジスタ２８ｂ−１〜２８ｂ−ｍの数（＝ｍ）も、一つのラッチ回路群２１ｂに含まれるラッチ回路の数と一致しており、各シフトレジスタの出力が対応する入力ゲートに供給される。具体的には、シフトレジスタ２８ａ−１〜２８ａ−ｍの出力はそれぞれ入力ゲート２６ａ−１〜２６ａ−ｍに供給され、シフトレジスタ２８ｂ−１〜２８ｂ−ｍの出力は、それぞれ入力ゲート２６ｂ−１〜２６ｂ−ｍに供給される。

第１のモードが選択されている場合、これらシフトレジスタ２８ａ−１〜２８ａ−ｍ，２８ｂ−１〜２８ｂ−ｍには、いずれか一つのシフトレジスタに活性レベル（例えばハイレベル）がラッチされ、他のシフトレジスタには非活性レベル（例えばローレベル）がラッチされている。したがって、第１のモードが選択されている場合には、コマンドカウンタ２２は、それぞれのラッチ回路群２１ａ−１〜２１ａ−ｎ，２１ｂ−１〜２１ｂ−ｎに含まれる入力ゲート２６ａ−１〜２６ａ−ｍ，２６ｂ−１〜２６ｂ−ｍのいずれかを導通させる。

これに対し、第２のモードが選択されている場合、シフトレジスタ２８ａ−１〜２８ａ−ｍのいずれか一つに活性レベルがラッチされ、シフトレジスタ２８ｂ−１〜２８ｂ−ｍのいずれか一つに活性レベルがラッチされる。したがって、第２のモードが選択されている場合には、コマンドカウンタ２２は、それぞれのラッチ回路群２１ａ−１〜２１ａ−ｎに含まれる入力ゲート２６ａ−１〜２６ａ−ｍのいずれかを導通させるとともに、それぞれのラッチ回路群２１ｂ−１〜２１ｂ−ｎに含まれる入力ゲート２６ｂ−１〜２６ｂ−ｍのいずれかを導通させる。つまり、第２のモードが選択されている場合、コマンドカウンタ２２は２つの入力ゲートを導通させる。

そして、内部コマンド６ａが供給されると、コマンドカウンタ２２内において、活性レベルをラッチしているシフトレジスタの位置が移動することから、導通状態となる入力ゲートが切り替えられる。

図４は、コマンドカウンタ２３の回路図である。

図４に示すように、コマンドカウンタ２３は、上述したコマンドカウンタ２２と類似の構成を有している。つまり、シフトレジスタ２９ａ−１〜２９ａ−ｍ，２９ｂ−１〜２９ｂ−ｍが循環接続されたリングカウンタ構造を有している。

コマンドカウンタ２３には、マルチプレクサ２４−３，２４−４が設けられており、モード信号ＭＯＤＥが第１のモードであることを示している場合には、入力ノード１が選択される。その結果、シフトレジスタ２９ａ−１〜２９ａ−ｍ及び２９ｂ−１〜２９ｂ−ｍが１つのリングカウンタとして機能する。つまり、２ｍカウント可能な１つのカウンタとして機能する。これに対し、モード信号ＭＯＤＥが第２のモードであることを示している場合には、入力ノード２が選択される。その結果、シフトレジスタ２９ａ−１〜２９ａ−ｍが１つのリングカウンタとして機能し、シフトレジスタ２９ｂ−１〜２９ｂ−ｍが１つのリングカウンタとして機能する。つまり、それぞれｍカウント可能な２つのカウンタとして機能する。

さらに、コマンドカウンタ２３にはマルチプレクサ２４−５が設けられている。マルチプレクサ２４−５は、シフトレジスタ２９ａ−１〜２９ａ−ｍ，２９ｂ−１〜２９ｂ−ｍに供給する内部コマンドを切り替えるための回路であり、モード信号ＭＯＤＥが第１のモードであることを示している場合には、内部コマンド６ｂ又は６ｃが出力ノード１，２から共通に出力され、モード信号ＭＯＤＥが第２のモードであることを示している場合には、内部コマンド６ｂが出力ノード１から出力され、内部コマンド６ｃが出力ノード２から出力される。

第２のモードにおいて循環接続されるシフトレジスタ２９ａ−１〜２９ａ−ｍの数（＝ｍ）は、一つのラッチ回路群２１ａに含まれるラッチ回路の数と一致しており、各シフトレジスタの出力が対応する出力ゲートに供給される。同様に、第２のモードにおいて循環接続されるシフトレジスタ２９ｂ−１〜２９ｂ−ｍの数（＝ｍ）も、一つのラッチ回路群２１ｂに含まれるラッチ回路の数と一致しており、各シフトレジスタの出力が対応する出力ゲートに供給される。具体的には、シフトレジスタ２９ａ−１〜２９ａ−ｍの出力はそれぞれ出力ゲート２７ａ−１〜２７ａ−ｍに供給され、シフトレジスタ２９ｂ−１〜２９ｂ−ｍの出力は、それぞれ出力ゲート２７ｂ−１〜２７ｂ−ｍに供給される。

第１のモードが選択されている場合、これらシフトレジスタ２９ａ−１〜２９ａ−ｍ，２９ｂ−１〜２９ｂ−ｍには、いずれか一つのシフトレジスタに活性レベル（例えばハイレベル）がラッチされ、他のシフトレジスタには非活性レベル（例えばローレベル）がラッチされている。したがって、第１のモードが選択されている場合には、コマンドカウンタ２３は、それぞれのラッチ回路群２１ａ−１〜２１ａ−ｎ，２１ｂ−１〜２１ｂ−ｎに含まれる出力ゲート２７ａ−１〜２７ａ−ｍ，２７ｂ−１〜２７ｂ−ｍのいずれかを導通させる。

これに対し、第２のモードが選択されている場合、シフトレジスタ２９ａ−１〜２９ａ−ｍのいずれか一つに活性レベルがラッチされ、シフトレジスタ２９ｂ−１〜２９ｂ−ｍのいずれか一つに活性レベルがラッチされる。したがって、第２のモードが選択されている場合には、コマンドカウンタ２３は、それぞれのラッチ回路群２１ａ−１〜２１ａ−ｎに含まれる出力ゲート２７ａ−１〜２７ａ−ｍのいずれかを導通させるとともに、それぞれのラッチ回路群２１ｂ−１〜２１ｂ−ｎに含まれる入力ゲート２７ｂ−１〜２７ｂ−ｍのいずれかを導通させる。つまり、第２のモードが選択されている場合、コマンドカウンタ２３は２つの出力ゲートを導通させる。

そして、内部コマンド６ｂ，６ｃが供給されると、コマンドカウンタ２３内において、活性レベルをラッチしているシフトレジスタの位置が移動することから、導通状態となる入力ゲートが切り替えられる。

図２に戻って、ラッチ回路群２１ａ−１〜２１ａ−ｎ，２１ｂ−１〜２１ｂ−ｎの出力は、ゲート回路７０を介してマルチプレクサ８０の入力ノード１に供給されるとともに、直接マルチプレクサ８０の入力ノード２に供給される。マルチプレクサ８０は、モード信号ＭＯＤＥが第１のモードであることを示している場合には入力ノード１を選択し、モード信号ＭＯＤＥが第２のモードであることを示している場合には入力ノード２を選択する。これにより、モード信号ＭＯＤＥが第１のモードであることを示している場合、ラッチ回路群２１ａ−１〜２１ａ−ｎ，２１ｂ−１〜２１ｂ−ｎの出力は、アドレス信号２ａ，２ｂとして共通に出力され、モード信号ＭＯＤＥが第２のモードであることを示している場合、ラッチ回路群２１ａ−１〜２１ａ−ｎ及び２１ｂ−１〜２１ｂ−ｎの出力は、それぞれアドレス信号２ａ，２ｂとして個別に出力される。

次に、アドレスカウンタ２０の動作について説明する。

図５は、第１のモードが選択されている場合におけるアドレスカウンタ２０の動作を説明するためのタイミング図である。

上述の通り、第１のモードが選択されている場合、コマンドカウンタ２２，２３はいずれも２ｍカウント可能なカウンタとして機能する。図５に示す例では、アドレスカウンタ２０に入力されるアドレス信号２の変化に連動して、コマンドカウンタ２２，２３のカウント値が１，２，３，４・・・・と変化している。コマンドカウンタ２２のカウント値が１〜ｍである場合には、入力ゲート２６ａ−１，２６ａ−２，２６ａ−３，２６ａ−４・・・・が順次導通し、コマンドカウンタ２２のカウント値がｍ＋１〜２ｍである場合には、入力ゲート２６ｂ−１，２６ｂ−２，２６ｂ−３，２６ｂ−４・・・・が順次導通する。その結果、アドレス信号２の値Ａ，Ｂ，Ｃ，Ｄ・・・・は、ラッチ回路２５ａ−１，２５ａ−２・・・・２５ｂ−１，２５ｂ−２・・・に順次ラッチされることになる。つまり、アドレスカウンタ２０には、最大２ｍ個のアドレスが蓄積される。

第１のモードが選択されている場合には、内部コマンド６ｂ，６ｃの発生タイミングは同時である（或いは、いずれか一方のみ活性化する）。このため、コマンドカウンタ２３のカウント値も所定のレイテンシを持って１，２，３，４・・・・と変化する。図５に示す例では、内部コマンド６ａに対する内部コマンド６ｂ又は６ｃのレイテンシはＬ１であり、したがって、コマンドカウンタ２２が所定のカウント値を示してから、Ｌ１時間経過した後に、コマンドカウンタ２３が当該カウント値を示すことになる。

このため、ラッチ回路２５ａ−１，２５ａ−２・・・・２５ｂ−１，２５ｂ−２・・・にラッチされたアドレス信号２は、ラッチされてからＬ１時間経過後にアドレス信号２ａ，２ｂとして同時に出力される。

このように、第１のモードが選択されている場合には、アドレス信号２ａ，２ｂの発生タイミングは同時となるが、その代わりに、アドレス信号２の蓄積数を２ｍ個に拡大することが可能となる。このため、ｔＣＣＤが小さい場合において特に有効である。

図６は、第２のモードが選択されている場合におけるアドレスカウンタ２０の動作を説明するためのタイミング図である。

上述の通り、第２のモードが選択されている場合、コマンドカウンタ２２，２３はいずれもｍカウント可能な２つのカウンタとして機能する。図６においては、コマンドカウンタ２２のうち、シフトレジスタ２８ａ−１〜２８ａ−ｍからなる部分をコマンドカウンタ２２ａと表記し、シフトレジスタ２８ｂ−１〜２８ｂ−ｍからなる部分をコマンドカウンタ２２ｂと表記している。同様に、コマンドカウンタ２３のうち、シフトレジスタ２９ａ−１〜２９ａ−ｍからなる部分をコマンドカウンタ２３ａと表記し、シフトレジスタ２９ｂ−１〜２９ｂ−ｍからなる部分をコマンドカウンタ２３ｂと表記している。

図６に示す例では、アドレスカウンタ２０に入力されるアドレス信号２の変化に連動して、コマンドカウンタ２２ａ，２２ｂのカウント値は同時に変化している。これは、コマンドカウンタ２２ａ，２２ｂともに、内部コマンド６ａに応答してカウント動作を行っているからである。一方、コマンドカウンタ２３ａ，２３ｂのカウント値は個別に変化している。これは、コマンドカウンタ２３ａは内部コマンド６ｂに応答してカウント動作を行い、コマンドカウンタ２３ｂは内部コマンド６ｃに応答してカウント動作を行っているからである。

コマンドカウンタ２２ａのカウント値は、入力ゲート２６ａ−１〜２６ａ−ｍの枝番号に対応しており、したがって、入力ゲート２６ａ−１，２６ａ−２・・・・が順次導通する。同様に、コマンドカウンタ２２ｂのカウント値は、入力ゲート２６ｂ−１〜２６ｂ−ｍの枝番号に対応しており、したがって、入力ゲート２６ｂ−１，２６ｂ−２・・・・が順次導通する。その結果、アドレス信号２の値Ａはラッチ回路２５ａ−１，２５ｂ−１にラッチされ、アドレス信号２の値Ｂはラッチ回路２５ａ−２，２５ｂ−２にラッチされることになる。つまり、アドレスカウンタ２０には、最大ｍ個のアドレスが蓄積される。

第２のモードが選択されている場合には、内部コマンド６ｂ，６ｃの発生タイミングは個別である。このため、コマンドカウンタ２３ａ，２３ｂのカウント値も、それぞれ内部コマンド６ｂ，６ｃに応答して、所定のレイテンシを持って１，２，３，４・・・・と変化する。

コマンドカウンタ２３ａのカウント値は、出力ゲート２７ａ−１〜２７ａ−ｍの枝番号に対応しており、コマンドカウンタ２３ｂのカウント値は、出力ゲート２７ｂ−１〜２７ｂ−ｍの枝番号に対応している。したがって、ラッチ回路２５ａ−１，２５ｂ−１にラッチされたアドレス信号の値Ａは、コマンドカウンタ２３ａのカウント値が１を指すとアドレス信号２ａとして出力され、コマンドカウンタ２３ｂのカウント値が１を指すとアドレス信号２ｂとして出力されることになる。

図６に示す例では、内部コマンド６ａに対する内部コマンド６ｂのレイテンシはＬ２であり、したがって、コマンドカウンタ２２ａが所定のカウント値を示してから、Ｌ２時間経過した後に、コマンドカウンタ２３ａが当該カウント値を示すことになる。同様に、内部コマンド６ａに対する内部コマンド６ｃのレイテンシはＬ３であり、したがって、コマンドカウンタ２２ｂが所定のカウント値を示してから、Ｌ３時間経過した後に、コマンドカウンタ２３ｂが当該カウント値を示すことになる。

このため、ラッチ回路２５ａ−１，２５ａ−２・・・・２５ｂ−１，２５ｂ−２・・・にラッチされたアドレス信号２は、ラッチされてからＬ２時間経過後にアドレス信号２ａとして出力され、ラッチされてからＬ３時間経過後にアドレス信号２ｂとして出力される。

このように、第２のモードが選択されている場合には、アドレス信号２の蓄積数がｍ個に制限されるが、その代わりに、アドレス信号２ａ，２ｂの発生タイミングを個別に制御することが可能となる。

このように、本実施形態によるアドレスカウンタは、複数のラッチ回路群をひとまとまりで使用する第１のモードと、複数のラッチ回路群を２つに分割して使用する第２のモードを有している。このため、ｔＣＣＤが小さい場合、アドレス信号２ａ，２ｂの発生タイミングを同時とすることによってアドレスカウンタの回路規模を縮小することが可能となる。しかも、ラッチ回路数の削減により消費電力が低減されるとともに、アドレス信号２の負荷が減少することから、アクセスを高速化することも可能となる。

次に、本発明の好ましい第２の実施形態について説明する。

図７は、本発明の好ましい第２の実施形態による半導体記憶装置の主要部の構成を示すブロック図である。図７には、本実施形態による半導体記憶装置の特徴部分であるカラム系回路及びデータ系回路のみを示し、ロウ系回路などについては省略してある。

本実施形態による半導体記憶装置は、ＤＤＲ３型のシンクロナスＤＲＡＭであり、プリフェッチ数は８ビットである。また、バースト長（ＢＬ）については、少なくともＢＬ＝４，ＢＬ＝８を選択可能であり、最小バースト長はＢＬ＝４である。

図７に示すように、本実施形態による半導体記憶装置は、大部分の回路が２つのグループ（グループＧＡとグループＧＢ）に分割されている。但し、アドレスカウンタ１２１、モードレジスタ１２２、ＦＩＦＯ回路群１２３についてはグループ化されておらず、２つのグループに対して共通に設けられている。

アドレスカウンタ１２１の出力であるカラムアドレスのうち、アドレス信号２ａは時分割転送回路１０７Ａ，１０７Ｂ及びＦＩＦＯ回路群１２３に供給され、アドレス信号２ｂはアドレスラッチ回路１０２Ａ，１０２Ｂに供給される。本実施形態においては、時分割転送回路１０７Ａ，１０７Ｂ及びＦＩＦＯ回路群１２３が、図１に示したＩ／Ｏ回路５０に相当する。

アドレスカウンタ１２１の出力であるカラムアドレスは、グループＧＡ，ＧＢに共通に供給される。このため、カラムアドレス配線は１組でよい。カラムアドレスは、コマンドデコーダ１０１Ａ，１０１Ｂの制御により、アドレスラッチ回路１０２Ａ，１０２Ｂのいずれか一方にラッチされる。これにより、カラムアドレスはグループＧＡ，ＧＢのいずれか一方に対して有効となる。

グループＧＡに供給されたカラムアドレスは、アドレスラッチ回路１０２Ａ，プリデコーダ１０３Ａ、Ｙデコーダ１０４Ａへと供給され、カラムスイッチ１０５Ａを制御する。カラムスイッチ１０５Ａには、メモリアレイ１００Ａから読み出されたデータが供給されており、Ｙデコーダ１０４Ａによる制御により、選択されたデータがメインアンプ１０６Ａに供給される。メインアンプ１０６Ａの出力は、時分割転送回路１０７Ａに供給される。グループＧＢに関しても同様である。

このようなグループ化を行っているのは、プリフェッチ数が８ビットであるＤＤＲ３型のシンクロナスＤＲＡＭにおいて、ｔＣＣＤ＝２を実現するためである。ここで、ＤＤＲ３型のシンクロナスＤＲＡＭにおいてｔＣＣＤ＝２を実現する意義について説明する。

ＤＤＲ３型のシンクロナスＤＲＡＭでは、リード時においてＤＲＡＭコアから８ビットのデータを一度に読み出し、これら８ビットのデータをプリフェッチ回路にて一時的に保持した後、外部へバースト出力する。逆にライト時には、外部からバースト入力された８ビットのデータをプリフェッチ回路にて一時的に保持した後、これら８ビットのデータをＤＲＡＭコアに一度に書き込む。このような動作を行うため、シンクロナスＤＲＡＭでは、プリフェッチ数は基本的に最小バースト長として定義される。

しかしながら、より高速なデータ転送レートを実現するためには、必然的にプリフェッチ数を増やす必要がある。このため、プリフェッチ数を最小バースト長として定義すると、従来のシンクロナスＤＲＡＭとの互換性が確保できなくなってしまう。ＤＤＲ３型のシンクロナスＤＲＡＭの例で言えば、最小バースト長を８に設定すると、ＤＤＲ２型のシンクロナスＤＲＡＭにて可能であったバースト長＝４の動作を行うことができなくなり、互換性が失われてしまう。

このような問題を解決する方法として、「バーストチョップ機能」が提案されている。バーストチョップ機能とは、リードコマンド発行時やライトコマンド発行時において、バースト動作が途中で停止するよう、あらかじめ指定する機能である。したがって、ＤＤＲ３型のシンクロナスＤＲＡＭにバーストチョップ機能を搭載した例を想定すると、リードコマンド発行時やライトコマンド発行時における指定によって、バースト長＝８をバースト長＝４として利用することができる。これにより、プリフェッチ数が増大しても、従来の製品（ＤＤＲ２型）に対する互換性を確保することが可能となる。

しかしながら、バーストチョップ機能は、あくまでバースト動作を途中で停止させる機能であることから、コマンドの入力サイクルを短縮できるわけではない。つまり、プリフェッチ数が８ビットであるＤＤＲ３型のシンクロナスＤＲＡＭでは、４クロックごとにコマンドを受け付けることが可能であるが（ｔＣＣＤ＝４）、バーストチョップ時においては、前半の２クロックで入出力動作が完了し、後半の２クロックは待ち時間となってしまう。つまり、バーストチョップ機能を用いてバースト長を４ビットに短縮したとしても、これによりコマンドの入力サイクルが２クロック（ｔＣＣＤ＝２）に短縮されるわけではなく、コマンドの入力サイクルは４クロックのままである。このため、バーストチョップを行うとデータの転送効率が悪化するという問題があった。

このような問題を解決する方法として、コマンドデコーダやアドレスカウンタを２組設け、両者を２クロック分ずらして動作させる方法が考えられる。しかしながら、この方法ではカラムアドレス配線やデータバスの数が２倍となることから、チップ面積が大幅に増大してしまう。例えば、同時に入出力するデータが１６ビットであるチップ（×１６品）を想定すると、プリフェッチ数が８の場合、通常のチップであればデータバスの数は１２８本（＝１６×８）であるのに対し、上記のチップにおいては１２８本のデータバスが２組、つまり２５６本も必要となってしまう。

しかもこの方法では、バースト長＝８に設定した場合には一方の回路のみを動作させればよいが、バースト長＝４に設定した場合には両方の回路を動作させる必要が生じる。このため、バースト長＝４に設定すると、データバスなどの充放電電流がバースト長＝８の場合の２倍となり、消費電力が増大するという問題もあった。

このように、ＤＤＲ３型のシンクロナスＤＲＡＭにおいてｔＣＣＤ＝２を実現するためには、様々な課題が存在する。本実施形態は、このような課題を解決しつつ、ＤＤＲ３型のシンクロナスＤＲＡＭにおいてｔＣＣＤ＝２を実現するものである。

但し、ｔＣＣＤが短縮されると、アドレスカウンタ１２１に蓄積すべきカラムアドレス数が増大する。具体的には、
ＡＬ＝１０
ＣＷＬ＝８
ＢＬ＝４
ｔＣＣＤ＝２
とすると、
蓄積数Ｘ＝１２となり、ｔＣＣＤ＝４である場合と比べて、アドレスカウンタの回路規模はほぼ倍となる。このため、本実施形態ではアドレスカウンタの回路規模を縮小する必要性が特に高い。

本実施形態においても、アドレスカウンタ１２１は図２に示した回路構成を有している。したがって、例えばアドレス信号２のビット数（＝ｎ）が１６ビットであれば、１９２個（＝１２×１６）のラッチ回路が必要となる。さらに、コマンドカウンタ２２，２３もそれぞれ図３及び図４に示した回路構成を有しており、それぞれ１２個（＝Ｘ）のシフトレジスタによって構成されていることから、合計で２１６個（＝１９２＋１２×２）のラッチ回路又はシフトレジスタが用いられることになる。

これに対し、通常のポイントシフト型ＦＩＦＯ回路を用いた場合を想定すると、アドレス信号２ａのビット数を５ビット、アドレス信号２ｂのビット数を１６ビットとすると、必要なラッチ回路数はＸ×（１６＋５）となることから、２５２個のラッチ回路が必要となる。さらに、内部コマンド６ａ〜６ｃに対応してそれぞれ１２ビットのコマンドカウンタが必要となることから、これらを加えると、合計で２８８個（＝２５２＋３６）のラッチ回路又はシフトレジスタが必要となる。したがって、本発明を適用することにより、約２５％程度回路規模が縮小されることが分かる。

以下、本実施形態による半導体記憶装置について、リード動作に関わる部分に注目して説明を進める。

図８は、メインアンプ１０６Ａ，１０６Ｂからデータ入出力端子ＤＱまでの回路をより詳細に示す回路図である。図８に示す回路は、１つのデータ入出力端子ＤＱに関する部分であり、したがって、同時に入出力するビット数分だけ同じ回路が必要となる。例えば、同時に入出力するデータが１６ビットであるチップ（×１６品）であれば、図８に示す回路が１６台必要となる。

図８に示すように、メインアンプ１０６Ａ、１０６Ｂからは、いずれもプリフェッチ数と同数である８ビットのデータが出力される。これらデータのカラムアドレスは上位ビットが共通であり、下位３ビットのみが異なる。メインアンプ１０６Ａ、１０６Ｂ内に示した３ビットの値は、カラムアドレスの下位３ビットを指している。メインアンプ１０６Ａ，１０６Ｂは、相補形式である信号を単一信号に変換する役割を有している。

メインアンプ１０６Ａ、１０６Ｂの出力は、それぞれ時分割転送回路１０７Ａ，１０７Ｂに供給される。時分割転送回路１０７Ａは、４台のマルチプレクサ２１１Ａ〜２１４Ａと、８台のスイッチ２２１Ａ〜２２８Ａと、４台のバッファ２３１Ａ〜２３４Ａと、４台のスイッチ２４１Ａ〜２４４Ａとを備えている。時分割転送回路１０７Ｂも同様の回路構成を有している。

マルチプレクサ２１１Ａ〜２１４Ａは、メインアンプ１０６Ａより供給される２ビットのデータとスイッチ２２１Ａ〜２２８Ａとの対応関係を切り替える回路である。その切り替えはプリフェッチアドレスＰＡによって制御される。例えば、マルチプレクサ２１１Ａに関して言えば、下位３ビットが「０００」であるデータをスイッチ２２１Ａ又はスイッチ２２２Ａに出力し、下位３ビットが「１００」であるデータをスイッチ２２２Ａ又はスイッチ２２１Ａに出力する。時分割転送回路１０７Ｂに含まれるマルチプレクサ２１１Ｂ〜２１４Ｂについても同様である。

図８に示すように、スイッチ２２１Ａ，２２３Ａ，２２５Ａ，２２７Ａの出力はそのままデータバスＲＷＢＳに供給される一方、スイッチ２２２Ａ，２２４Ａ，２２６Ａ，２２８Ａの出力は、それぞれ２３１Ａ〜２３４Ａ及びスイッチ２４１Ａ〜２４４Ａを介してデータバスＲＷＢＳに供給される。スイッチ２２１Ａ〜２２８Ａは制御信号φ０に応答して導通する回路であり、スイッチ２４１Ａ〜２４４Ａは制御信号φ１に応答して導通する回路である。したがって、制御信号φ０，φ１のタイミングに基づき、メインアンプ１０６Ａより供給される８ビットのデータを４ビットずつ時分割してデータバスＲＷＢＳに供給することができる。上記の構成及び動作は、時分割転送回路１０７Ｂにおいても同様である。

また、データバスＲＷＢＳは、時分割転送回路１０７Ａ，１０７Ｂに対して共通に設けられている。このため、データバスＲＷＢＳの本数は４本である。したがって、×１６品であればデータバスＲＷＢＳの本数は６４本（＝４×１６）となり、従来に比べて本数が削減されている。つまり、バーストチョップを行うタイプの半導体記憶装置であれば、データバスＲＷＢＳが１２８本（＝８×１６）必要であることから、１／２に削減されている。さらに、コマンドデコーダやアドレスカウンタを単純に２組設けるタイプの半導体記憶装置であれば、既に説明したようにデータバスＲＷＢＳが２５６本（＝８×１６×２）必要であることから、１／４に削減されることになる。

図８に示すように、データバスＲＷＢＳはＦＩＦＯ回路群１２３に接続されている。ＦＩＦＯ回路群１２３は、マルチプレクサ１３０と４台のＦＩＦＯ回路１３１〜１３４とを含んでいる。マルチプレクサ１３０は、データバスＲＷＢＳを介して供給される４ビットのデータと、ＦＩＦＯ回路１３１〜１３４との対応関係を切り替える回路である。その切り替えはプリフェッチアドレスＰＡによって制御される。

ＦＩＦＯ回路１３１〜１３４は、ＣＡＳレイテンシをＣＬとした場合、それぞれ（ＣＬ＋ＢＬ／２）／２のリードデータを保持可能な回路である。したがって、ＢＬ＝８とすると、少なくとも２ビットのリードデータを保持することができ、これにより、ＦＩＦＯ回路１３１〜１３４は、プリフェッチ数と同じ８ビットのリードデータを保持することができる。そして、データ出力時においては、ＦＩＦＯ回路１３１〜１３４に格納されたリードデータが外部クロック（ＣＫ）に同期してこの順に出力される。

図９は、本実施形態による半導体記憶装置の模式的なレイアウト図である。本例は、プリフェッチ数が８ビットであり、入出力ビット数が１６ビット（×１６品）である５１２Ｍビットのメモリを示している。

図９に示すように、本例では、メモリアレイが８つのバンク（バンク０〜バンク７）に分割されており、このうちバンク０〜３がグループＧＡに属し、バンク４〜７がグループＧＢに属している。各バンク０〜７は４つのメモリマットに分割されており、同時に入出力される１６ビットのデータは、これら４つのメモリマットに４ビットずつ割り当てられる。また、本実施形態による半導体記憶装置はプリフェッチ数が８ビットであることから、各メモリマットからは、３２ビット（＝４×８）のデータが同時に入出力されることになる。

次に、本実施形態による半導体記憶装置の動作について説明する。

図１０は、バースト長を８ビット（ＢＬ＝８）に設定した場合の動作を示すタイミング図である。バースト長の設定は、モードレジスタセットのコマンドを発行した後、図７に示すモードレジスタ１２２にバースト長を示すモード信号を設定することにより行う。

図１０に示すように、ＢＬ＝８に設定した場合、コマンド（図１０に示す例ではリードコマンド）の入力サイクルは４クロックとなる。つまり、４クロックごとにコマンドを受け付けることができる（ｔＣＣＤ＝４）。

まず、１回目のリードコマンドが発行されると、コマンドデコーダ１０１Ａは内部コマンドＲＤを生成し、これに応答してグループＧＡ内でリード動作が開始される。また、ＢＬ＝８に設定されている場合、コマンドデコーダ１０１Ａは、内部コマンドＲＤを生成した後、２クロック遅れて内部コマンドＲＤ８を生成する。

内部コマンドＲＤに応答して読み出された１ＤＱ当たり８ビットのデータは、メインアンプ１０６Ａにて増幅され、時分割転送回路１０７Ａに供給される。その後、内部コマンドＲＤに応答した制御信号φ０が活性化し、さらに２クロック遅れて、内部コマンドＲＤ８に応答した制御信号φ１が活性化する。制御信号φ０が活性化すると、データバスＲＷＢＳには読み出された８ビット中の４ビットが供給され、これら４ビットのデータがＦＩＦＯ回路群１２３に転送される。

これら４ビットのリードデータは、ＦＩＦＯ回路１３１〜１３４にそれぞれ格納され、外部クロックＣＫに同期してバースト出力される。このようなバースト出力を行っている間に、今度は制御信号φ１が活性化し、データバスＲＷＢＳには残りの４ビットが供給される。そして、前半４ビットのバースト出力に続いて、後半４ビットをバースト出力する。これにより、ＢＬ＝８が実現される。

そして、１回目のリードコマンドの発行から４クロック後に２回目のリードコマンドを発行すると、上記と同様の動作が行われる。

図１０に示す例では、バーストタイプがシーケンシャルモードの場合を示しており、１回目のリードコマンドに対応するカラムアドレスの下位３ビットが「０００」であり、２回目のリードコマンドに対応するカラムアドレスの下位３ビットが「１１１」である。このため、１回目のリードコマンドに対応するバースト出力はカラムアドレスの下位３ビットが「０００」であるデータから出力され、２回目のリードコマンドに対応するバースト出力はカラムアドレスの下位３ビットが「１１１」であるデータから出力されている。このような制御は、図８に示したプリフェッチアドレスＰＡに基づき、マルチプレクサ２１１Ａ〜２１４Ａ，２１１Ｂ〜２１４Ｂ，１３０を制御することにより行うことが可能である。

このように、ＢＬ＝８に設定されている場合、グループＧＡ，ＧＢの一方のみが動作し、他方は動作しない。また、データバスＲＷＢＳを用いたデータの転送は４ビット単位で行われる。このため、データバスＲＷＢＳの動作周波数は従来の２倍となる。しかしながら、データバスＲＷＢＳの本数削減により、隣接するデータバス間にシールド配線を設けることが可能となることから、動作周波数が２倍となることによる信号品質の低下はほとんど生じない。

つまり、６４本のデータバスＲＷＢＳ間にそれぞれシールド配線を介在させると、配線本数としては、バーストチョップを行う従来例と同様、１２８本となる。しかしながら、シールド配線は信号線ではなく、例えば電源配線を用いることができることから、データバスＲＷＢＳよりも細い配線を用いることができる。その分、データバスＲＷＢＳの配線幅を太くすることが可能となる。

具体例を挙げると、バーストチョップを行う従来例におけるデータバスＲＷＢＳのＬ／Ｓ（ラインアンドスペース）が１．０／１．０μｍであるとすると、本実施形態による半導体記憶装置では、データバスＲＷＢＳのＬ／Ｓを１．２／１．２μｍに拡大することができる。これにより、信号遅延が減少するばかりでなく、隣接配線間のカップリングノイズも減少することから、動作周波数の増大によって信号品質が劣化することはほとんどない。

図１１は、バースト長を４ビット（ＢＬ＝４）に設定した場合の動作を示すタイミング図である。

図１１に示すように、ＢＬ＝４に設定した場合、コマンド（図１１に示す例ではリードコマンド）の入力サイクルは２クロックとなる。つまり、２クロックごとにコマンドを受け付けることができる（ｔＣＣＤ＝２）。

まず、１回目のリードコマンドが発行されると、コマンドデコーダ１０１Ａは内部コマンドＲＤを生成し、これに応答してグループＧＡ内でリード動作が行われる。ＢＬ＝４に設定されている場合、内部コマンドＲＤ８の生成は行われない。

内部コマンドＲＤに応答して読み出された１ＤＱ当たり８ビットのデータは、メインアンプ１０６Ａにて増幅され、時分割転送回路１０７Ａに供給される。その後、内部コマンドＲＤに応答して制御信号φ０が活性化すると、データバスＲＷＢＳには読み出された８ビット中の４ビットが供給され、これら４ビットのデータがＦＩＦＯ回路群１２３に転送される。一方、ＢＬ＝４の場合は制御信号φ１が活性化しないことから、残りの４ビットはデータバスＲＷＢＳに供給されない。

そして、１回目のリードコマンドの発行から２クロック後に２回目のリードコマンドを発行すると、今度はコマンドデコーダ１０１Ｂが内部コマンドＲＤを生成し、これに応答してグループＧＢ内でリード動作が行われる。これにより読み出された１ＤＱ当たり８ビットのデータは、メインアンプ１０６Ｂにて増幅され、時分割転送回路１０７Ｂに供給される。その後、内部コマンドＲＤに応答して制御信号φ２が活性化すると、データバスＲＷＢＳには読み出された８ビット中の４ビットが供給され、これら４ビットのデータがＦＩＦＯ回路群１２３に転送される。この場合も、制御信号φ３は活性化せず、したがって残りの４ビットはデータバスＲＷＢＳに供給されない。

以下同様にして、グループＧＡ，ＧＢを交互に動作させることにより、ＢＬ＝４を実現することが可能となる。このように、本実施形態による半導体記憶装置では、ＢＬ＝４の動作においても、データバスＲＷＢＳを用いたデータの転送が４ビット単位で行われる。

図１１に示す例では、バーストタイプがシーケンシャルモードの場合を示しており、１回目のリードコマンドに対応するカラムアドレスの下位３ビットが「０００」であり、２回目のリードコマンドに対応するカラムアドレスの下位３ビットが「１００」であり、３回目のリードコマンドに対応するカラムアドレスの下位３ビットが「１１１」である。このため、１回目のリードコマンドに対応するバースト出力は、カラムアドレスの下位３ビットが「０００」であるデータから出力され、下位３ビットが「１００」〜「１１１」であるデータは出力されない。同様に、２回目又は３回目のリードコマンドに対応するバースト出力は、カラムアドレスの下位３ビットが「１００」又は「１１１」であるデータから出力され、下位３ビットが「０００」〜「０１１」であるデータは出力されない。

以上説明したように、本実施形態による半導体記憶装置では、バースト長にかかわらずデータバスＲＷＢＳを用いたデータの転送を最小バースト長である４ビット単位で行っていることから、バーストチョップを行う必要がなくなる。しかも、コマンドの入力サイクルに関わらず、データバスを用いたデータ転送サイクルが一定であることから、回路規模の増大や消費電力の増大を抑制することも可能となる。

図１２は、本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体記憶装置がＤＲＡＭである場合を示している。

図１２に示すデータ処理システム３００は、データプロセッサ３２０と、本実施形態による半導体記憶装置（ＤＲＡＭ）３３０が、システムバス３１０を介して相互に接続された構成を有している。データプロセッサ３２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１２においては簡単のため、システムバス３１０を介してデータプロセッサ３２０とＤＲＡＭ３３０とが接続されているが、システムバス３１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図１２には、簡単のためシステムバス３１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１２に示すメモリシステムデータ処理システムでは、ストレージデバイス３４０、Ｉ／Ｏデバイス３５０、ＲＯＭ３６０がシステムバス３１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス３４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス３５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス３５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１２に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、第１及び第２のモードを有し、第１のモードではラッチ回路群をひとまとまりで使用し、第２のモードではラッチ回路群を２つに分割して使用しているが、本発明がこれに限定されるものではなく、ラッチ回路群を３つに分割して使用するモードを備えていても構わない。

さらに、上記実施形態では、コマンドカウンタ２２，２３がリングカウンタ構造を有しているが、本発明がこれに限定されるものではない。但し、リングカウンタ構造を採用すれば、バイナリカウンタ構造などを用いた場合と比べ、高速にカウント値を変化させることが可能となる。

本発明の好ましい第１の実施形態による半導体記憶装置の主要部の構成を示すブロック図である。 アドレスカウンタ２０の回路図である。 コマンドカウンタ２２の回路図である。 コマンドカウンタ２３の回路図である。 第１のモードが選択されている場合におけるアドレスカウンタ２０の動作を説明するためのタイミング図である。 第２のモードが選択されている場合におけるアドレスカウンタ２０の動作を説明するためのタイミング図である。 本発明の好ましい第２の実施形態による半導体記憶装置の主要部の構成を示すブロック図である。 メインアンプ１０６Ａ，１０６Ｂからデータ入出力端子ＤＱまでの回路をより詳細に示す回路図である。 第２の実施形態による半導体記憶装置の模式的なレイアウト図である。 バースト長を８ビット（ＢＬ＝８）に設定した場合の動作を示すタイミング図である。 バースト長を４ビット（ＢＬ＝４）に設定した場合の動作を示すタイミング図である。 本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム３００の構成を示すブロック図である。

符号の説明

２，２ａ，２ｂ アドレス信号
４ コマンド信号
６，６ａ〜６ｃ 内部コマンド
１０ メモリセルアレイ
２０ アドレスカウンタ
２１ａ−１〜２１ａ−ｎ，２１ｂ−１〜２１ｂ−ｎ ラッチ回路群
２２、２３ コマンドカウンタ
２４−１〜２４−５ マルチプレクサ
２５ａ−１〜２５ａ−ｍ，２５ｂ−１〜２５ｂ−ｍ ラッチ回路
２６ａ−１〜２６ａ−ｍ，２６ｂ−１〜２６ｂ−ｍ 入力ゲート
２７ｂ−１〜２７ｂ−ｍ，２７ｂ−１〜２７ｂ−ｍ 出力ゲート
２８ａ−１〜２８ａ−ｍ，２８ｂ−１〜２８ｂ−ｍ，２９ａ−１〜２９ａ−ｍ，２９ｂ−１〜２９ｂ−ｍ シフトレジスタ
３０ コマンドデコーダ
４０ カラム選択回路
５０ Ｉ／Ｏ回路
６０ データバス
７０ ゲート回路
８０ マルチプレクサ
１００Ａ，１００Ｂ メモリアレイ
１０１Ａ，１０１Ｂ コマンドデコーダ
１０２Ａ，１０２Ｂ アドレスラッチ回路
１０３Ａ，１０３Ｂ プリデコーダ
１０４Ａ，１０４Ｂ Ｙデコーダ
１０５Ａ，１０５Ｂ カラムスイッチ
１０６Ａ，１０６Ｂ メインアンプ
１０７Ａ，１０７Ｂ 時分割転送回路
１２１ アドレスカウンタ
１２２ モードレジスタ
１２３ ＦＩＦＯ回路群
１３０，２１１Ａ〜２１４Ａ，２１１Ｂ〜２１４Ｂ マルチプレクサ
１３１〜１３４ ＦＩＦＯ回路
２２１Ａ〜２２８Ａ，２４１Ａ〜２４４Ａ，２２１Ｂ〜２２８Ｂ，２４１Ｂ〜２４４Ｂ スイッチ
３００ データ処理システム
３１０ システムバス
３２０ データプロセッサ
３３０ 半導体記憶装置（ＤＲＡＭ）
３４０ ストレージデバイス
３５０ Ｉ／Ｏデバイス
３６０ ＲＯＭ
ＡＤＤ アドレス端子
ＣＭＤ コマンド端子
ＤＱ データ入出力端子
ＧＡ，ＧＢ グループ
ＲＷＢＳ データバス

Claims (11)

1. それぞれアドレス信号の対応するビットを保持する複数のラッチ回路群と、前記複数のラッチ回路群を制御する第１及び第２のコマンドカウンタとを備え、
   前記ラッチ回路群は、入力ゲートと出力ゲートを備える複数のラッチ回路が並列接続されており、
   前記第１のコマンドカウンタは、第１の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる前記入力ゲートのいずれかを導通させる第１のモードと、前記第１の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる複数の前記入力ゲートを導通させる第２のモードとを有し、
   前記第２のコマンドカウンタは、第２又は第３の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる前記出力ゲートのいずれかを導通させる第１のモードと、前記第２の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる前記出力ゲートのいずれかを導通させるとともに、前記第３の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる前記出力ゲートのいずれかを導通させる第２のモードとを有していることを特徴とするアドレスカウンタ。
2. それぞれの前記ラッチ回路群に含まれる複数のラッチ回路、並びに、これらに対応する前記入力ゲート及び前記出力ゲートは、少なくとも第１及び第２のグループに分かれており、
   前記第１のコマンドカウンタが前記第２のモードである場合、前記第１の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる前記入力ゲートのうち、それぞれ前記第１及び第２のグループに属する２つの前記入力ゲートを導通させ、
   前記第２のコマンドカウンタが前記第２のモードである場合、前記第２の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる前記出力ゲートのうち、前記第１のグループに属するいずれかの前記出力ゲートを導通させるとともに、前記第３の内部コマンドに応答してそれぞれの前記ラッチ回路群に含まれる前記出力ゲートのうち、前記第２のグループに属するいずれかの前記出力ゲートを導通させることを特徴とする請求項１に記載のアドレスカウンタ。
3. 前記ラッチ回路群は２ｍ個のラッチ回路を含んでおり、
   前記第１及び第２のコマンドカウンタは、いずれも、前記第１のモードである場合は２ｍカウント可能な１つのカウンタとして機能し、前記第２のモードである場合はそれぞれｍカウント可能な２つのカウンタとして機能することを特徴とする請求項１又は２に記載のアドレスカウンタ。
4. 前記第１及び第２のコマンドカウンタは、いずれも、シフトレジスタが循環接続されたリングカウンタ構造を有していることを特徴とする請求項１乃至３のいずれか一項に記載のアドレスカウンタ。
5. 前記第１の内部コマンドは、少なくともリードコマンド又はライトコマンドの発行に応答して生成され、
   前記第２の内部コマンドは、前記第１の内部コマンドに対して第１のレイテンシが経過した後に生成され、
   前記第３の内部コマンドは、前記第１の内部コマンドに対して第２のレイテンシが経過した後に生成されることを特徴とする請求項１乃至４のいずれか一項に記載のアドレスカウンタ。
6. メモリセルアレイと、データ入出力端子と、前記データ入出力端子を介して入力されたライトデータを第１のデータバスに供給する第１のデータ選択回路と、前記第１のデータバス上のライトデータを前記メモリセルアレイに供給する第２のデータ選択回路と、請求項１乃至５のいずれか一項に記載のアドレスカウンタとを備え、
   前記第２のコマンドカウンタが前記第１のモードである場合、前記出力ゲートを通過したアドレス信号は前記第１及び第２のデータ選択回路に供給され、
   前記第２のコマンドカウンタが前記第２のモードである場合、前記第２の内部コマンドに応答して前記出力ゲートを通過したアドレス信号は前記第１のデータ選択回路に供給され、前記第３の内部コマンドに応答して前記出力ゲートを通過したアドレス信号は前記第２のデータ選択回路に供給されることを特徴とする半導体記憶装置。
7. バースト長を設定するためのモードレジスタをさらに備え、
   前記第１のデータ選択回路は、前記データ入出力端子に接続されたＦＩＦＯ回路群と、前記データ入出力端子を介して連続的に入力され又は連続的に出力するｋビットのデータを並列に入出力する転送回路と、前記転送回路と前記ＦＩＦＯ回路群との間でデータ転送を行う第２のデータバスとを含んでおり、
   前記転送回路は、前記モードレジスタに設定可能な最小バースト長をｊ（＜ｋ）とした場合、前記バースト長にかかわらず前記第２のデータバスを用いたデータの転送をｊビット単位で行うことを特徴とする請求項６に記載の半導体記憶装置。
8. 前記メモリセルアレイは複数のグループに分割されており、
   前記メモリアレイの前記複数のグループからそれぞれｋビットのデータを出力するメインアンプをさらに備え、
   前記転送回路は、前記メインアンプから出力された前記ｋビットのデータの中から、グループごとにｊビットのデータを選択し、選択したｊビットのデータを前記第２のデータバスを介して前記ＦＩＦＯ回路群に供給することを特徴とする請求項７に記載の半導体記憶装置。
9. 前記転送回路は、前記モードレジスタに設定されたバースト長がｋである場合には、同一グループに属する前記メモリアレイから読み出された前記ｋビットのデータをｊビットずつ、前記第２のデータバスを介して順次前記ＦＩＦＯ回路群に供給することを特徴とする請求項８に記載の半導体記憶装置。
10. 前記転送回路は、前記モードレジスタに設定されたバースト長がｊである場合には、異なるグループに属する前記メモリアレイから読み出されたｊビットのデータを前記第２のデータバスを介して順次前記ＦＩＦＯ回路群に供給することを特徴とする請求項８又は９に記載の半導体記憶装置。
11. 請求項６乃至１０のいずれか一項に記載の半導体記憶装置と、データプロセッサと、ＲＯＭと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。

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