JP2006139879A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 同期式の半導体記憶装置においては、外部からコマンドが投入されてから，数〜10サイクル後に内部での動作を開始するためにアドレスを保持するアドレスラッチ回路が保持するサイクル分必要で、アドレスラッチ回路の個数が膨大となる。また内部におけるコマンドの衝突を検出し、その後は正常動作に復帰させることが問題である。
【解決手段】 アドレスラッチ回路部をアドレスラッチ回路と、入力アドレスポインタ回路及び出力アドレスポインタ回路で構成し、コマンドのカウント数によりラッチ回路を制御する。またコマンドの衝突を検出し、入／出力アドレスポインタ回路を初期化することでコマンド衝突後は正常動作に復帰させる半導体記憶装置が得られる。
【選択図】 図１

Description

本発明は、クロック信号に同期して動作する半導体記憶装置に係り、特に、ＤＤＲ(Double Data Rate)タイプのＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)に関する。
近年、プロセッサーの動作周波数の向上にともない、ＤＲＡＭのデータ転送速度の高速化が要求されている。そのためクロック信号に同期して動作するＳＤＲＡＭが開発され、さらにクロックの立上り及び立下りの両エッジにおいてデータ転送を行うＤＤＲ(Double Data Rate)タイプが開発され、データ転送速度はＳＤＲＡＭの２倍となった。ＤＤＲ−ＳＤＲＡＭには、ＤＤＲ１−ＳＤＲＡＭと、該ＤＤＲ１−ＳＤＲＡＭの進歩型であるＤＤＲ２−ＳＤＲＡＭがある。
ＤＤＲ１−ＳＤＲＡＭでは、ライトレイテンシＷＬは固定値１であった（即ち、ＷＬ＝１）。ライトレイテンシ(Write レイテンシ)ＷＬとは、半導体記憶装置にライト(WRITE)コマンド及びアドレスを入力してから、そのアドレスに書き込むべきデータを半導体記憶装置に与えるまでのクロックサイクル（ｔＣＫ）の数で表わしたものである。
新規格のＤＤＲ２−ＳＤＲＡＭでは、プリフェッチ数が４ビットとなり、カラムコマンドを入力する最小間隔は２クロックサイクルとなる。さらに新たに、ライトレイテンシＷＬとして、可変値であるアディティブレイテンシＡＬにより規定される。ライトレイテンシＷＬはＷＬ＝ＡＬ＋ＣＬ−１で規定され可変となる。現状におけるライトレイテンシＷＬの最大値は、ＡＬ＝４，ＣＬ＝５のとき、ＷＬ＝４＋５−１＝８である。
ＤＤＲ２−ＳＤＲＡＭでは、半導体記憶装置にライト（WRITE）コマンドを入力してから（ＷＬ＋２ｔＣＫ）経過後に、そのアドレスのメモリセルにデータを書きこむ。例えば、ライトレイテンシＷＬが８の場合（ＷＬ＝８の場合）、ＤＤＲ２−ＳＤＲＡＭは、半導体記憶装置にコマンドとしてライト（WRITE）コマンドを入力した第１クロックサイクルから第８クロックサイクルまでの８（＝ＷＬ）クロックサイクルと、その８クロックサイクルに続く２クロックサイクル（２ｔＣＫ）を待ち時間とし、その次の１クロックサイクルで、ライト（WRITE）コマンドとアドレスを半導体記憶装置の内部に送り、書き込み動作が開始される。このため、半導体記憶装置では１１ｔＣＫの期間に渡って、アドレスを保持するアドレスラッチ回路が必要となる。
上記を実現するためのＤＤＲ２−ＳＤＲＡＭに用いられているアドレスラッチ回路を図９に示す。図９を参照すると、入力バッファ１１０と、入力バッファ１１０に接続されたコマンド発行回路１２０と、カラムアドレスラッチ回路１３０と、ＹＳ（カラム選択）ラッチ回路１４０とで構成される。入力されたアドレスを、所定のクロックサイクル期間ラッチした後に、カラムアドレスＣＡＴと、ＹＳ（カラム選択）制御信号ＭＤＣＡＹＳＴと、を出力する。
入力バッファ１１０は、クロック入力ＣＬＫ、コマンド、及びアドレスを受け、アドレスＰＡとクロックＰＡＣＬＫを出力する。コマンド発行回路１２０は、入力バッファ１１０を介して受けたライトコマンドをデコードし、デコード出力ＭＤＣＡＴを出力する。カラムアドレスラッチ回路１３０は、クロックＰＡＣＬＫと、アドレスＰＡと、レイテンシ制御信号とを受け、アドレスＰＡをラッチし、カラムアドレスＣＡＴを出力する。ＹＳ（カラム選択）ラッチ回路１４０は、デコード出力ＭＤＣＡＴと、レイテンシ制御信号とを受け、デコード出力ＭＤＣＡＴをラッチし、ＹＳ（カラム選択）制御信号ＭＤＣＡＹＳＴを出力する。
ここでカラムアドレスラッチ回路１３０、ＹＳ（カラム選択）ラッチ回路１４０は１１ビットのカウンタ回路が備える必要があり、外部から与えるアドレス信号を半導体記憶装置（チップ）内部で保持しておく期間が著しく長くなったことによる回路数が増大するという問題がある。
特開２００２−０２５２５５号公報
さらにＤＤＲ２−ＳＤＲＡＭにおいては、外部からリード(READ)/ライト(WRITE)コマンドが投入されてから，数〜10サイクル後に内部で実際にリード/ライト動作を開始することになる。またライトコマンドとリードコマンドのレイテンシが異なるため，ある間隔で外部ライトコマンド，外部リードコマンドを発行すると，内部ライトコマンドと内部リードコマンドの発行が同一サイクルとなる場合が存在し、内部コマンドの衝突が発生する。これらは規格としてはイリーガル動作として禁止されているが、ユーザーが間違った使用方法を採用したとしても、その後は正常動作に復帰させるための対応が必要がある。
現状では，内部コマンドの衝突、例えば内部ライトコマンドと内部リードコマンドの衝突が起こったサイクル以降は，MRS (Mode Register Set)コマンド発行や電源再立上により内部のリセット信号を発生しない限り，正しいアドレスにリード/ライトができなくなる。これを避けるために，コマンド制御型アドレスラッチ回路をリード用とライト用個別に持つという方法もあるが，アドレス用ラッチの数が増大することになる。したがって内部ライトコマンドと内部リードコマンドの衝突を検出し、コマンド衝突以後は正常動作に復帰させることが問題である。
本発明の目的は，上記した問題に鑑み、内部リードコマンドと内部ライトコマンドとの衝突を検出し，そのようなイリーガル動作が起こった後も，ＤＤＲ２−ＳＤＲＡＭが正常に動作するように内部処理する回路を，最小限の回路規模で構成した半導体記憶装置を提供することにある。
本願の半導体記憶装置は、クロック信号に同期して動作し、外部端子から入力される外部コマンド信号を、レイテンシを含む内部コマンド信号に変換し、前記内部コマンド信号が衝突したことを検出することを特徴とする。
本願の半導体記憶装置においては、前記内部コマンド信号の衝突を検出した信号により、前記外部コマンド信号をカウントする入力アドレスポインタ及び前記内部コマンド信号をカウントする出力アドレスポインタをリセットすることを特徴とする。
本願の半導体記憶装置においては、前記内部コマンドは内部リードコマンド及び内部ライトコマンドであることを特徴とする。
本願の半導体記憶装置は、クロック信号に同期して動作し、外部端子から入力される外部コマンド信号を、レイテンシを含む内部コマンド信号に変換するコマンド発行回路を備え、該コマンド発行回路は前記内部コマンド信号が衝突したことを検出したときにクリアコマンドを発行することを特徴とする。
本願の半導体記憶装置においては、前記外部コマンド信号をカウントする入力アドレスポインタ回路と、前記内部コマンド信号をカウントする出力アドレスポインタ回路とをさらに備え、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路をリセットすることを特徴とする
本願の半導体記憶装置は、クロック信号に同期して動作し、外部端子から入力される外部コマンド信号を、レイテンシを含む内部コマンド信号に変換するコマンド発行回路と、前記外部コマンド信号をカウントする入力アドレスポインタ回路と、前記内部コマンド信号をカウントする出力アドレスポインタ回路と、前記入力アドレスポインタ回路からのポインタにより指定されたラッチ回路にアドレス信号をラッチし、前記出力アドレスポインタ回路からのポインタにより指定されたラッチ回路からラッチされているアドレス信号を出力するアドレスラッチ回路と、を備え、前記内部コマンド信号が衝突したときに前記コマンド発行回路からクリアコマンドを発行し、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路をリセットすることで、前記アドレスラッチ回路のポインタ指定を正常に復帰させることを特徴とする。
本願の半導体記憶装置においては、前記半導体記憶装置はＤＤＲ２−ＤＲＡＭであることを特徴とする。
本願においては、外部端子から入力される外部コマンド信号を、レイテンシを含む内部コマンド信号に変換し、内部コマンド信号が衝突したことを検出する構成とする。内部コマンドの衝突を検出することで入力カラムアドレスラッチ回路部及び出力アドレスポインタ回路をリセットし、コマンド衝突後は正常動作に復帰させることが可能となる効果が得られる。
本発明によれば，内部コマンドの衝突を検出することでイリーガル動作が起こった後も，ＤＤＲ２−ＳＤＲＡＭが正常に動作することができる半導体記憶装置が得られる。
以下、本発明の半導体記憶装置について、図を参照して説明する。
本発明の一実施例として，コマンド制御型アドレスラッチ回路を備えたＤＤＲ２―ＳＤＲＡＭについて，内部リードコマンド，内部ライトコマンド衝突時のイリーガル処理動作を説明する。図１の本実施例に係るコマンド制御型アドレスラッチ回路に関連する全体構成ブロック図を示す。図２にコマンド発行回路の構成図、図３に入力アドレスポインタ回路の構成図、図４に出力アドレスポインタ回路の構成図、図５にカラムアドレスラッチ回路の構成図を示す。図６にライト時のアドレスポインタ動作波形図、図７にリード時のアドレスポインタ動作波形図、図８に内部リード／ライトコマンド衝突時のアドレスポインタ動作波形図を示す。
図１のコマンド制御型アドレスラッチ回路は外部からの入力信号を取り込み、制御信号を出力する入力回路１０と、制御信号をデコードするコマンド発行回路２０と、リードレイテンシ制御回路３０と、ライトレイテンシ制御回路４０と、入力アドレスポインタ回路５０と、出力アドレスポインタ回路６０と，カラムアドレスラッチ回路７０と、から構成される。また入力アドレスポインタ回路５０と出力アドレスポインタ回路６０，カラムアドレスラッチ回路７０をアドレスラッチ回路部と称する。
ここでコマンド制御型アドレスラッチ回路とは、コマンド数をカウントし、コマンドカウント数によりラッチ期間を制御する方式である。一方従来例図９においてはクロック数をカウントし、クロックカウント数によりラッチ期間を制御するものでありクロック制御型アドレスラッチ回路と呼ぶ。コマンド制御型アドレスラッチ回路は、ＤＤＲ２―ＳＤＲＡＭではプリフェッチ数が４ビットになったことからリードコマンドとライトコマンド間の最小クロックサイクルを規定するtCCDmin.が２であることに注目して，考えられたアドレスラッチ方式である。コマンド数はクロック数の半分以下であり、入力されるリード／ライトコマンドをカウントすることによりアドレスラッチ回路の段数をクロック制御型アドレスラッチ回路に比較し半減でき、動作周波数も半減できる利点を有する。
本実施例の構成を従来例と比較する。図９のＤＤＲ２−ＳＤＲＡＭは、アドレス毎にレイテンシカウンタを持っているが、本実施例では、レイテンシカウンタ回路をカラムアドレスラッチ回路１３０の外部に配置することで、回路数を低減した。すなわち、図９ではアドレスラッチを数珠繋ぎにして、アドレスをクロック制御で順次転送していた。そのためにアドレス毎に１１クロックサイクル分のカウンタを構成していた。本実施例では、レイテンシカウンタ回路をカラムアドレスラッチ回路１３０から取り出して、２クロックサイクル毎のコマンドを数える入力コマンドカウント回路５０、出力コマンドカウント回路６０をカラムアドレスラッチ回路１３０の外部に設置したものである。
カラムアドレスラッチ回路は、図９ではクロックによってアドレスを毎サイクル取りこんでいたが、本実施例では外部から入力されるコマンドをコマンドカウント回路５０、６０でカウントし、入力コマンドカウント回路５０のポインタ出力を用いてアドレスラッチ回路７０内の複数のラッチ回路の１つを選択しアドレスを取りこんでいく。出力コマンドカウント回路６０のポインタ出力を用いてアドレスラッチ回路７０内の複数のラッチ回路の１つを選択しラッチされたアドレスを取り出す。
ＤＤＲ２−ＳＤＲＡＭのカラムコマンドの最小間隔は、２クロックサイクルであるからコマンド制御型カラムアドレスラッチ回路の動作周波数はクロック制御型アドレスラッチ回路の半分にすることが可能となった。さらにラッチ回路の段数も削減できる。ラッチ回路の段数、動作周波数を低減することでレイアウト面積と消費電流を低減できる。
また図２〜５で使用している回路で，回路２００はレベルセンス型Ｄラッチ回路であり、回路２０１は出力反転タイプのレベルセンス型Ｄラッチ回路、回路２０２はリセット端子付レベルセンス型Ｄラッチ回路である。回路２１０は出力反転タイプのセット端子付エッジトリガ型Ｄフリップフロップ回路、回路２１１はリセット端子付エッジトリガ型Ｄフリップフロップ回路、回路２１２は出力反転タイプのリセット端子付エッジトリガ型Ｄフリップフロップ回路である。入出力側の○印は反転入出力端子であることを示す。
入力回路１０はクロックＣＬＫ、/CＬK、コマンドＣＭＤ（/CＳ、/RAS、/CAS、/WE）、アドレスＡＤＤ及びバンクアドレスＢＡを入力され、内部クロック信号BCLK_T，BCLK_B、内部コマンド（CS_T，RAS_T，CAS_T，WE_T）をコマンド発行回路に出力する。また内部アドレス信号ＡＦＦｉ、ＢＡＦＦｉはカラムアドレスラッチ回路に出力される。以下各回路についての説明は、ＳＤＲＡＭとしての一般的な動作は公知であるので、本願の本質的な構成、動作のみ説明する。
図２はコマンド発行回路であり、入力回路からのコマンド信号をデコードし、外部リード／ライトコマンド(RD/WT/RWH)を発行する。また，リード レイテンシ制御回路，ライト レイテンシ制御回路のフラグ（ＲＤＮＭ１，ＷＴＮＭ１）が発行された場合，内部リード／ライトコマンド(RDSTH/WTSTH/RWAOH)を発行する。以降，端子から入力されるリード／ライトコマンドを外部リード/ライトコマンドと呼び，AL，CLにより設定されたレイテンシを待って半導体記憶装置内部で発行されるリード/ライトコマンドを内部リード/ライトコマンドと称する。
RDNM1はリードレイテンシ制御回路の出力で，次サイクルに内部リードコマンドが発行される状態であることを示すフラグである。WTNM1はライトレイテンシ制御回路の出力で，次サイクルに内部ライトコマンドが発行される状態であることを示すフラグである。ＡＬ０は，アディティブ レイテンシＡＬが0に設定されていることを示すフラグである。RSTはパワーオンおよびMRS (Mode Register Set) コマンド発行時に出るリセット信号である。
RDは外部リードコマンド投入時に発行されるコマンドである。WTは外部ライトコマンド投入時に発行されるコマンドである。RWHは外部リードコマンドまたは外部ライトコマンド投入時に発行されるコマンドである。RDSTHは設定されたレイテンシを持って発行される内部リードコマンドである。WTSTHは設定されたレイテンシを持って発行される内部ライトコマンドである。RWAOHは内部リードコマンドまたは外部ライトコマンド投入時に発行されるコマンドである。CLRRWHは内部リードコマンドと内部ライトコマンドの衝突を検出したときに発行されるクリアコマンドである。CLRRWはCLRRWHを1サイクル間保持した信号である。
ライトレイテンシ制御回路３０は、シフトレジスタ回路等で構成され，外部ライトコマンド(WT)を取り込んで，AL，CLによって設定されたクロック数をカウントし，内部ライトコマンド発行の前サイクルにフラグ(WTNM1)を発行する回路である。リードレイテンシ制御回路は、シフトレジスタ回路等で構成され，外部リードコマンド(RD)を取り込んで，ALよって設定されたクロック数をカウントし，内部リードコマンド発行の前サイクルにフラグ(RDNM1)を発行する回路である。
図３、図４はコマンドカウント回路(アドレスポインタ回路)である。アドレス入力用（図３），アドレス出力用（図４）の２つがある。入力コマンドカウント回路（入力アドレスポインタ回路）５０は外部リード／ライトコマンドRWHをカウントし、カラムアドレスラッチ回路のうちの１つを選択するポインタ信号ＣＡＩＰｎを発生させる。出力コマンドカウント回路（出力アドレスポインタ回路）６０は内部リード／ライトコマンドRWAOHをカウントし、カラムアドレスラッチ回路のうちの１つを選択するポインタ信号ＣＡＯＰｎを発生させる。
入力及び出力アドレスポインタ回路５０，６０は外部リード／ライトコマンドRWH、RWH_B及び内部リード／ライトコマンドRWAOH、RWAOH_Ｂをクロック入力とし、パワーオンおよびMRSコマンド発行時に出るリセット信号RSTによりポインタ0に初期化される。
入力アドレスポインタ回路５０は6ビットで構成され、外部リード／ライトコマンド発行毎(RWH発行毎)にＣＡＩＰｎ（ｎ＝０→１→２→３→４→５→０→）と切替わり、出力される。ポインタ出力ＣＡＩＰｎによりカラムアドレスラッチ回路のうちの該当するラッチ回路に順次アドレスが取り込まれる。アドレス取り込みが終わるとポインタは切替わる。出力アドレスポインタ回路６０は6ビット構成で、内部リード／ライトコマンド発行毎(RWAOH発行毎)にＣＡＯＰｎ（ｎ＝０→１→２→３→４→５→０→）と切替わり、出力される。ポインタ出力ＣＡＯＰｎにより選択されたカラムアドレスラッチ回路のうちの１つからアドレスが出力され、出力用ラッチ回路にラッチされ、半導体記憶装置内部に出力される。アドレス出力後，ポインタは切替わる。
入力及び出力アドレスポインタ回路５０，６０は、MRSコマンド発行時に出るリセット信号RST及びクリアコマンドCLRRWが入力された場合，アドレスポインタ回路のポインタ出力は0に初期化、リセットされる。またここでは６ビット構成としたがラッチする必要コマンド数に相当するものであり、必要に応じて変更できる。
図５はカラムアドレスラッチ回路である。各アドレス(AFFi)，Bankアドレス(BAFFi)に対し6個のラッチを準備している。外部リード/ライトコマンド発行時(RWH信号発行時)，入力アドレスポインタ回路５０により選択(CAIPnが”High”レベル)されたラッチ回路のゲート入力のみが有効となり，カラムアドレス(AFFi)を取り込む。またここでは６ビット構成としたがラッチするアドレスを保持する期間（コマンド数）に相当するものであり、必要に応じて変更できる。
出力アドレスポインタ回路の出力と，ラッチの出力のNAND論理を取ることにより，出力アドレスポインタ回路により選択(CAOPnが”High”レベル)されたラッチ回路の出力（アドレス）が有効となる。内部リード/ライトコマンド発行時(RWAOH信号発行時)，選択されたカラムアドレスが出力用のアドレスラッチに取り込まれ，半導体記憶装置内部に出力される。
このようにして外部リード／ライトコマンド発行時に取り込んだカラムアドレスを，対応する内部リード／ライトコマンドの発行時に出力する。この様子を図６、図７に示す。図６はライト時の波形，図７はリード時の波形である。アディティブレイテンシＡＬ＝４、カスレイテンシＣＬ＝５の場合を示す。
図６のライト時においては、外部ライトコマンドが１クロック目から順次２サイクル毎に発行され、入力アドレスポインタ回路の出力ＣＰＩＰｎはｎ＝０から順次１，２，３，４，５となる。ここではライトレイテンシＷＬは８で、さらに２クロックサイクル遅れた１１サイクル目で、内部ライトコマンドが発行され、出力アドレスポインタ回路の出力ＣＰＯＰｎはｎ＝０から順次１，２，３，４，５となり、内部回路における書き込み動作が行われる。
図７のリード時においては、外部リードコマンドが１クロック目から２サイクル毎に発行され、入力アドレスポインタ回路の出力ＣＰＩＰｎはｎ＝０から順次１，２，３，４，５となる。ここではアディティブレイテンシＡＬ＝４であることから、５クロックサイクル目で、内部リードコマンドが発行され、出力アドレスポインタ回路の出力ＣＰＯＰｎはｎ＝０から順次１，２，３，４，５となり、内部回路における読み出し動作が行われる。
コマンド制御型アドレスラッチ回路が正常に動作するのは，前述のように，入力アドレスポインタと出力アドレスポインタが対応して切替わり，外部コマンド発行時に取り込んだカラムアドレスを内部コマンド発行時に出力することができるからである。
しかし，内部リードコマンドと内部ライトコマンドが衝突すると，入力アドレスポインタは２回切替わるのに対して，出力アドレスポインタは1回しか切替わらない。このため，クリアコマンドCLRRWがない回路構成では，内部リードコマンドと内部ライトコマンドの衝突発生以降，入力アドレスポインタと出力アドレスポインタの対応が失われ，正しいアドレスへのリード，ライト動作ができなくなる。
この様子を図８（ａ）に示す。アディティブレイテンシＡＬ＝４、カスレイテンシＣＬ＝５で、外部ライトコマンドが１クロック目、外部リードコマンドが７クロック目に入力された場合を示す。
外部ライトコマンドが１クロック目に発行され入力ポインタ出力ＣＡＩＰｎはｎ＝２となり、外部リードコマンドが７クロック目に発行され入力ポインタ出力ＣＡＩＰｎはｎ＝３となる。この外部コマンドを受けてライトレイテンシ制御回路からのＷＴＮＭ１と、リードレイテンシ制御回路からのＲＤＮＭ１が同時に発行されるため、出力ポインタ出力ＣＡＯＰｎはｎ＝２と、１つのみカウントされる。このため入力及アドレスポインタ回路のポインタは３となり、出力アドレスポインタ回路のポインタは２とずれてしまう。アドレスを取り込むポインタ出力とアドレスを取り出すポインタ出力がことなり、この後は正しいアドレスへのリード、ライト動作が出来なくなる。
図８（ａ）はクリアコマンドCLRRWがない場合を説明したが、図８（ｂ）は本発明のクリアコマンドCLRRWがある場合の波形である。アディティブレイテンシＡＬ＝４、カスレイテンシＣＬ＝５で、外部ライトコマンドが１クロック目、外部リードコマンドが７クロック目に入力された場合を示す。
外部ライトコマンドが１クロック目に発行され入力ポインタ出力ＣＡＩＰｎはｎ＝２となり、さらに外部リードコマンドが７クロック目に発行され入力ポインタ出力ＣＡＩＰｎはｎ＝３となる。これらの外部コマンドを受けてライトレイテンシ制御回路からのＷＴＮＭ１と、リードレイテンシ制御回路からのＲＤＮＭ１が同時に発行されるため、コマンド発行回路からはクリアコマンドＣＬＲＲＷが発行される。クリアコマンドＣＬＲＲＷにより入力アドレスポインタ回路のポインタＣＡＩＰｎ、出力アドレスポインタ回路のポインタＣＡＯＰｎがリセットされｎ＝０となる。クリアコマンドによりリセットされることでポインタはともに０となり、この後の動作は正しいアドレスへのリード、ライト動作が行われる。
本発明の回路構成では，AL=0以外の設定の場合には，リードレイテンシ制御回路４０からのRDNM1と、ライトレイテンシ制御回路３０からのWTNM1の２つのフラグが同時に出た場合に，クリアコマンドを発行する。また，AL=0の設定の場合は，WTNM1が出ている状態で，外部リード(=内部リード)コマンドが投入された場合にも，クリアコマンドを発行する。つまり，内部リードコマンドと内部ライトコマンドの衝突が起きる場合には，それを検出してコマンド発行回路２０からクリアコマンド(CLRRWH，CLRRW)を発行する。クリアコマンド信号はアドレスポインタ回路に供給され，ポインタを０にリセットする。
また，クリアコマンド信号はリードレイテンシ制御回路，ライトレイテンシ制御回路にも供給され，レイテンシ制御回路内で保持されているリードコマンド，ライトコマンドをリセットする。これは，レイテンシ制御回路内のリード，ライトコマンドは既にアドレスとの対応を失っているからである。
このように，内部リードコマンドと内部ライトコマンドの衝突を検出すると，コマンド制御型アドレスラッチ回路をリセットするので，衝突の起こったサイクル以降に新たに投入されたリード，ライトコマンドはアドレスとの対応が正しく保たれ，正しいアドレスにリード，ライトすることができる。
本願においては、アドレスラッチ回路部をアドレスラッチ回路と、入力アドレスポインタ回路及び出力アドレスポインタ回路で構成する。入力アドレスポインタ回路は外部からのコマンド数をカウントし、ポインタ出力によりアドレスを取り込むアドレスラッチ回路を指定する。出力アドレスポインタ回路は内部コマンド数をカウントし、ポインタ出力に対応するアドレスラッチ回路からアドレスを取り出す。クロック数をカウントし制御するクロック制御型アドレスラッチ回路の代わりにコマンド数をカウントし制御するコマンド制御型アドレスラッチ回路を採用することでラッチ回路の段数の削減と動作周波数の低減が図れる。
さらにコマンド発生回路により内部コマンドの衝突を検出し、クリアコマンドを発生させる。このクリアコマンドにより入／出力アドレスポインタ回路を初期化することでコマンド衝突後は正常動作に復帰させることが可能となる。
本発明によれば，最小の回路規模で、低い周波数で動作可能であり、しかも内部コマンドの衝突を検出することでイリーガル動作が起こった後も，正常に動作することができる半導体記憶装置が得られる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明に係るコマンド制御型アドレスラッチ回路に関連する全体ブロック図である。 図１におけるコマンド発行回路の構成図である。 図１における入力アドレスポインタ回路の構成図である。 図１における出力アドレスポインタ回路の構成図である。 図１におけるカラムアドレスラッチ回路の構成図である。 本発明におけるライト時のアドレスポインタ動作波形図である。 本発明におけるリード時のアドレスポインタ動作波形図である。 リード,ライトコマンド衝突時のアドレスポインタ動作波形図であり、（ａ）クリアコマンドがない場合、（ｂ）クリアコマンドがある場合である。 従来のクロック制御型アドレスラッチ回路のブロック図である。
符号の説明
１０ 入力回路
２０ コマンド発行回路
３０ ライトレイテンシ制御回路
４０ リードレイテンシ制御回路
５０ 入力コマンドカウント回路（入力アドレスポインタ回路）
６０ 出力コマンドカウント回路（出力アドレスポインタ回路）
７０ カラムアドレスラッチ回路
１１０ 入力バッファ
１２０ コマンド発行回路
１３０ カラムアドレスラッチ回路
１４０ ＹＳ（カラム選択）ラッチ回路
２００ レベルセンス型Dラッチ回路
２０１ 出力反転タイプのレベルセンス型Dラッチ回路
２０２ リセット端子付レベルセンス型Dラッチ回路
２１０ 出力反転タイプのセット端子付エッジトリガ型Dフリップフロップ回路
２１１ リセット端子付エッジトリガ型Dフリップフロップ回路
２１２ 出力反転タイプのリセット端子付エッジトリガ型Dフリップフロップ回路

Claims (7)

  1. クロック信号に同期して動作する半導体記憶装置において、外部端子から入力される外部コマンド信号を、レイテンシを含む内部コマンド信号に変換し、前記内部コマンド信号が衝突したことを検出することを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、前記内部コマンド信号の衝突を検出した信号により、前記外部コマンド信号をカウントする入力アドレスポインタ及び前記内部コマンド信号をカウントする出力アドレスポインタをリセットすることを特徴とする半導体記憶装置。
  3. 請求項２に記載の半導体記憶装置において、前記内部コマンドは内部リードコマンド及び内部ライトコマンドであることを特徴とする半導体記憶装置。
  4. クロック信号に同期して動作する半導体記憶装置において、外部端子から入力される外部コマンド信号を、レイテンシを含む内部コマンド信号に変換するコマンド発行回路を備え、該コマンド発行回路は前記内部コマンド信号が衝突したことを検出したときにクリアコマンドを発行することを特徴とする半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置において、前記外部コマンド信号をカウントする入力アドレスポインタ回路と、前記内部コマンド信号をカウントする出力アドレスポインタ回路と、をさらに備え、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路をリセットすることを特徴とする半導体記憶装置。
  6. クロック信号に同期して動作する半導体記憶装置において、外部端子から入力される外部コマンド信号をレイテンシを含む内部コマンド信号に変換するコマンド発行回路と、前記外部コマンド信号をカウントする入力アドレスポインタ回路と、前記内部コマンド信号をカウントする入出力アドレスポインタ回路と、前記入力アドレスポインタ回路からのポインタにより指定されたラッチ回路にアドレス信号をラッチし、前記出力アドレスポインタ回路からのポインタにより指定されたラッチ回路からラッチされているアドレス信号を出力するアドレスラッチ回路と、を備え、
    前記内部コマンド信号が衝突したときに前記コマンド発行回路からクリアコマンドを発行し、前記クリアコマンドにより前記入力アドレスポインタ回路及び出力アドレスポインタ回路をリセットすることで、前記アドレスラッチ回路のポインタ指定を正常に復帰させることを特徴とする半導体記憶装置。
  7. 請求項６に記載の半導体記憶装置において、前記半導体記憶装置はＤＤＲ２−ＤＲＡＭであることを特徴とする半導体記憶装置。

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