JP2009193648A - 同期型不揮発性メモリおよびメモリシステム - Google Patents

Abstract

【課題】パワーダウン状態からの起動後に非同期動作を行う同期型メモリおよびメモリシステムの非同期動作時に、アドレス情報を外部から供給する必要がない同期型メモリおよびメモリシステムを提供すること。
【解決手段】パワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う同期型不揮発性メモリであって、予め、所定アドレス情報が格納されてなる不揮発性記憶素子で構成されたアドレスレジスタと、非同期のデータ読み出し動作時に、所定アドレス情報を基準とし外部から供給される制御信号をトリガとして、アドレス情報を生成するアドレスカウンタと、非同期のデータ読み出し動作時に、外部アドレス端子に代えてアドレスカウンタを選択するスイッチ部とを備えている。
【選択図】図２

Description

本発明は、通常のアクセス動作においては同期動作を行うが、起動後の所定期間においては非同期動作を行う同期型メモリおよびメモリシステムに関するものであり、特に、非同期動作においては外部よりアドレス供給が不要な同期型メモリおよびメモリシステムに関するものである。

従来より、外部クロックに対して同期動作または非同期動作の何れかの動作モードを切り替えることが可能なメモリが提案されている。

特許文献１の同期型不揮発性記憶装置では、システムクロックと同期して動作するメインメモリブロックと非同期ブートブロックとを有する。ブートブロックは、最初の電源投入時に非同期的に動作するように活性化できる。

また、特許文献２の半導体記憶装置では、同期モードと非同期モードとの間を遷移させるための信号を生成するモードレジスタである同期・非同期設定部と、予め入力された状態遷移信号により、パワーダウン状態の際に遷移する内部信号と、遷移しない内部信号のいずれかを選択して同期・非同期設定部に受け渡すことで、パワーダウン状態からスタンバイ状態へ復旧する際に同期モードまたは非同期モードの何れのスタンバイ状態へ遷移するかを選択する。
特表２００５−５０３６３１号公報 特開２００５−１４１８２８号公報

上記特許文献１、２に開示されるメモリデバイスでは、起動後に非同期動作を行わせることが可能ではあるものの、非同期動作の際にアクセスすべきメモリセルを指定するアドレス情報については、その供給方法が課題を含めて開示・示唆されておりません。

通常のメモリシステムにおいては、同期／非同期動作に関わらずアドレス情報はメモリコントローラからメモリデバイスへ供給する。しかしながら、メモリシステム全体の起動直後（コールドスタート後またはパワーダウン後）においてはメモリコントローラ自身もその動作が不安定な状態にある。且つメモリコントローラは、その期間またはその期間が過ぎ去った後、同期式メモリシステムに於いてそれらを構成する複数の同期型メモリデバイスとメモリコントローラ間で所定の通信方法（レイテンシやバースト長などのモードレジスタであり、それらはアドレスバスを介して通信される）を設定する初期設定シーケンスのための前処理を開始する。前記不安定な状態の期間もしくは前記前処理期間中に、非同期アクセス動作を行うメモリに対して非同期制御信号を出力することに加えて非同期アクセス動作の為のアドレス情報も処理し、それらを出力することは、起動直後のメモリコントローラにとって負担が重く問題である。すなわち、それらは同一時間帯に前記前処理である同期動作の為のアドレス処理と非同期アクセス動作の為のアドレス処理を処理することを意味し、負担である。更にメモリコントローラは、非同期アクセス動作の為の複数の制御信号とアドレスの間でそれらの出力タイミングについて十分な精度（セットアップタイム／ホールドタイム等）を確保しなければならず、前記不安定な状態の期間もしくは前記前処理期間中においてはアドレス情報の転送速度を低下させなければならない。

出力タイミング精度の問題を解決する一つの方法は転送スピードを遅くすることである。しかしながら、起動後の非同期動作により、ブートセクタのロードを行う場合、例えば、８バイトのＩ／Ｏ構成のメモリデバイスで、１２８Ｋバイト（１Ｍビット）のアドレス空間にアクセスする場合、アドレス情報の転送スピードが遅い（例えば１０ＭＨｚ）ということは、起動後のブートセクタの総読出し時間に多大な時間を要する（≒１．６ｍｓ）こととなり問題である。前記不安定な状態の期間と前記初期設定シーケンス期間は、２００〜３００μｓであり、この場合、結果的に同期式通信で読み出した方が速いことになり、非同期通信の効果を発揮できない。

本発明は、上記の課題に鑑み提案されたものであって、パワーダウン状態からの起動後に非同期動作を行う同期型メモリおよびメモリシステムの非同期動作時に、アドレス情報を外部から供給する必要がない同期型メモリおよびメモリシステムを提供することを目的とする。

本発明に係る同期型不揮発性メモリは、パワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う同期型不揮発性メモリであって、予め、所定アドレス情報が格納されてなる不揮発性記憶素子で構成されたアドレスレジスタと、非同期のデータ読み出し動作時に、所定アドレス情報を基準とし外部から供給される制御信号をトリガとして、アドレス情報を生成するアドレスカウンタと、非同期のデータ読み出し動作時に、外部アドレス端子に代えてアドレスカウンタを選択するスイッチ部とを備えている。

また、本発明に係るメモリシステムは、パワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う同期型不揮発性メモリと、メモリコントローラとを備えたメモリシステムであって、同期型不揮発性メモリは、予め、所定アドレス情報が格納されてなる不揮発性記憶素子で構成されたアドレスレジスタと、非同期のデータ読み出し動作時に、所定アドレス情報を基準としメモリコントローラから供給される制御信号をトリガとして、アドレス情報を生成するアドレスカウンタと、非同期のデータ読み出し動作時に、外部アドレス端子に代えてアドレスカウンタを選択するスイッチ部とを備えている。

これにより、パワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う際、同期型不揮発性メモリにはメモリコントローラ等の外部から制御信号のみが供給される。この制御信号をトリガとして、同期型不揮発性メモリの内部にあるアドレスカウンタをカウントしていくことができる。この際、予め、アドレスレジスタに所定アドレス情報が格納されているので、初期アドレス情報、終期アドレス情報、アドレスのカウントアップ数（終期アドレス情報よりも少ないビット数である）などの情報を得てアドレスカウンタをカウントすることができる。

このため、メモリコントローラは、パワーダウン状態へ移行する前に不揮発性のアドレスレジスタへ非同期のデータ読み出しを行うアドレス空間を設定登録しておき、起動後の所定期間に非同期のデータ読み出しに必要なアドレス空間を生成するための制御信号のみをメモリデバイスへ供給する。つまり、メモリコントローラは、起動後の非同期のデータ読み出し動作に於いて同期型不揮発性メモリへアドレス情報を発行する必要はない。メモリコントローラが起動後の不安定な動作状態もしくは同期式通信のための初期設定シーケンスの処理期間にある場合にも、非同期動作を行う同期型不揮発性メモリに対して制御信号のみを出力してやればよく、起動後の不安定動作期間もしくは前記初期設定シーケンスの処理期間におけるメモリコントローラにかかる負担を軽減することができる。

また、制御信号とアドレス情報との出力タイミングに関わる問題も回避することができる。すなわち、両信号の出力タイミングについて十分な精度（セットアップタイム／ホールドタイム等）が確保できないという問題から解放される。さらに、出力タイミングの精度を確保するためにメモリコントローラから出力される信号の転送スピードを遅くする必要もなくなり、起動後のデータ読み出し時間の短縮を図ることができる。

また、本発明に係るメモリシステムは、メモリコントローラが、他デバイスへの同期通信のための初期化コマンドを発行しつつ、他デバイスの初期化コマンドに使用しない制御信号によって自デバイスへの非同期のデータ読み出し通信を同時処理する機能を備えている。

これにより、同期通信のための初期化シーケンスと非同期読出しのシーケンスとを同時に処理することができる。

本発明の同期型不揮発性メモリおよびメモリシステムによれば、パワーダウン状態からの起動後に非同期読み出し動作を行う同期型不揮発性メモリおよびメモリシステムにおいて、パワーダウン状態へ移行する前に所定アドレス情報を同期型不揮発性メモリへ書き込むことにより、起動後の非同期読み出し動作時のメモリコントローラ等の外部からのアドレス情報の供給を不要することができ、起動後の非同期読み出し動作において、外部より供給される信号の精度が確保されると共に、信号の転送スピードが向上することが可能な同期型不揮発性メモリおよびメモリシステムを提供することができる。

図１は、本発明に係るメモリシステム１を含んだシステム構成図である。メモリシステム１は、ＣＰＵ２、メモリコントローラ３と共に、バス５に接続されている。メモリシステム１は、メモリコントローラ６、同期型ＤＲＡＭ７、および同期型フラッシュメモリ８を備えている。同期型ＤＲＡＭ７および同期型フラッシュメモリ８は、ローカルバス９を介してメモリコントローラ６に接続されている。メモリコントローラ３、６はバス５に接続されている。また、メモリコントローラ３はＮＡＮＤ型フラッシュメモリ４に接続されている。

ここで、ローカルバス９は、同期型ＤＲＡＭ７と同期型フラッシュメモリ８とで、アドレス情報線、データ線、制御信号線等を共通（共有）にするバスである。

図１のシステムでは、システムを起動させるコード情報は、ＮＡＮＤ型フラッシュメモリ４ではなく、同期型フラッシュメモリ８に格納されている。システム起動後の初期化シーケンスにおいて、システム起動に不可欠な比較的小容量（１２８ＫＢｙｔｅ）なＢｏｏｔ ｌｏａｄｅｒ（ＩＰＬ）等に代表される各種プログラムおよび各種データをＣＰＵ２や同期型ＤＲＡＭ７にロードする際、読み出しの高速化を図っている。ファーストアクセスの遅いＮＡＮＤ型フラッシュメモリ４では、ＩＰＬのロード時間が遅いからである。

この場合、メモリコントローラ６は、定常状態では、同期型ＤＲＡＭ７および同期型フラッシュメモリ８を制御するシステムクロック（同期信号ＣＬＫ）による同期制御を行う。同期制御におけるコントローラ６と同期型ＤＲＡＭ７および同期型フラッシュメモリ８間の同期通信には、レイテンシ制御やバースト長制御などのアクセス条件を、予め設定することが必要である。これはモードレジスタの設定（ＭＲＳ）による同期通信のための初期化シーケンスと称される動作である。更に、システム全体がコールドスタートする場合、同期信号ＣＬＫが安定周波数に達した後に同期動作を行うことが必要であり、電源が所定電圧へ達し安定した時点から所定の待ち時間（２００μｓ）が必要となる。

ここで、本願の同期型フラッシュメモリ８によれば、システム起動後の所定期間（電源が所定電圧へ達し安定した時点から同期型フラッシュメモリ８の初期化シーケンスまで）に非同期通信でのデータ読み出し動作を行うことにより、起動後の同期信号ＣＬＫが安定しない期間や同期型ＤＲＡＭ７の初期化シーケンス期間においてもシステム起動に不可欠なＩＰＬデータの読み出し動作を可能とするものである。この際、メモリコントローラ６から出力する非同期通信のための信号は、トリガ信号としての少なくとも一つの制御信号（／ＲＡＳまたは／ＣＡＳ、初期化シーケンスに使用しないＤＭ等）のみでよく、非同期通信のためのアドレス情報を出力する必要はない。同期型フラッシュメモリ８が内蔵する不揮発性のアドレスレジスタとアドレスカウンタ（図２、参照）が、／ＲＡＳ、／ＣＡＳ等の制御信号に応じてカウント動作を実行し、システム起動に不可欠なＩＰＬ空間のアドレス情報を順次生成するからである。

起動後、同期型フラッシュメモリ８に非同期読み出し動作を行わせる所定期間に、メモリコントローラ６の動作が不安定／初期化シーケンスのための処理で多忙であるとしても、メモリコントローラ６からは、／ＲＡＳ、／ＣＡＳ等の少なくとも一つの制御信号のみを出力すればよい。アドレス情報の更新出力、およびアドレス情報と制御信号との高精度な出力同期タイミング等の制御動作を行う必要がない。

システム起動後の所定期間、メモリコントローラ６による制御を／ＲＡＳ、／ＣＡＳ等の少なくとも一つの制御信号の出力という必要最小限の制御として、同期型フラッシュメモリ８の内部にてＩＰＬ空間のアドレス情報を生成することにより、同期型フラッシュメモリ８の非同期読み出し動作を行うことができる。これにより、同期型フラッシュメモリ８からＣＰＵ２や同期型ＤＲＡＭ７への、システム起動後のシステム起動に不可欠なＩＰＬ等の各種プログラムおよび各種データのロードを、さらに高速化することができる。

図２は、実施形態の同期型フラッシュメモリ８の回路ブロック図である。

先ず、初期設定シーケンスが必要な外部電源起動後あるいはメモリデバイスの内部電源の再起動を伴うパワーダウン状態からの復帰後に、非同期読み出し動作に移行する制御に関する回路について説明する。
パワーオンリセット回路１０から出力されるパワーオンリセット信号ＰＯＲは、非同期制御回路１１およびＩ／Ｏ制御回路１８に入力される。非同期制御回路１１には、同期信号ＣＬＫ、／ＲＡＳ信号、／ＣＡＳ信号、およびその他の信号が入力される。非同期制御回路１１からは、非同期制御信号ＡＳＹＣが出力される。非同期制御信号ＡＳＹＣは、コマンドデコーダ１２、切替スイッチ２１、レイテンシ制御回路１７、Ｉ／Ｏ制御回路１８、およびアドレス遷移検出回路２２に入力される。

次に、コマンド入力に対する制御、およびアドレス情報の設定に関する回路部分について説明する。
コマンドデコーダ１２には、同期信号ＣＬＫ、／ＲＡＳ信号、／ＣＡＳ信号、およびその他の信号が入力され、同期動作時にはロウ系制御回路１３、コラム系制御回路１４、およびレイテンシ制御回路１７を制御する指令信号ＣＯＭが出力される。また、アドレスバッファ回路２０に対してアドレスラッチ信号ＡＬを出力する。さらに、コマンドデコーダ１２には、非同期制御信号ＡＳＹＣが入力され、非同期動作時には不揮発性のアドレスレジスタ＆アドレスカウンタ１９に非同期動作時に必要な制御のための非同期制御信号ＣＮＴを出力する。前記非同期制御信号ＣＮＴは、不揮発性レジスタへ事前登録するため、または非同期時に不揮発性レジスタの所定アドレス情報を基準とし外部から供給される少なくとも一つの制御信号をトリガとしてアドレスカウンタをカウントアップさせてアドレス情報を生成するための信号である。アドレスカウンタは、下位側をコラムアドレス、上位側をロウアドレスとして構成される周知な構成（揮発性）である。アドレスカウンタは、前記制御信号の立ち上がりエッジに対応して下位側からカウントアップされる。非同期動作時には前記非同期制御信号ＣＮＴは、デバイス外部からの非同期制御信号（／ＲＡＳ信号、／ＣＡＳ信号またはデータマスク信号ＤＭ）に対応して、アドレスカウンタ等を制御する。また、不揮発性のアドレスレジスタ＆アドレスカウンタ１９には、モードレジスタセットコマンド等により、予め（パワーダウン状態へ移行する前）、外部から非同期動作時にアクセスするメモリ空間を示す外部アドレス情報Ａｄｄが不揮発性のアドレスレジスタに格納されており、所定アドレス情報がセットされている。ここで、アドレスレジスタは不揮発性の記憶素子で構成されており、電源の切断によっても消失することはない。アドレスカウンタはアドレスレジスタの内容に基づいて起動後の非同期読み出し動作に際して動作する。また、不揮発性のアドレスレジスタ＆アドレスカウンタ１９は、アドレスカウンタの出力値であるレジスタアドレス情報ＲＡｄｄ、およびアドレス終了信号ＡＴＥを出力する。レジスタアドレス情報ＲＡｄｄは切替スイッチ２１およびアドレス遷移検出回路２２に出力される。アドレス終了信号ＡＴＥは非同期制御回路１１に出力される。更に、切替スイッチ２１には外部端子２３から入力される外部アドレス情報Ａｄｄが入力され、レジスタアドレス情報ＲＡｄｄまたは外部アドレス情報Ａｄｄの何れか一方が選択されてアドレスバッファ回路２０に出力される。非同期制御信号ＡＳＹＣによりレジスタアドレス情報ＲＡｄｄが選択される。アドレスバッファ回路２０は、入力されたアドレス情報を内部アドレス情報ＩＡｄｄとしてロウデコーダ３１Ｒおよびコラムデコーダ３１Ｃに出力する。
尚、アドレスバッファ回路２０は電源起動時にハイレベルにリセットされ、内部アドレス情報ＩＡｄｄは最終アドレス（＃Ｆ；１６進数）を示す。これによって、レジスタアドレス情報ＲＡｄｄが初期番地（＃０；１６進数）を示す場合にも、後述するアドレス遷移検出回路２２がアドレス情報の遷移を検出し、ロウ系制御回路１３およびコラム系制御回路１４がメモリセルアレイのデータをアクセスする。

次に、アドレス情報に対する制御に関する回路部分について説明する。
アドレス遷移検出回路２２は、非同期動作時に機能する回路であり、入力された内部アドレス情報ＩＡｄｄのうち、ワード線（不図示）の切り替えに係るアドレス情報の遷移とビット線（不図示）の切り替えに係るアドレス情報の遷移を検出し、遷移検出パルス信号ＡＴＲを、ロウ系制御回路１３およびコラム系制御回路１４に出力する。一方、同期動作時にロウ系制御回路１３およびコラム系制御回路１４は、コマンドデコーダ１２が出力する指令信号ＣＯＭによって制御され、メモリセルアレイ３１をアクセスする。非同期動作時のワード線の切り替えについて、非同期動作時にアクセスするメモリ空間が１２８ＫＢｙｔｅの場合、５１２本のワード線それぞれに２０４８ビットのメモリセルが備わる。遷移検出パルス信号ＡＴＲは、ワード線の切り替えに係るアドレス情報からワード線の切り替わりを遷移検出し、ロウ系制御回路１３がワード線のリセットとビット線の初期化と切り替わり後のワード線の活性、コラム系制御回路１４がデータ読み出し回路１５とコラムデコーダ３１Ｃからデータ読み出し回路１５間のデータバス等のリセットと切り替わり後のビット線の活性／データ読み出し回路１５の活性を行う。ビット線の切り替えについて、非同期動作時にアクセスする２０４８のビット線を対象に遷移検出パルス信号ＡＴＲが、ビット線の切り替えに係るアドレス情報からビット線の切り替わりを遷移検出し、コラム系制御回路１４が、データ読み出し回路１５とコラムデコーダ３１Ｃからデータ読み出し回路１５間のデータバス等のリセットと切り替わり後のビット線の活性／データ読み出し回路１５の活性を行う。ロウ系制御回路１３およびコラム系制御回路１４は、各々、ロウデコーダ３１Ｒおよびコラムデコーダ３１Ｃに制御信号を出力する。コラム系制御回路１４は、データ読み出し回路１５に対しても制御信号を出力する。ロウデコーダ３１Ｒおよびコラムデコーダ３１Ｃは、各々、メモリセルアレイ３１のロウアドレスおよびコラムアドレスをデコードする。

次に、データの出力制御に関する回路部分について説明する。
レイテンシ制御回路１７は、同期動作時に作用し同期信号ＣＬＫに対応するＩ／Ｏバッファ回路１６を介してのデータの入出力の遅れを管理する機能であり、設定されたレイテンシ情報をＩ／Ｏ制御回路１８に出力する。レイテンシ制御回路１７にはＩ／Ｏ制御回路１８は、Ｉ／Ｏバッファ回路１６に対して制御信号を出力する。データ読み出し回路１５はセンスアンプ回路（不図示）を含む回路であり、メモリセルアレイ３１から読み出されたデータを増幅し、Ｉ／Ｏバッファ回路１６に出力する。Ｉ／Ｏバッファ回路１６では、Ｉ／Ｏ制御回路１８による制御に基づきデータを出力する。また、図示はされていないが、Ｉ／Ｏバッファ回路１６を介してデータが書き込まれる。さらに、レイテンシ制御回路１７には、非同期制御信号ＡＳＹＣが入力され、非同期動作時には前記管理機能を不活性にする。具体的には、非同期動作時に必要な制御のためのデバイス外部からの非同期制御信号（／ＲＡＳ信号、／ＣＡＳ信号またはデータマスク信号ＤＭ）に対応して、Ｉ／Ｏ制御回路１８がＩ／Ｏバッファ回路１６のＨｉｇｈ−Ｚ／Ｌｏｗ−Ｚを制御することにより、非同期動作時のデータはＩ／Ｏへ出力される。さらに、Ｉ／Ｏ制御回路１８にはパワーオンリセット信号ＰＯＲが入力される。Ｉ／Ｏ制御回路１８は、電源ＶＤＤ／ＶＤＤＱ（Ｉ／Ｏ用電源）が投入された時、Ｉ／Ｏバッファ回路１６をＨｉｇｈ−Ｚに制御する。同期動作時にＩ／Ｏバッファ回路１６がＬｏｗ−Ｚへ解除されるのは、レイテンシ制御回路１７による同期データの出力時である。一方、非同期動作時にＩ／Ｏバッファ回路１６がＬｏｗ−Ｚへ解除されるのは、デバイス外部からの非同期制御信号（／ＲＡＳ信号、／ＣＡＳ信号またはデータマスク信号ＤＭ）による非同期データの出力時である。つまり、Ｈｉｇｈ−ＺからＬｏｗ−Ｚへの制御について、非同期制御信号ＡＳＹＣがレイテンシ制御から非同期時の外部制御信号であるデバイス外部からの非同期制御信号へ切り替える。

次に、起動後の非同期読み出し動作について概略の動作を説明する。なお、詳細なタイミングチャートについては、図４、５に後述する。

まず、メモリ１が起動されることによりパワーオンリセット回路１０から出力されるパワーオンリセット信号ＰＯＲを受けて、またはパワーダウンモードからの復帰コマンド（同期信号ＣＬＫとその他の信号の何れかの組み合わせで入力）を受けて、非同期制御回路１１が非同期制御信号ＡＳＹＣを出力する。これにより、前述のように通常の同期動作状態であれば同期制御されるコマンドデコーダ１２、およびレイテンシ制御回路１７の同期制御部分をフルパススルーにする。更に、Ｉ／Ｏ制御回路１８がＩ／Ｏバッファ回路１６のＬｏｗ−Ｚ制御を非同期時の外部制御信号へ委ねるようにする。

また、パワーオンリセット信号ＰＯＲにより、通常（同期動作時）であれば、初期化シーケンスの終了後のアクティブコマンド＋所定レイテンシまでハイインピーダンス（以後、ＨｉＺと表記する。）状態に維持されるＩ／Ｏ出力端子が、非同期制御信号ＡＳＹＣにより解除される。これにより、非同期読み出し動作において、非同期時の外部制御信号であるデバイス外部からの非同期制御信号に対応したデータの出力が可能となる。

切替スイッチ２１は、非同期制御信号ＡＳＹＣが発せられていない通常の同期動作時には、外部アドレス情報Ａｄｄが選択されている。非同期制御信号ＡＳＹＣにより外部アドレス情報Ａｄｄに代えてレジスタアドレス情報ＲＡｄｄが選択される。

ロウ系制御回路１３およびコラム系制御回路１４は、コマンドデコーダ１２を通過した／ＲＡＳ信号、／ＣＡＳ信号、またはＤＭ０、ＤＭ１信号の立ち下りエッジに応答して動作する。この場合、／ＲＡＳ信号またはＤＭ０信号は、／ＣＡＳ信号またはＤＭ１信号の信号経路の断続制御に使用される。すなわち、／ＲＡＳ信号またはＤＭ０信号がローレベルである場合に信号経路が確立され、／ＣＡＳ信号ＤＭ１信号が伝搬される。ロウ系制御回路１３およびコラム系制御回路１４の動作によりメモリセルアレイ３１へのアクセスが行われる。尚、非同期動作時の外部制御信号は、少なくとも一つの外部制御信号であれば良い。例えば、／ＣＡＳ信号のみであっても良いし、ＤＭ１信号のみであっても良い。前述したアドレス遷移検出回路２２が出力する遷移検出パルス信号ＡＴＲによってワード線との切り替えとビット線の切り替えが、一つの外部制御信号で可能であるからである。

このとき、アドレスバッファ回路２０は、切替スイッチ２１を介して入力されるレジスタアドレス情報ＲＡｄｄをラッチする。不揮発性のアドレスレジスタ＆アドレスカウンタ１９は、／ＣＡＳの立ち上がりエッジでカウント動作を行い、所定アドレス情報に基づいて順次更新されるレジスタアドレス情報ＲＡｄｄを出力する。出力されたレジスタアドレス情報ＲＡｄｄは、／ＣＡＳの立ち下がりエッジでアドレスバッファ回路２０にラッチされ、内部アドレス情報ＩＡｄｄとしてロウ／コラムデコーダ３１Ｒ／３１Ｃに出力される。内部アドレス情報ＩＡｄｄにより指定される所定のアドレス空間のメモリセルが選択され、ブートプログラム等の初期化データがＩ／Ｏバッファ回路１６からから出力される。

このとき、順次更新される内部アドレス情報ＩＡｄｄによりメモリセルアレイ３１においてワード線を跨いで読み出しが継続する場合がある。メモリコントローラ６は、予め、メモリセルアレイ３１のアドレスマッピングを認識しているので、／ＣＡＳ信号（ＤＭ１信号）の立ち下りエッジの遷移回数が所定カウントに達する前の立ち上がりエッジで、／ＲＡＳ信号（ＤＭ０信号）もハイレベルに遷移させる。アドレス遷移検出回路２２は、／ＲＡＳ信号（ＤＭ０信号）の立ち上がりエッジを検出すると遷移検出パルス信号を出力し、ロウ系制御回路１３およびコラム系制御回路１４をリセットする。これにより、ワード線の切り替えを行うことができる。尚、一つの外部制御信号（／ＲＡＳ信号、／ＣＡＳ信号、ＤＭ０信号、ＤＭ１信号のどれか一つ）で非同期動作時を行わせるメモリシステムの場合、メモリコントローラは、前記アドレスマッピングに従い一つの外部制御信号のハイレベルとローレベルを繰り返す。ワード線の切り替えに相当するハイレベルとビット線の切り替えに相当するハイレベルの時間を、前記アドレスマッピングに従い制御する。この場合の遷移検出パルス信号ＡＴＲは、ワード線の切り替えに係るアドレス情報からワード線の切り替わりを遷移検出し、ロウ系制御回路１３がワード線のリセットとビット線の初期化と切り替わり後のワード線の活性、コラム系制御回路１４がデータ読み出し回路１５とコラムデコーダ３１Ｃからデータ読み出し回路１５間のデータバス等のリセットと切り替わり後のビット線の活性／データ読み出し回路１５の活性を行う。更に遷移検出パルス信号ＡＴＲは、ビット線の切り替えに係るアドレス情報からビット線の切り替わりを遷移検出し、コラム系制御回路１４が、データ読み出し回路１５とコラムデコーダ３１Ｃからデータ読み出し回路１５間のデータバス等のリセットと切り替わり後のビット線の活性／データ読み出し回路１５の活性を行う。

最終アドレスが認識されることにより不揮発性のアドレスレジスタ＆アドレスカウンタ１９から発せられるアドレス終了信号ＡＴＥが入力されること、またはローカルバス９を共有する同期型ＤＲＡＭ７の初期化シーケンスを構成するコマンド（同期信号ＣＬＫ、／ＲＡＳ信号、／ＣＡＳ信号、その他の信号の何れかの組み合わせ）に応じた指令信号ＥＭＲＳが入力されることにより、非同期制御回路１１が非同期制御信号ＡＳＹＣをリセットする。これにより、非同期動作は終了し、通常の同期動作状態に移行する。

図３は、非同期制御回路１１の一例を示す回路図である。同期信号ＣＬＫ、／ＲＡＳ信号、／ＣＡＳ信号、およびその他の信号の何れかの組み合わせで構成されるパワーダウンコマンドを構成する信号群が入力される復帰判定回路２５は、パワーダウン状態からの復帰を検出し、復帰信号ＰＤＥＸＩＴを出力する。更に、同期信号ＣＬＫ、／ＲＡＳ信号、／ＣＡＳ信号、およびその他の信号の何れかの組み合わせで構成される同期型ＤＲＡＭ７の初期化シーケンスを構成する信号群が入力される復帰判定回路２５は、同期動作のための初期化シーケンスを検出し、指令信号ＥＭＲＳを出力する。また、同期信号ＣＬＫ、／ＲＡＳ信号、／ＣＡＳ信号、およびその他の信号の何れかの組み合わせで構成される同期型フラッシュメモリ８の初期化シーケンスを構成する信号群が入力される復帰判定回路２５は、同期動作のための初期化シーケンスを検出し、指令信号ＰＲＥを出力する。第１の論理和ゲート２６は、パワーオンリセット信号ＰＯＲおよび復帰信号ＰＤＥＸＩＴが入力される。第２の論理和ゲート２７は、アドレス終了信号ＡＴＥと、同期型ＤＲＡＭ７の初期化シーケンスを構成するコマンド群を認識した指令信号ＥＭＲＳまたは同期型フラッシュメモリ８の初期化シーケンスを構成するコマンド群を認識した指令信号ＰＲＥが入力される。第１の論理和ゲート２６、第２の論理和ゲート２７は、各々、フリップフロップ回路２８のセット端子、リセット端子に入力される。フリップフロップ回路２８から非同期制御信号ＡＳＹＣが出力される。非同期制御信号ＡＳＹＣは、パワーオンリセット信号ＰＯＲまたは復帰信号ＰＤＥＸＩＴによって活性化され、同期型ＤＲＡＭ７の指令信号ＥＭＲＳまたは同期型フラッシュメモリ８の指令信号ＰＲＥまたはアドレス終了信号ＡＴＥによって非活性化される。尚、前記指令信号ＥＭＲＳは、同期型フラッシュメモリ８を選択するチップセレクト信号ＣＳを無効化することによって、同期型ＤＲＡＭ７の初期化シーケンスが認識できる。

図４、５は、同期型フラッシュメモリ８におけるシステム起動後の非同期読み出し動作を示すタイミングチャートである。メモリシステム１におけるローカルバス９上のタイミングチャートでの位置付けと合わせ示したものである。図４は、システム起動後のメモリコントローラ６から発せられる同期信号ＣＬＫが安定状態に移行する前段階での同期型フラッシュメモリ８からの非同期読み出し動作を示す。図５は、同期型フラッシュメモリ８からの非同期読み出し動作が同期型ＤＲＡＭ７の初期化シーケンス期間まで延長される場合の動作を示す。上段のタイミングチャートはローカルバス９上の各種信号線のシステム起動後のタイミングチャートを示す。下段に同期型フラッシュメモリ８の非同期動作時のタイミングチャートを示す。

図４では、上段のタイミングチャートにおいて、期間（Ａ）は、システム起動直後でありメモリコントローラ６の動作が安定しない期間を示す。同期信号ＣＬＫが安定供給されない期間である。期間（Ｂ）は、同期信号ＣＬＫが安定供給される期間である。期間（Ｂ）は、同期型フラッシュメモリ８または同期型ＤＲＡＭ７の初期化シーケンスの期間である。期間（Ｃ）は、同期型フラッシュメモリ８と同期型ＤＲＡＭ７の初期化シーケンスが終了し、通常の同期動作が行われる期間である。図４では、同期型フラッシュメモリ８に対する読み出し動作が記載されている。尚、期間（Ａ）には、同期型ＤＲＡＭ７と同期型フラッシュメモリ８への初期設定シーケンス（期間（Ｂ））のための前処理を含む。

同期型フラッシュメモリ８の非同期読み出し動作期間（Ｘ１）は、期間（Ａ）において実行される。期間（Ａ）において電源電圧が立ちあがった後に実行される。メモリコントローラ６からは外部アドレス情報Ａｄｄはドントケアの状態であり有効なアドレス情報は発せられない。この期間に同期型フラッシュメモリ８への非同期動作が起動される。／ＲＡＳ信号がハイレベルからローレベルに遷移しローレベルが維持された状態で／ＣＡＳ信号が遷移する。／ＲＡＳ信号の立ち下がりに対応してワード線／ビット線等が活性化し、／ＣＡＳ信号の立ち下がりに対応してデータ読み出し回路１５等が活性化し、メモリセルデータがＩ／Ｏへ出力される。／ＣＡＳ信号の立ち上がりに対応してアドレスカウンタ１９がカウント動作を行い、順次、レジスタアドレス情報ＲＡｄｄが更新される。これが内部アドレス情報ＩＡｄｄとしてメモリセルアレイ３１にアクセスし、Ｉ／Ｏ端子に、順次データが出力される。尚、非同期動作時の外部制御信号は、少なくとも一つの外部制御信号（／ＲＡＳ信号または／ＣＡＳ信号）であれば良い。

非同期読み出し動作の終了は、アドレスレジスタ１９に予め格納されている、終了アドレスまたはアドレスカウント数に応じて終了とされる。期間（Ａ）において全てのデータの読み出しが終了するので、期間（Ｂ）において、同期型フラッシュメモリ８または同期型ＤＲＡＭ７に向けて発せられるコマンド指令用の制御信号または外部アドレスＡｄｄは、非同期読み出し動作と衝突することはない。

同期型フラッシュメモリ８の非同期読み出し動作において、メモリコントローラ６から外部アドレス情報Ａｄｄを発する必要はない。また、同期型フラッシュメモリ８または同期型ＤＲＡＭ７の初期化シーケンスが開始される前であるため、同期型フラッシュメモリ８または同期型ＤＲＡＭ７に向けてコマンド指令用の制御信号を発する必要はない。このため、同期型フラッシュメモリ８の非同期読み出し制御用として、／ＲＡＳ信号、／ＣＡＳ信号等の制御信号を使用することができる。

同期型フラッシュメモリ８の非同期読み出し動作において、メモリコントローラ６から外部アドレス情報Ａｄｄを発する必要はなく出力タイミング精度の問題も起きないので、非同期読み出しは従来よりも高速に出来る。具体的には、ブートセクタのロードを行う場合、例えば、８バイトのＩ／Ｏ構成のメモリデバイスで、１２８Ｋバイト（１Ｍビット）のアドレス空間にアクセスする場合、アドレス情報の転送スピードが速い（例えば１００ＭＨｚ）ので起動後のブートセクタの総読出し時間（≒１６０μｓ）を短縮できる。前記期間（Ａ）において全てのデータの読み出しが終了する。

図５では、上段のタイミングチャートにおいて、期間（Ｏ）は、同期信号ＣＬＫが安定供給される期間である。同期型フラッシュメモリ８の初期化シーケンス期間（Ｂ）に先立ち、同期型ＤＲＡＭ７の初期化シーケンス期間（Ｏ）が行われる期間である。期間（Ａ）、（Ｂ）、（Ｃ）は図４の場合と同様であるので、ここでの説明は省略する。

同期型フラッシュメモリ８の非同期読み出し動作期間（Ｘ２）は、期間（Ａ）から期間（Ｏ）に跨って実行される。期間（Ａ）において電源電圧が立ちあがった後に実行が開始される。非同期読み出し動作の終了は、期間（Ｏ）内において行われる。期間（Ｏ）ではメモリコントローラ６からコマンド（ＰＲＥ、ＡＲＦ、ＭＲＳ、ＥＭＲＳ）が発せられるので、制御信号または／およびアドレス情報はコマンド指令に使用される場合がある。そこで、非同期読み出し動作においてメモリコントローラ６から同期型フラッシュメモリ８に発せられる制御信号は、同期型ＤＲＡＭ７の初期化シーケンスに使用されない信号である必要がある。図５では、データマスク信号ＤＭ０、ＤＭ１信号を使用する場合を例示している。ＤＭ０信号がハイレベルからローレベルに遷移しローレベルが維持された状態でＤＭ１信号が遷移する。ＤＭ０信号の立ち下がりに対応してワード線／ビット線等が活性化し、ＤＭ１信号の立ち下がりに対応してデータ読み出し回路１５等が活性化し、メモリセルデータがＩ／Ｏへ出力される。ＤＭ１信号の立ち上がりに対応してアドレスカウンタ１９がカウント動作を行い、順次、レジスタアドレス情報ＲＡｄｄが更新される。これが内部アドレス情報ＩＡｄｄとしてメモリセルアレイ３１にアクセスし、Ｉ／Ｏ端子に、順次データが出力される。尚、非同期動作時の外部制御信号は、少なくとも一つの外部制御信号（ＤＭ０信号またはＤＭ１信号）であれば良い。

非同期読み出し動作の終了は、同期型ＤＲＡＭ７の初期化シーケンスにおける一連のコマンド群のうち、最後のコマンドであるＥＭＲＳコマンドを検出することにより行われる。非同期読み出し動作で期間（Ａ）内に全てのデータの読み出しが完了しない場合、また、メモリコントローラ６が途中で非同期読み出し動作を中断した場合等にも、確実に非同期読み出し動作を終了させることができる。

同期型フラッシュメモリ８の非同期読み出し動作において、ＤＭ０信号、ＤＭ１信号を使用することができローカルバス９上の外部アドレス情報Ａｄｄを無効とすることができる。

ここで、同期型フラッシュメモリ８は同期型不揮発性メモリの一例である。不揮発性のアドレスレジスタ＆アドレスカウンタ１９は不揮発性のアドレスレジスタおよびアドレスカウンタの一例である。外部端子２３は外部アドレス端子の一例である。切替スイッチ２１はスイッチ部の一例である。アドレス遷移検出回路２２はアドレス遷移検出部の一例であり、遷移検出パルス信号は制御パルスの一例である。

また、メモリシステム１は、メモリシステムの一例であり、同期型ＤＲＡＭ７は他デバイスの一例であり、ローカルバス９はコマンドが伝搬する信号線の一例である。同期型フラッシュメモリ８または同期型ＤＲＡＭ７の初期化シーケンスの期間に与えられるコマンド（ＰＲＥ、ＡＲＦ、ＭＲＳ、ＥＭＲＳ）は、初期化コマンドの一例である。復帰判定回路２５とコマンドデコーダ１２はコマンド監視部の一例であり、指令信号ＰＲＥ、ＥＭＲＳは所定コマンドの一例である。

以上、詳細に説明したように、本発明の実施形態によれば、電源投入やパワーダウンコマンドによるパワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う際、同期型フラッシュメモリ８にはメモリコントローラ６から少なくとも一つの外部制御信号（／ＲＡＳ信号、／ＣＡＳ信号、ＤＭ０信号、ＤＭ１信号のどれか一つ）が供給される。この制御信号をトリガとして、同期型フラッシュメモリ８の内部にある不揮発性のアドレスレジスタ＆アドレスカウンタ１９を構成するアドレスカウンタをカウントすることができる。この際、予め（パワーダウン状態へ移行する前）、不揮発性の記憶素子で構成された不揮発性のアドレスレジスタ＆アドレスカウンタ１９を構成するアドレスレジスタに所定アドレス情報が格納されているので、初期アドレス情報、終期アドレス情報、アドレス数などの情報を得てアドレスカウンタをカウントすることができる。

このため、非同期のデータ読み出し動作を行う際、外部端子２３を介して外部アドレス情報Ａｄｄを入力する必要はない。メモリコントローラ６が起動後の不安定な動作状態にある場合にも、非同期動作を行う同期型フラッシュメモリ８に対して制御信号（／ＲＡＳ、／ＣＡＳ、ＤＭ０，ＤＭ１）を出力してやればよく、起動後の不安定動作期間にメモリコントローラ６にかかる負担を軽減することができる。

また、制御信号（／ＲＡＳ、／ＣＡＳ、ＤＭ０，ＤＭ１）と外部アドレス情報Ａｄｄとの出力タイミングを調整する等の煩雑さからも解消される。すなわち、両信号の出力タイミングについて十分な精度が確保できないという問題から解放される。さらに、出力タイミングの精度を確保するためにメモリコントローラ６から出力される信号の転送スピードを遅くする必要もなくなり、起動後の非同期データ読み出し時間の短縮を図ることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、メモリコントローラ１として、同期型フラッシュメモリ８と同期型ＤＲＡＭ７がローカルバス９に接続される構成を例示したが、本発明は、これに限定されるものではない。同期型ＤＲＡＭ７以外の他デバイスでもよいことは言うまでもない。また、ローカルバス９に接続されるメモリデバイスの数に制限はない。同期型フラッシュメモリ８は、不揮発性メモリであれば良く、不揮発性メモリの原理作用は問わない。不揮発性のアドレスレジスタの記憶構造、記憶方法、回路構成は問わない。
また、同期型ＤＲＡＭ７／同期型フラッシュメモリ８の初期化シーケンスコマンドのうちモードレジスタセットコマンドＥＭＲＳ／プリチャージコマンドＰＲＥの検出により非同期読み出し動作を終了する構成を例にとり説明したが、本発明はこれに限定されるものではない。初期化シーケンスを構成するコマンドであれば適用することができる。また、パワーダウン状態からの復帰を検出する構成は、クロックイネーブル信号ＣＫＥと同期信号ＣＬＫの組み合わせでも良い。また、非同期制御回路１１の機能はコマンドデコーダ１２に含ませることもできる。また、非同期時のデータの出力制御について、Ｉ／Ｏ制御回路１８がＩ／Ｏバッファ回路１６のＬｏｗ−Ｚ制御を非同期時の外部制御信号（／ＲＡＳ信号、／ＣＡＳ信号）へ委ねることに代えて、非同期制御信号ＡＳＹＣのみでＬｏｗ−Ｚ制御を行っても良い。この場合、非同期動作期間中のＩ／Ｏバッファ回路１６はＬｏｗ−Ｚ制御であり、／ＲＡＳ信号、／ＣＡＳ信号の立ち上がりにおいてもデータは途切れることなく（Ｈｉｇｈ−Ｚへ移行することなく）次のデータ変化まで前データを出力し続ける。ワード線の切り替え時の前後データも途切れることはない。非同期動作時のアドレス情報の転送スピードを更に早く（例えば２００ＭＨｚ）することができる。２５６Ｋバイト（２Ｍビット）のＩＰＬに対応できる。メモリコントローラのデータラッチの有効期間が２倍になるからである。

本発明の実施形態のシステム構成図である。 実施形態の同期型メモリの回路ブロック図である。 非同期制御回路１１の回路図である。 実施形態の動作を示す一のタイミングチャートである。 実施形態の動作を示す他のタイミングチャートである。

符号の説明

１ メモリシステム
２ ＣＰＵ
３、６ メモリコントローラ
４ ＮＡＮＤ型フラッシュメモリ
５ バス
７ 同期型ＤＲＡＭ
８ 同期型フラッシュメモリ
９ ローカルバス
１０ パワーオンリセット回路
１１ 非同期制御回路
１２ コマンドデコーダ
１３ ロウ系制御信号
１４ コラム系制御信号
１５ データ読み出し回路
１６ Ｉ／Ｏバッファ回路
１７ レイテンシ制御回路
１８ Ｉ／Ｏ制御回路
１９ アドレスレジスタ＆アドレスカウンタ
２０ アドレスバッファ回路
２１ 切替スイッチ
２２ アドレス遷移検出回路
２３ 外部端子
２５ 復帰判定回路
２６ 第１の論理和ゲート
２７ 第２の論理和ゲート
２８ フリップフロップ回路
３１ メモリセルアレイ
３１Ｃ コラムデコーダ
３１Ｒ ロウデコーダ
Ａｄｄ 外部アドレス情報
ＡＬ アドレスラッチ信号
ＡＳＹＣ 非同期制御信号
ＡＴＥ アドレス終了信号
ＡＴＲ 遷移検出パルス信号
ＣＬＫ 同期信号
ＣＮＴ 非同期制御信号
ＣＯＭ 指令信号
ＥＭＲＳ 指令信号
ＰＲＥ 指令信号
ＩＡｄｄ 内部アドレス情報
ＰＤＥＸＩＴ 復帰信号
ＰＯＲ パワーオンリセット信号
ＲＡｄｄ レジスタアドレス情報

Claims (18)

1. パワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う同期型不揮発性メモリであって、
   予め、所定アドレス情報が格納されてなる不揮発性記憶素子で構成されたアドレスレジスタと、
   前記非同期のデータ読み出し動作時に、前記所定アドレス情報を基準とし外部から供給される制御信号をトリガとして、アドレス情報を生成するアドレスカウンタと、
   前記非同期のデータ読み出し動作時に、外部アドレス端子に代えて前記アドレスカウンタを選択するスイッチ部とを備えることを特徴とする同期型不揮発性メモリ。
2. 前記アドレスカウンタにより生成される前記アドレス情報のうちワード線の切り替えに係るアドレス情報の遷移に応じて、制御パルスを出力するアドレス遷移検出部を備えることを特徴とする請求項１に記載の同期型不揮発性メモリ。
3. 前記所定アドレス情報は、前記非同期のデータ読み出し動作の開始アドレス情報であることを特徴とする請求項１または２に記載の同期型不揮発性メモリ。
4. 前記所定アドレス情報は、前記非同期のデータ読み出し動作の終了アドレス情報であることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の同期型不揮発性メモリ。
5. 前記所定アドレス情報は、前記非同期のデータ読み出し動作の終了アドレス情報を決定するアドレスカウンタのカウントアップ数であることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の同期型不揮発性メモリ。
6. 同期動作のための初期化コマンドを監視するコマンド監視部を備え、
   前記初期化コマンドに応じて、前記非同期のデータ読み出し動作を終了することを特徴とする請求項１乃至３の少なくとも何れか１項に記載の同期型不揮発性メモリ。
7. 前記コマンド監視部は、コマンドが伝搬する信号線を共有する他デバイスの初期化コマンドであって、自らの同期動作に係るコマンド発行前に発行される他デバイスの所定コマンドを監視することを特徴とする請求項６に記載の同期型不揮発性メモリ。
8. 前記コマンド監視部は、コマンドが伝搬する信号線を共有する自デバイスの初期化コマンドであって、自らの同期動作に係るコマンドを監視することを特徴とする請求項６に記載の同期型不揮発性メモリ。
9. 前記スイッチ部は、前記アドレスカウンタが前記終了アドレス情報を生成すること、または前記コマンド監視部が前記所定コマンドを検出することに応じて、前記外部アドレス端子を選択することを特徴とする請求項４乃至８の少なくとも何れか１項に記載の同期型不揮発性メモリ。
10. パワーダウン状態からの起動後の所定期間に非同期のデータ読み出し動作を行う同期型不揮発性メモリと、メモリコントローラとを備えたメモリシステムであって、
    前記同期型不揮発性メモリは、
    予め、所定アドレス情報が格納されてなる不揮発性記憶素子で構成されたアドレスレジスタと、
    前記非同期のデータ読み出し動作時に、前記所定アドレス情報を基準とし前記メモリコントローラから供給される制御信号をトリガとして、アドレス情報を生成するアドレスカウンタと、
    前記非同期のデータ読み出し動作時に、外部アドレス端子に代えて前記アドレスカウンタを選択するスイッチ部とを備えることを特徴とするメモリシステム。
11. 前記メモリコントローラは、前記パワーダウン状態へ移行する前に前記所定アドレス情報を前記同期型不揮発性メモリへ書き込む制御部を備えることを特徴とする請求項１０に記載のメモリシステム。
12. 前記メモリコントローラは、前記他デバイスの初期化コマンドを発行しつつ、前記他デバイスの初期化コマンドに使用しない前記制御信号によって前記非同期のデータ読み出しを同時処理する機能を備えることを特徴とする請求項１０または１１に記載のメモリシステム。
13. コマンドが伝搬する信号線を共有する他デバイスを備え、
    前記同期型不揮発性メモリから前記非同期のデータ読み出し動作時に読み出されるデータは、前記他デバイスに格納されることを特徴とする請求項１０または１１に記載のメモリシステム。
14. 前記同期型不揮発性メモリは、
    同期動作のための初期化コマンドを監視するコマンド監視部を備え、
    前記初期化コマンドに応じて、前記非同期のデータ読み出し動作を終了することを特徴とする請求項１０または１１に記載のメモリシステム。
15. 前記コマンド監視部は、他デバイスの初期化コマンドであって、自らの同期動作に係るコマンド発行前に発行される他デバイスの所定コマンドを監視することを特徴とする請求項１４に記載のメモリシステム。
16. 前記コマンド監視部は、コマンドが伝搬する信号線を共有する自デバイスの初期化コマンドであって、自らの同期動作に係るコマンドを監視することを特徴とする請求項１４に記載のメモリシステム。
17. 前記同期型不揮発性メモリは、
    非同期動作時にＩ／Ｏバスをロウインピーダンスに維持し、前記アドレスカウンタのアドレス情報に従ったメモリデータ群をハイインピーダンスへ移行することなく出力するＩ／Ｏバッファ回路を備えることを特徴とする請求項１０または１１に記載のメモリシステム。
18. 前記同期型不揮発性メモリは、
    ワード線の切り替え前のメモリデータと切り替え後のメモリデータをハイインピーダンスへ移行することなく出力するＩ／Ｏバッファ回路を備えることを特徴とする請求項１７に記載のメモリシステム。

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