JP2005141828A

JP2005141828A - 半導体記憶装置

Info

Publication number: JP2005141828A
Application number: JP2003376736A
Authority: JP
Inventors: Toru Koga; 徹古賀; Tomohiro Kawakubo; 智広川久保; Tatsuya Kanda; 達哉神田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-11-06
Filing date: 2003-11-06
Publication date: 2005-06-02
Anticipated expiration: 2023-11-06
Also published as: DE602004014459D1; CN1614716A; CN100429723C; JP4386706B2; EP1530219A2; EP1530219B1; US6845055B1; EP1530219A3

Abstract

【課題】同期モードのパワーダウン状態から、ＣＲセットを介さずに非同期モードに遷移が可能で、且つ余分な回路を不要とした半導体記憶装置を提供する。
【解決手段】状態選択部１２０は、予め入力された状態選択信号ｍｒａ０８ｚにより、既存の内部信号である、パワーダウン状態の際に遷移する内部信号と、遷移しない内部信号の何れかを選択して同期・非同期設定部１１０に受け渡すことで、パワーダウン状態からスタンバイ状態へ復旧する際に同期モードまたは非同期モードいずれのスタンバイ状態へ遷移するかを選択し、同期・非同期設定部１１０は、選択に応じて、同期モードと非同期モードとの間を遷移させるための信号を生成する。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、外部クロックに対し同期または非同期の動作モードを有する半導体記憶装置に関する。

従来、内部電源電圧を発生する内部（昇圧、降圧）電源回路を持つデバイスの低消費電力化の実現のために、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置の動作状態によって、これら内部電源回路を最適に制御することが行われている。

具体的には、半導体記憶装置のアクティブ状態、スタンバイ状態において、常時、もしくは活性化時に活性化される昇圧電位検出回路を設置し、ワード線を昇圧する昇圧回路の最適動作が行われている。

近年の携帯機器においては、更なる低消費電力化が求められており、搭載デバイスの電力消費を抑制するに当たり、上記の動作モードに加え、内部電源回路による内部電源電圧の発生を停止するパワーダウンモード機能を搭載する半導体記憶装置が登場している（例えば、特許文献１参照）。

また、データ転送の効率を高めるため、データを外部クロックと同期させる同期モードの搭載も必要となり、動作モードとして、パワーダウン動作と同期、非同期動作を兼ね備えた半導体記憶装置の必要性が高まっている。

図６は、パワーダウン状態を有し外部クロックに対し同期、非同期の動作モードを有する半導体記憶装置の状態遷移図である。
図のように、半導体記憶装置に外部電源電圧を投入すると（パワーアップ状態Ｔ１０）、ポーズ時間Ｔ１１を経た後に非同期モードのスタンバイ状態Ｔ１２となる。

スタンバイ状態Ｔ１２からは、後述するチップイネーブル端子ＣＥ２（以下ＣＥ２端子という）から入力される推移信号ｃｅ２を低電位（以下“Ｌ”または“Ｌ”レベルという）にすることで、非同期モードのパワーダウン状態Ｔ１３へ遷移する。なお、図示を省略しているが、スタンバイ状態Ｔ１２からは非同期モードでのアクティブ状態（リード（読み出し）、プログラム（書き込み）、イレース（消去）などの非同期オペレーション）への遷移が可能となる。

また、非同期モードのパワーダウン状態Ｔ１３からは、推移信号ｃｅ２を高電位（以下“Ｈ”または“Ｈ”レベルという）にすることで、非同期モードのスタンバイ状態Ｔ１２へ遷移（復旧）可能である。

非同期モードのスタンバイ状態Ｔ１２において、後述のＣＲセットコマンドの１つである、信号ａ１５ｚを“Ｈ”として同期モードの設定を行うと（同期モードへのＣＲセット状態Ｔ１４）、同期モードのスタンバイ状態Ｔ１５へ遷移する。一方、同期モードのスタンバイ状態Ｔ１５において、信号ａ１５ｚ＝“Ｌ”として非同期モードの設定を行うと（非同期モードへのＣＲセット状態Ｔ１４）、非同期モードのスタンバイ状態Ｔ１２へ遷移する。

同期モードのスタンバイ状態Ｔ１５からは、推移信号ｃｅ２＝“Ｌ”とすることで同期モードのパワーダウン状態Ｔ１６へ遷移する。なお、図示を省略しているがスタンバイ状態Ｔ１５からは、同期モードでのアクティブ状態（リード、プログラム、イレースなどの非同期オペレーション）への遷移が可能となる。

また、同期モードのパワーダウン状態Ｔ１６からは、推移信号ｃｅ２＝“Ｈ”とすることで、同期モードのスタンバイ状態Ｔ１５へ遷移可能となる。
図７は、図６のような状態遷移を可能とするモードレジスタの構成図である。

モードレジスタ５０は、状態選択部５１と、同期・非同期設定部５２とから構成される。
状態選択部５１は、図示しないコントロールレジスタからＣＲセットコマンド、ＣＥ２端子からは状態を選択する推移信号ｃｅ２を入力して、スタンバイ状態Ｔ１２、Ｔ１５、パワーダウン状態Ｔ１３、Ｔ１６、リード、プログラム、イレースなどのアクティブ状態を選択する。

同期・非同期設定部５２は、図示しないコントロールレジスタからのＣＲセットコマンドの１つである信号ａ１５ｚと、状態選択部５１で選択された状態の情報をもとに、スタンバイ状態Ｔ１２、Ｔ１５の場合は、同期モードと非同期モードとの間を遷移可能にするための状態遷移信号ｂｕｒｓｔｘを生成して外部に送出する。

従来において、パワーダウン状態への遷移は、非同期モードのみから、または図６の状態遷移図のように、同期、非同期のそれぞれの動作モードの範囲内で行われていた。すなわち、各々のパワーダウン状態からの復旧は事前に設定された動作モード（同期、非同期）への遷移のみであった。よって、図７のようなモードレジスタ５０で、パワーダウン状態からの復旧の際は、ＣＥ２端子の推移信号ｃｅ２を基とした状態遷移信号ｂｕｒｓｔｘを発生させていた。
特開２００３−１６２８９５号公報

しかし、最近では動作モードの細やかな設定による消費電力の抑制と、高速データ転送を両立させるため、同期モードからＣＲセット状態を介さずに非同期モードに遷移させる動作、つまり、チップのイニシャライズ動作要求（Reset To Page）が強くなっている。

このような動作を従来の図７のようなモードレジスタで行う場合、１．現在の動作モード設定情報とパワーダウン状態からの復旧後の設定情報（同期、非同期のいずれを選択するか）、２．ＣＥ２端子からの入力情報、３．パワーダウン状態からの復旧完了情報、の３つの情報信号をもとにしたスタンバイ状態を作る必要がある。

しかし、これには、フィルター回路によるＣＥ２端子のノイズ対策、パワーダウン状態選択信号とＣＥ２端子状態との整合性（推移信号ｃｅ２へのディレイの付加）の調整、などの対策を行う必要があった。

これら対策用回路の増加により電流増加、面積増加が問題となる。
本発明は上記の点に鑑みてなされたものであり、同期モードのパワーダウン状態から、ＣＲセットを介さずに非同期モードに遷移が可能で、且つ余分な回路を不要とした半導体記憶装置を提供することを目的とする。

本発明では上記問題を解決するために、外部クロックに対し同期または非同期の動作モードを有する半導体記憶装置において、図１に示すように、同期モードと非同期モードとの間を遷移させるための信号（図中では状態遷移信号ｂｕｒｓｔｘ）を生成する同期・非同期設定部１１０と、予め入力された状態選択信号ｍｒａ０８ｚにより、パワーダウン状態の際に遷移する内部信号（図中ではスタータ信号ｓｔｔｐｄｚ）と、遷移しない内部信号（図中ではスタータ信号ｓｔｔｄｘ）の何れかを選択して同期・非同期設定部１１０に受け渡すことで、パワーダウン状態からスタンバイ状態へ復旧する際に同期モードまたは非同期モードいずれのスタンバイ状態へ遷移するかを選択する状態選択部１２０と、を有することを特徴とする半導体記憶装置が提供される。

このような構成によれば、状態選択部１２０は、予め入力された状態選択信号により、既存の内部信号である、パワーダウン状態の際に遷移する内部信号と、遷移しない内部信号の何れかを選択して同期・非同期設定部１１０に受け渡すことで、パワーダウン状態からスタンバイ状態へ復旧する際に同期モードまたは非同期モードいずれのスタンバイ状態へ遷移するかを選択し、同期・非同期設定部１１０は、選択に応じて、同期モードと非同期モードとの間を遷移させるための信号を生成する。

本発明の半導体記憶装置によれば、パワーダウン状態から同期モードまたは非同期モード、いずれのスタンバイ状態へ復帰するかを、状態選択信号により、既存の内部信号である、パワーダウン状態の際に遷移する内部信号と、遷移しない内部信号の何れかを選択することで決定するので、内部電位との整合性が保たれ、余分な回路を付加する必要がなくなる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の実施の形態の半導体記憶装置の要部を示した概略構成図である。
また図２は、本発明の実施の形態の半導体記憶装置の状態遷移図である。

本発明の実施の形態の半導体記憶装置は、モードレジスタ１００、ＶＤＤスタータ回路２１０、Ｖｉｉスタータ回路２２０、クロックバッファ回路２３０、アドレスラッチ回路２４０、Ｉ／Ｏバッファ回路２５０、記憶部２６０を有している。

モードレジスタ１００は、同期・非同期設定部１１０と、状態選択部１２０とを有している。
同期・非同期設定部１１０は、同期モードと非同期モードとの間を遷移させるための状態遷移信号ｂｕｒｓｔｘを生成する。

状態選択部１２０は、予め入力された状態選択信号ｍｒａ０８ｚにより、同期モードのパワーダウン状態Ｔ７の際に遷移する既存の内部信号である内部電源回路のスタータ信号ｓｔｔｐｄｚと、遷移しない既存の内部信号である外部電源のスタータ信号ｓｔｔｄｘの何れかを選択して、同期・非同期設定部１１０へ受け渡すことで、同期モードのパワーダウン状態Ｔ７からスタンバイ状態Ｔ３、Ｔ６へ復旧する際に、非同期モードまたは同期モードいずれのスタンバイ状態Ｔ３、Ｔ６へ遷移するかを選択する。

ＶＤＤスタータ回路２１０は、図示しない外部電源端子と接続されており、外部電源電圧ＶＤＤが投入されると（パワーアップ状態Ｔ１）、スタータ信号ｓｔｔｄｘを発生する（例えば、“Ｈ”レベルにする）。

Ｖｉｉスタータ回路２２０は、昇圧回路や降圧回路などの図示しない内部電源回路と接続されており、スタータ信号ｓｔｔｐｄｚを発生する。スタータ信号ｓｔｔｐｄｚは、内部電源を使用するスタンバイ状態Ｔ３、Ｔ６や、図示を省略しているがリード（読み出し）、プログラム（書き込み）、イレース（消去）などの同期または非同期オペレーションを行うアクティブ状態では、例えば“Ｌ”レベルとなり、パワーダウン状態Ｔ４、Ｔ７では例えば“Ｈ”レベルに遷移する内部信号である。

クロックバッファ回路２３０は、図示しない外部クロック端子と接続されており、同期モードが選択された旨の状態遷移信号ｂｕｒｓｔｘが入力された場合には外部クロックｃｌｋを取り込み、非同期モードが選択された旨の状態遷移信号ｂｕｒｓｔｘが入力された場合には取り込まない。取り込んだ場合、外部クロックｃｌｋはＩ／０バッファ回路２５０に送出する。

アドレスラッチ回路２４０は、状態遷移信号ｂｕｒｓｔｘの入力により決定した、動作モードに応じて、図示しない外部アドレス入力端子から入力されたアドレスを保持し、アドレスに応じて記憶部２６０のメモリセルを選択する。

Ｉ／Ｏバッファ回路２５０は、外部クロックｃｌｋに同期する動作モードの場合は、外部クロックに同期して、図示しない外部入力端子により入力されたデータを記憶部２６０にプログラムしたり、記憶部２６０に記憶されたデータをリードする。

記憶部２６０は、図示を省略するが、メモリセルがマトリクス状に配列されたセルアレーと、入力されたアドレスに応じてメモリセルを選択するためのロウデコーダ、コラムデコーダや、センスアンプ、ライトアンプなどからなる。

以下、簡単に図１の回路の動作を図２の状態遷移図を用いて説明する。
外部電源電圧ＶＤＤが図示しない外部電源端子により投入されると、パワーアップ状態Ｔ１となり、ポーズ時間Ｔ２を介して非同期モードのスタンバイ状態Ｔ３に遷移する。ここで、図示しないＣＥ２端子により入力される推移信号ｃｅ２が“Ｌ”になると、パワーダウン状態Ｔ４となる。パワーダウン状態Ｔ４において、推移信号ｃｅ２が“Ｈ”になるとスタンバイ状態Ｔ３に復帰する。

非同期モードのスタンバイ状態Ｔ３の場合は、ＣＲセットコマンドである信号ｆｔｎｅｎｔｚと、信号ａ１５ｚは、例えば、ともに“Ｈ”であり、同期・非同期設定部１１０から出力される状態遷移信号ｂｕｒｓｔｘは、例えば、“Ｈ”となり、クロックバッファ回路２３０及びアドレスラッチ回路２４０に入力される。

クロックバッファ回路２３０は、“Ｈ”レベルの状態遷移信号ｂｕｒｓｔｘを入力すると、外部クロックｃｌｋの取り込みを中止させる。これによって、記憶部２６０に対して、外部クロックｃｌｋに非同期な消費電力の少ないデータの入出力が、アドレスラッチ回路２４０及びＩ／Ｏバッファ回路２５０によってなされる。

非同期モードのスタンバイ状態Ｔ３の際に、図示しないコントロールレジスタからＣＲセットコマンドとして、“Ｈ”レベルの信号ｆｔｎｅｎｔｚ及び“Ｌ”レベルの信号ａ１５ｚがモードレジスタ１００の同期・非同期設定部１１０に入力されると（同期モードへのＣＲセット状態Ｔ５）、同期モードのスタンバイ状態Ｔ６に遷移する。このとき同期・非同期設定部１１０は、“Ｌ”レベルの状態遷移信号ｂｕｒｓｔｘをクロックバッファ回路２３０、アドレスラッチ回路２４０に出力する。

クロックバッファ回路２３０は、“Ｌ”レベルの状態遷移信号ｂｕｒｓｔｘを入力すると、外部クロックｃｌｋを取り込み、Ｉ／Ｏバッファ回路２５０に送出する。これによって、記憶部２６０に対してのデータの入出力の際に、外部クロックと同期させてデータ転送の効率を高めた処理が行われる。

同期モードのスタンバイ状態Ｔ６の際に、推移信号ｃｅ２が“Ｌ”レベルとなると、パワーダウン状態Ｔ７に遷移する。
パワーダウン状態Ｔ７において、推移信号ｃｅ２が“Ｈ”レベルとなると、モードレジスタ１００の状態選択部１２０は、予め入力された状態選択信号ｍｒａ０８ｚにより、ＶＤＤスタータ回路２１０で発生されているスタータ信号ｓｔｔｄｘか、Ｖｉｉスタータ回路２２０で発生されパワーダウン状態Ｔ７で電位のレベルが遷移するスタータ信号ｓｔｔｐｄｚの何れかを選択して、同期・非同期設定部１１０へ受け渡す。

例えば、パワーダウン状態Ｔ７の後に、非同期モードのスタンバイ状態Ｔ３へ遷移させたい場合には、図２のように、状態選択信号ｍｒａ０８ｚを“Ｌ”レベルとしておき、スタータ信号ｓｔｔｐｄｚを選択するようにし、同期モードのスタンバイ状態Ｔ６へ復帰させたい場合には、状態選択信号ｍｒａ０８ｚを“Ｈ”レベルとしておき、スタータ信号ｓｔｔｄｘを選択するようにする。

このように、同期モードのパワーダウン状態Ｔ７から、非同期モードのスタンバイ状態Ｔ３か、同期モードのスタンバイ状態Ｔ６を選択して復帰させる際には、ＣＥ２端子からの入力を用いないことから、端子ノイズ対策は不要となり、また既存のスタータ信号ｓｔｔｄｘ、ｓｔｔｐｄｚを用いることで、内部電位との整合性は保たれるので、余分な回路は不要になる。

次に、モードレジスタ１００の詳細を説明する。
図３は、本発明の実施の形態のモードレジスタの回路図である。
本発明の実施の形態のモードレジスタ１００は、前述したように、同期・非同期設定部１１０と、状態選択部１２０とからなる。

同期・非同期設定部１１０は、直列に接続されたｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下ｎＭＯＳトランジスタと称する）Ｍ０、Ｍ１を有し、ｎＭＯＳトランジスタＭ０の一方の入出力端子は接地され、他方の入出力端子はｎＭＯＳトランジスタＭ１の一方の入出力端子と接続される。ｎＭＯＳトランジスタＭ０のゲートには、図示しないコントロールレジスタからの信号ａ１５ｚ、ｎＭＯＳトランジスタＭ１のゲートにも図示しないコントロールレジスタからの信号ｆｔｎｅｎｔｚが入力される。

また、ｎＭＯＳトランジスタＭ２、Ｍ４、ｐチャネルＭＯＳＦＥＴ（以下ｐＭＯＳトランジスタと称する）Ｍ３、Ｍ５で構成されるラッチを有し、前述のｎＭＯＳトランジスタＭ１の他方の入出力端子からの信号が、このラッチに入力される。なお、このラッチの電源は外部電源電圧ＶＤＤである。

また、上述のラッチと、ｎＭＯＳトランジスタＭ１の他方の入出力端子間に、一方の入出力端子を接続したｎＭＯＳトランジスタＭ６を有している。このｎＭＯＳトランジスタＭ６の他方の入出力端子は接地されており、ゲートには、外部電源電圧ＶＤＤで駆動するインバータ１１１を介して、状態選択部１２０からの信号が入力される。

上述のラッチの出力は、インバータ１１２の入力端子に入力される。
また、ラッチの出力側と、インバータ１１２間に、一方の入出力端子を接続したｎＭＯＳトランジスタＭ７を有している。このｎＭＯＳトランジスタＭ７の他方の入出力端子は、ｎＭＯＳトランジスタＭ８の一方の入出力端子に接続される。ｎＭＯＳトランジスタＭ８の他方の入出力端子は接地される。ｎＭＯＳトランジスタＭ７のゲートには、信号ｆｔｎｅｎｔｚ、ｎＭＯＳトランジスタＭ８のゲートには、インバータ１１３を介して信号ａ１５ｚが入力される。

インバータ１１２の出力端子には、ｐＭＯＳトランジスタＭ９及びｎＭＯＳトランジスタＭ１０の一方の入出力端子が接続される。ｐＭＯＳトランジスタＭ９及びｎＭＯＳトランジスタＭ１０の他方の入出力端子は互いにＮＡＮＤ回路１１５の一方の入力端子に接続される。また、ｐＭＯＳトランジスタＭ９のゲートにはインバータ１１４を介して、ｎＭＯＳトランジスタＭ１０のゲートには直接、信号ｃ１ｂ５ｚが入力される。信号ｃ１ｂ５ｚは、図示しないチップイネーブル端子／ＣＥ１（以下／ＣＥ１端子という）により入力される信号である。

このｐＭＯＳトランジスタＭ９、ｎＭＯＳトランジスタＭ１０、インバータ１１４からなる回路は、ラッチが確定した状態でデータの衝突を防止する回路であり、信号ｃ１ｂ５ｚが“Ｌ”レベルのときは、インバータ１１２からの出力をＮＡＮＤ回路１１５に伝えないようにしている。

ＮＡＮＤ回路１１５の他方の入力端子には、状態選択部１２０からの出力信号が入力される。ＮＡＮＤ回路１１５の出力はインバータ１１６を介してＮＡＮＤ回路１１５の一方の入力端子側にフィードバックされる。また、ＮＡＮＤ回路１１５の出力はインバータ１１７、１１８を介してモードレジスタ１００から状態遷移信号ｂｕｒｓｔｘとして出力される。

一方、状態選択部１２０は、内部電源回路のスタータ信号ｓｔｔｐｄｚが一方の入出力端子に入力されるｐＭＯＳトランジスタＭ１１及びｎＭＯＳトランジスタＭ１２と、外部電源のスタータ信号ｓｔｔｄｘが、外部電源電圧ＶＤＤで駆動するインバータ１２１を介して、一方の入出力端子に入力されるｐＭＯＳトランジスタＭ１３及びｎＭＯＳトランジスタＭ１４を有している。

内部電源回路のスタータ信号ｓｔｔｐｄｚが入力されるｐＭＯＳトランジスタＭ１１のゲートには直接、ｎＭＯＳトランジスタＭ１２のゲートには、外部電源電圧ＶＤＤで駆動するインバータ１２２を介して状態選択信号ｍｒａ０８ｚが入力される。

また、外部電源のスタータ信号ｓｔｔｄｘが入力されるｎＭＯＳトランジスタＭ１４のゲートには直接、ｐＭＯＳトランジスタＭ１３のゲートには、外部電源電圧ＶＤＤで駆動するインバータ１２２を介して状態選択信号ｍｒａ０８ｚが入力される。

ｐＭＯＳトランジスタＭ１１、ｎＭＯＳトランジスタＭ１２及びｐＭＯＳトランジスタＭ１３、ｎＭＯＳトランジスタＭ１４の他方の入出力端子は、外部電源電圧ＶＤＤで駆動するインバータ１２３の入力端子と接続される。

インバータ１２３の出力は、状態選択部１２０から出力される。
以下、モードレジスタ１００の動作を説明する。
図２で示したような状態遷移を行う場合、パワーアップ後に非同期モードに入る。

このとき、信号ａ１５ｚ、ｆｔｎｅｎｔｚは“Ｈ”レベルが入力される。よって、ｐＭＯＳトランジスタＭ３、Ｍ５、ｎＭＯＳトランジスタＭ２、Ｍ４で構成されるラッチは、ｐＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ４側は“Ｌ”、ｐＭＯＳトランジスタＭ５、ｎＭＯＳトランジスタＭ２側は“Ｈ”でラッチされる（電源は外部電源電圧ＶＤＤであるのでパワーダウン状態Ｔ４でも状態は保持される）。これによってＮＡＮＤ回路１１５の出力は“Ｈ”でラッチされる。これにより状態遷移信号ｂｕｒｓｔｘは“Ｈ”となり、パワーダウン状態Ｔ４でも非同期が設定、保持される。

信号ａ１５ｚが“Ｌ”レベルになると（同期モードへのＣＲセット状態Ｔ５）、ｐＭＯＳトランジスタＭ３、Ｍ５、ｎＭＯＳトランジスタＭ２、Ｍ４で構成されるラッチは、ｐＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ４側は“Ｈ”、ｐＭＯＳトランジスタＭ５、ｎＭＯＳトランジスタＭ２側は“Ｌ”でラッチされる。これによってＮＡＮＤ回路１１５の一方の入力端子は“Ｈ”となる。

このとき、状態選択部１２０において、スタータ信号ｓｔｔｄｘは“Ｈ”、スタータ信号ｓｔｔｐｄｚは“Ｌ”（前述したように内部電源回路のスタータ信号ｓｔｔｐｄｚは、パワーダウン状態で“Ｈ”に遷移する）であるので、状態選択信号ｍｒａ０８ｚの状態によらず、ＮＡＮＤ回路１１５の他方の入力端子は“Ｈ”となり、状態遷移信号ｂｕｒｓｔｘは“Ｌ”となり、同期モードに入る。

同期モードにおいて、パワーダウン状態Ｔ７となると、内部電源電圧がオフすることにより、スタータ信号ｓｔｔｐｄｚが“Ｈ”となる。このとき状態選択信号ｍｒａ０８ｚの状態によって、ＮＡＮＤ回路１１５の他方の入力端子の電位レベルが変わってくる。すなわち、状態選択信号ｍｒａ０８ｚが“Ｈ”の場合、スタータ信号ｓｔｔｄｘが選択されることになり、ＮＡＮＤ回路１１５の他方の入力端子は“Ｈ”のままとなり、状態遷移信号ｂｕｒｓｔｘは“Ｌ”が保持される。これにより、復旧時には同期モードのスタンバイ状態Ｔ６に戻る。

一方、状態選択信号ｍｒａ０８ｚが“Ｌ”の場合、スタータ信号ｓｔｔｐｄｚが選択されることになり、ＮＡＮＤ回路１１５の他方の入力端子は“Ｌ”となり、ＮＡＮＤ回路１１５の出力は“Ｈ”でラッチされ、状態遷移信号ｂｕｒｓｔｘは“Ｈ”となる。これにより、復旧時には非同期モードのスタンバイ状態Ｔ３に遷移する。また、上述のｐＭＯＳトランジスタＭ３、Ｍ５、ｎＭＯＳトランジスタＭ２、Ｍ４で構成されるラッチをｎＭＯＳトランジスタＭ６で強制リセットし、非同期モードでラッチされた状態に戻す。

同期モードのスタンバイ状態Ｔ６の際に、信号ａ１５ｚが“Ｈ”レベルになると（非同期モードへのＣＲセット状態Ｔ５）、ｐＭＯＳトランジスタＭ３、Ｍ５、ｎＭＯＳトランジスタＭ２、Ｍ４で構成されるラッチは、ｐＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ４側は“Ｌ”、ｐＭＯＳトランジスタＭ５、ｎＭＯＳトランジスタＭ２側は“Ｈ”でラッチされる。これによってＮＡＮＤ回路１１５の出力は“Ｈ”でラッチされる。これにより状態遷移信号ｂｕｒｓｔｘは“Ｈ”となり、非同期モードに入る。

最後にタイミングチャートにより、本発明の実施の形態の半導体記憶装置の動作をまとめる。
図４は、本発明の実施の形態の半導体記憶装置の動作を説明する第１のタイミングチャートである。

ここでは、図２に示した遷移で、パワーアップ状態Ｔ１からＣＲセット状態Ｔ５を介して同期モード（スタンバイ状態Ｔ６またはリードやライト、イレースなどの同期オペレーションを行うアクティブ状態）からパワーダウン状態Ｔ７となり、その後、再び非同期モード（スタンバイ状態Ｔ３またはリードやライト、イレースなどの非同期オペレーションを行うアクティブ状態）に遷移する場合の各信号の関係を示している。

ここで、信号／ｃｅ１は図３で示したモードレジスタ１００に入力される信号ｃ１ｂ５ｚに対応している。また、信号ａｄｄはアドレスである。
図示しない／ＣＥ１端子、ＣＥ２端子により、信号／ｃｅ１、推移信号ｃｅ２が所定の期間“Ｈ”レベルになり、外部電源電圧ＶＤＤが投入され、パワーアップ状態になると、外部電源のスタータ信号ｓｔｔｄｘが“Ｈ”レベルとなり、内部電源回路のスタータ信号ｓｔｔｐｄｚも所定の期間“Ｈ”レベルとなる。また、内部電源が立ち上がる。パワーアップ後は、非同期モードであるので、状態遷移信号ｂｕｒｓｔｘは“Ｈ”レベルとなっている。

ここで例えば、図示しない外部アドレス端子Ａ１５により、ＣＲセットコマンドの信号ａ１５ｚ＝“Ｌ”となる情報が入力されると、同期モードへのＣＲセット状態Ｔ５となり、状態遷移信号ｂｕｒｓｔｘは“Ｌ”となり、同期モードに入る。同期モードでは外部クロックｃｌｋに同期した、データのリードやライトなどが行われる。このとき、信号／ｃｅ１は“Ｌ”、推移信号ｃｅ２は“Ｈ”レベルとなる。

信号／ｃｅ１が立ち上がって“Ｈ”となり、推移信号ｃｅ２が“Ｌ”になるとパワーダウン状態Ｔ７になる。このとき内部電源電圧Ｖｉｉは立ち下がり、スタータ信号ｓｔｔｐｄｚは“Ｈ”に遷移する。外部電源電圧ＶＤＤの投入は停止しないので、スタータ信号ｓｔｔｄｘは“Ｈ”のままで遷移しない。

推移信号ｃｅ２が立ち上がり、パワーダウンからの復旧が始まると、内部電源電圧Ｖｉｉは立ち上がり、内部電源電圧Ｖｉｉの投入が再開する。また、スタータ信号ｓｔｔｐｄｚが“Ｌ”になる。また信号／ｃｅ１が立ち下がる。このとき、例えば、予め図示しないアドレス端子から入力される信号Ａ８によって、ＣＲセットコマンドの状態選択信号ｍｒａ０８ｚは“Ｌ”となっているので、前述したように、遷移するスタータ信号ｓｔｔｐｄｚが選択され、状態遷移信号ｂｕｒｓｔｘが“Ｈ”に立ち上がり、非同期モードに入る。

図５は、本発明の実施の形態の半導体記憶装置の動作を説明する第２のタイミングチャートである。
ここでは、図２に示した遷移で、パワーアップ状態Ｔ１からＣＲセット状態Ｔ５を介して同期モード（スタンバイ状態Ｔ６またはリードやライト、イレースなどの同期オペレーションを行うアクティブ状態）からパワーダウン状態Ｔ７となり、その後、同期モードに復帰する場合の各信号の関係を示している。

同期モードのパワーダウン状態Ｔ７において、推移信号ｃｅ２が立ち上がり、パワーダウンからの復旧が始まると、内部電源電圧Ｖｉｉは立ち上がり、内部電源電圧Ｖｉｉの投入が再開する。また、スタータ信号ｓｔｔｐｄｚが“Ｌ”になる。また信号／ｃｅ１が立ち下がる。このとき、例えば、予め図示しないアドレス端子から入力される信号Ａ８によって、ＣＲセットコマンドの状態選択信号ｍｒａ０８ｚは“Ｈ”となっているので、前述したように、遷移しないスタータ信号ｓｔｔｄｘが選択され、状態遷移信号ｂｕｒｓｔｘは“Ｌ”のままであり、同期モードに復帰する。

このように、上記では、既存の内部信号を用いることで簡単な構成で、同期モードのパワーダウン状態Ｔ７から、ＣＲセット状態Ｔ５を介さずに非同期モードのスタンバイ状態Ｔ３へ遷移可能であることを示したが、同様に、非同期モードのパワーダウン状態Ｔ４から、ＣＲセット状態Ｔ５を介さずに同期モードのスタンバイ状態Ｔ３へ遷移させるようにしてもよい。

例えば、ＤＲＡＭを搭載した携帯機器などに適用できる。

本発明の実施の形態の半導体記憶装置の要部を示した概略構成図である。本発明の実施の形態の半導体記憶装置の状態遷移図である。本発明の実施の形態のモードレジスタの回路図である。本発明の実施の形態の半導体記憶装置の動作を説明する第１のタイミングチャートである。本発明の実施の形態の半導体記憶装置の動作を説明する第２のタイミングチャートである。パワーダウン状態を有し外部クロックに対し同期、非同期の動作モードを有する半導体記憶装置の状態遷移図である。図６のような状態遷移を可能とするモードレジスタの構成図である。

符号の説明

１００モードレジスタ
１１０同期・非同期設定部
１２０状態選択部
２１０ＶＤＤスタータ回路
２２０Ｖｉｉスタータ回路
２３０クロックバッファ回路
２４０アドレスラッチ回路
２５０Ｉ／Ｏバッファ回路
２６０記憶部

Claims

外部クロックに対し同期または非同期の動作モードを有する半導体記憶装置において、
同期モードと非同期モードとの間を遷移させるための信号を生成する同期・非同期設定部と、
予め入力された状態選択信号により、パワーダウン状態の際に遷移する内部信号と、遷移しない内部信号の何れかを選択して前記同期・非同期設定部に受け渡すことで、前記パワーダウン状態からスタンバイ状態へ復旧する際に前記同期モードまたは前記非同期モードいずれの前記スタンバイ状態へ遷移するかを選択する状態選択部と、
を有することを特徴とする半導体記憶装置。
前記パワーダウン状態の際に遷移する前記内部信号は、内部電源回路のスタータ信号であることを特徴とする請求項１記載の半導体記憶装置。
前記パワーダウン状態の際に遷移しない前記内部信号は、外部電源のスタータ信号であることを特徴とする請求項１記載の半導体記憶装置。
前記状態選択信号は、前記パワーダウン状態後に前記非同期モードの前記スタンバイ状態に遷移させる場合は、前記パワーダウン状態の際に遷移する前記内部信号を選択することを特徴とする請求項１記載の半導体記憶装置。
前記パワーダウン状態の際に遷移しない前記内部信号は、パワーアップ時に発生することを特徴とする請求項１記載の半導体記憶装置。
前記同期モードと前記非同期モードとの間を遷移させるための前記信号が入力される外部クロックバッファを有し、前記外部クロックバッファは、前記非同期モードの場合、外部クロックの取り込みを停止することを特徴とする請求項１記載の半導体記憶装置。