JPH10208467A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 少なくとも２つの動作モードを有する内部回
路をもつ半導体装置において、それぞれのモードに最適
な動作電流で動作させてＶＤＣ回路系を動作させて内部
電源電圧を内部回路に供給可能な半導体装置を得る。 【解決手段】 コンパレータ１１〜１３の動作電流Ｉ１
１〜Ｉ１３はＩ１１（大）＞Ｉ１２（小）＞Ｉ１３（極
小）の順に設定され、アクティブ用コンパレータ１１は
内部行アドレスストローブ信号バーＲＡＳ（Ｉ）の
“Ｌ”／“Ｈ”によって活性／非活性が制御され、ノー
マルスタンドバイ用コンパレータ１２はノーマル行アド
レスストローブ信号バーＲＡＳ（Ｎ）の“Ｈ”／“Ｌ”
によって活性／非活性が制御され、セルフリフレッシュ
用コンパレータ１３はセルフリフレッシュ信号ＳＲの
“Ｈ”／“Ｌ”によって活性／非活性が制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特に低消費電力化を図った半導体記憶装置に関す
る。

【０００２】

【従来の技術】まず、従来の半導体記憶装置の動作を、
ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡ
Ｍと略する）を例にとって述べる。図１０及び図１１
は、従来のダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと呼ぶ）の動作を示すタイミング図であ
り、図１０はノーマルモード動作を示し、図１１はセル
フリフレッシュモード動作を示している。

【０００３】図１０に示すように、ノーマルモード動作
として、メモリセルデータの書き込み・読み出しが行わ
れる。行アドレスストローブ信号バーＲＡＳの立ち下が
り時に書き込み信号バーＷＥが“Ｈ”のとき読み出し動
作が行われ、列アドレスストローブ信号バーＣＡＳの立
ち下がりから所定期間経過後に、入出力部ＤＱから出力
データＤoutが出力される。行アドレスストローブ信号
バーＲＡＳの立ち下がり時に書き込み信号バーＷＥが
“Ｌ”のとき書き込み動作が行われ、列アドレスストロ
ーブ信号バーＣＡＳの立ち下がりから所定期間経過後
に、入出力部ＤＱより与えられた入力データＤinが書き
込まれる。

【０００４】一方、図１１に示すように、セルフリフレ
ッシュモード動作として、外部信号入力を必要としない
リフレッシュ動作が行われ、データリテンションが自動
的に行われる。

【０００５】行アドレスストローブ信号バーＲＡＳが
“Ｈ”の状態で、列アドレスストローブ信号バーＣＡＳ
が立ち下がるタイミング（ＣＡＳ ｂｅｆｏｒｅ ＲＡ
Ｓ入力、以下、単に「ＣＢＲ入力」と言う）をトリガと
して、一定時間（例えば、１０μｓ）の経過後にセルフ
リフレッシュ信号ＳＲが“Ｈ”となりセルフリフレッシ
ュモードに入る。この後、次にＣＢＲ入力がされるま
で、セルフリフレッシュモードが保持される。

【０００６】セルフリフレッシュモードでは、チップ内
部のリフレッシュタイミング発生回路により発生される
一定周期（例えば、３０μｓ）のリフレッシュ活性化信
号（内部（行アドレスストローブ信号）バーＲＡＳ
（Ｉ））によりリフレッシュ動作が起動され、内部ロウ
アドレスカウンタにより、該当するロウアドレスの選択
がなされ、これに従って、通常のセンス動作を行って、
リフレッシュ動作を繰り返す。

【０００７】また、近年の高集積ＤＲＡＭでは、外部印
加電源電圧を、内部降圧回路（ＶＤＣ）により降下さ
せ、これをチップの内部回路に動作電源電圧として印加
し、デバイスの信頼性を確保する手法が行われている。

【０００８】

【発明が解決しようとする課題】上記のようにＶＤＣを
用いた従来のＤＲＡＭ構成には、以下のような欠点があ
る。ノーマルモード時には、内部回路であるＤＲＡＭ回
路がスタンドバイ状態であっても、比較的電流消費が大
きいＴＴＬ信号入力時に信号入力回路で消費される電流
を供給するために十分なＶＤＣ回路系を備える必要があ
り、これによりＶＤＣ自身で消費される電流が大きくな
り、これに伴いスタンドバイ電流が増加することにな
る。

【０００９】一方、本来、ＴＴＬ信号を含む外部入力信
号が不要なセルフリフレッシュモードのスタンドバイ状
態である場合にも、ノーマルモード時と同量のスタンド
バイ電流が流れることになる。すなわちデータ保持期間
の主要な消費電流であるセルフリフレッシュモード時の
スタンドバイ電流が、本来セルフリフレッシュモード時
には必要のない動作（ＴＴＬ信号入力等の外部信号の入
力）のため、必要以上に増加しているという問題点があ
った。

【００１０】また、従来のＤＲＡＭの信号入力回路はＶ
ＤＣを介さずに外部電源をそのまま動作電源電圧として
信号入力回路を動作させているが、この場合には、外部
電源電圧の変動により入力信号に対する判定レベルが変
動し、誤判定を起こしやすくなり、また、判定レベルに
余裕が小さくなるという問題点があった。

【００１１】この発明は上記問題点を解決するためにな
されたもので、ノーマルモードとセルフリフレッシュモ
ードを有するＤＲＡＭのように、少なくとも２つの動作
モードを有する内部回路をもつ半導体装置において、そ
れぞれのモードに最適なＶＤＣ回路系の動作電流で内部
電源電圧を内部回路に供給可能な内部電源電圧供給手段
を有する半導体装置を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、外部入力信号に関連した外部入
力関連信号及び第１の内部電源電圧を受け、該第１の内
部電源電圧を動作電源電圧として、通常モード時に前記
外部入力関連信号に基づく動作を行い、特殊モード時に
前記外部入力関連信号と関係のない動作を行う内部回路
と、外部制御信号に基づきモード制御信号を生成するモ
ード制御信号生成手段とを備え、前記モード制御信号は
前記通常モードのスタンドバイ状態の有無を指示し、前
記特殊モードのスタンドバイ状態の有無を指示する情報
を少なくとも有し、第１の基準電圧を受け、該第１の基
準電圧に基づき前記外部電源電圧を変換して前記第１の
内部電源電圧を前記内部回路に供給する第１の内部電源
電圧供給手段をさらに備え、前記第１の内部電源電圧供
給手段は、前記モード制御信号が前記通常モードのスタ
ンドバイ状態であると指示するとき第１の動作電流で動
作し、前記モード制御信号が前記特殊モードのスタンド
バイ状態であると指示するとき前記第１の動作電流と異
なる第２の動作電流で動作している。

【００１３】また、請求項２記載の半導体装置のよう
に、前記第１の内部電源電圧供給手段は、一端に前記外
部電源電圧を受け、第１の電圧制御信号に基づき他端か
ら前記第１の内部電源電圧を付与する第１の内部電源電
圧付与部と、前記第１の内部電源電圧に関連した電圧と
前記第１の基準電圧との比較結果に基づき前記第１の電
圧制御信号を出力する第１の比較回路とを有する第１の
内部電源電圧供給部と、一端に前記外部電源電圧を受
け、第２の電圧制御信号に基づき他端から前記第１の内
部電源電圧を付与する第２の内部電源電圧付与部と、前
記第１の内部電源電圧に関連した電圧と前記第１の基準
電圧との比較結果に基づき前記第２の電圧制御信号を出
力する第２の比較回路とを有する第２の内部電源電圧供
給部とを備え、前記第１及び第２の内部電源電圧供給部
の動作電流はそれぞれ前記第１及び第２の比較回路の動
作電流で決定し、前記第１の比較回路は前記第１の動作
電流で動作し、前記第２の比較回路は前記第２の動作電
流で動作し、前記第１の内部電源電圧供給手段は、前記
モード制御信号が前記通常モードのスタンドバイ状態で
あると指示するとき第１の内部電源電圧供給部を選択的
に活性状態にし、前記モード制御信号が前記特殊モード
のスタンドバイ状態であると指示するとき第２の内部電
源電圧供給部を選択的に活性状態にするように構成して
もよい。

【００１４】また、請求項３記載の半導体装置のよう
に、前記内部回路はダイナミック型のメモリセルを有
し、前記通常モードは前記メモリセルに対する読み出し
及び書き込み動作を行うモードを含み、前記特殊モード
は前記メモリセルのリフレッシュ動作を行うモードを含
んでもよい。

【００１５】また、請求項４記載の半導体装置のよう
に、前記第２の動作電流は前記第１の動作電流より小さ
くてもよい。

【００１６】また、請求項５記載の半導体装置のよう
に、前記モード制御信号は前記内部回路のアクティブ状
態／スタンバイ状態を指示する情報を含み、前記第１の
内部信号供給手段は、一端に前記外部電源電圧を受け、
第３の電圧制御信号に基づき他端から前記第１の内部電
源電圧を付与する第３の内部電源電圧付与部と、前記第
１の内部電源電圧に関連した電圧と前記第１の基準電圧
との比較結果に基づき前記第３の電圧制御信号を出力す
る第３の比較回路とを有する第３の内部電源電圧供給部
をさらに備え、前記第３の内部電源電圧供給部の動作電
流は前記第３の比較回路の動作電流で決定し、前記第３
の比較回路は前記第１及び第２の動作電流より大きい第
３の動作電流で動作し、前記モード制御信号が前記内部
回路のアクティブ状態を指示するとき、前記第３の内部
電源電圧供給部を活性状態にするように構成してもよ
い。

【００１７】また、請求項６記載の半導体装置のよう
に、第２の基準電圧を受け、該第２の基準電圧に基づき
前記外部電源電圧を変換して前記第２の内部電源電圧を
供給する第２の内部電源電圧供給手段と、前記外部入力
信号及び前記第２の内部電源電圧を受け、前記第２の内
部電源電圧を動作電源電圧として、前記外部入力信号を
内部入力信号に変換して前記内部回路に付与する内部入
力信号付与手段とをさらに備え、前記外部入力関連信号
は前記内部入力信号を含んでもよい。

【００１８】また、請求項７記載の半導体装置のよう
に、前記モード制御信号は、前記特殊モードの有無を指
示する情報を含み、前記内部入力信号付与手段は前記モ
ード制御信号を受け、前記モード制御信号が前記特殊モ
ードであると指示するとき、前記第２の内部電源電圧に
よって生じる電流パスを遮断するように構成してもよ
い。

【００１９】また、請求項８記載の半導体装置のよう
に、前記モード制御信号における前記内部回路のアクテ
ィブ状態／スタンドバイ状態を指示する情報は第１及び
第２の実行情報を含み、前記第１の内部信号供給手段
は、前記モード制御信号の前記第１の実行情報が前記内
部回路のアクティブ状態を指示するとき、前記第３の内
部電源電圧供給部を活性状態にして前記第３の動作電流
で動作し、前記内部回路は前記モード制御信号の前記第
２の実行情報が前記内部回路のアクティブ状態を指示す
るとき動作状態となり、前記モード制御信号において、
前記第２の実行情報の指示内容がスタンドバイ状態から
アクティブ状態に変化するタイミングを、前記第１の実
行情報の指示内容がスタンドバイ状態からアクティブ状
態に変化するタイミングより所定期間遅らせてもよい。

【００２０】また、請求項９記載の半導体装置のよう
に、前記モード制御信号において、前記第２の実行情報
の指示内容がアクティブ状態からスタンドバイ状態に変
化するタイミングを、前記第１の実行情報の指示内容が
アクティブ状態からスタンドバイ状態に変化するタイミ
ングより所定期間早めてもよい。

【００２１】

【発明の実施の形態】

＜実施の形態１＞図１はこの発明の実施の形態１である
ＤＲＡＭの構成を示すブロック図である。内部信号生成
回路１は行アドレスストローブ信号バーＲＡＳ及び列ア
ドレスストローブ信号バーＣＡＳを外部より受け、セル
フリフレッシュ信号ＳＲ、内部行アドレスストローブ信
号バーＲＡＳ（Ｉ）及びノーマル行アドレスストローブ
信号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力
するとともに、内部行アドレスストローブ信号バーＲＡ
Ｓ（Ｉ）及び内部列アドレスストローブ信号バーＣＡＳ
（Ｉ）を内部回路３に出力する。

【００２２】内部電源電圧供給回路２は外部電源電圧Ｖ
ＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．
５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発
生手段を制御するコンパレータの動作電流（負荷駆動能
力）は信号ＳＲ、バーＲＡＳ（Ｉ）及びバーＲＡＳ
（Ｎ）（モード制御信号）に基づき決定される。

【００２３】内部回路３はダイナミック型のメモリセル
をからなるメモリセルアレイ、行デコーダ、列デコーダ
及びセンスアンプ等で構成され、内部電源電圧ＶＣＩを
動作電源電圧として、ノーマルモード時は入力信号ＳＩ
に基づく動作を行い、セルフリフレッシュモード時には
入力信号ＳＩとは関係なくセルフリフレッシュ動作を行
う。なお、入力信号ＳＩとしては外部入力信号そのもの
でもよく、外部入力信号を内部で変換して得られる内部
入力信号でもよい。

【００２４】図２は内部信号生成回路１の内部構成を示
す回路図である。同図に示すように、コンパレータ１１
は負入力に基準電圧ＶＲを受け、その出力をＰＭＯＳト
ランジスタ２１のゲートに付与する。ＰＭＯＳトランジ
スタ２１はソースに外部電源電圧ＶＣＥを受け、ドレイ
ンがコンパレータ１１の正入力に接続される。コンパレ
ータ１１，ＰＭＯＳトランジスタ２１により第１のＶＤ
Ｃを構成し、ＰＭＯＳトランジスタ２１が内部電源電圧
ＶＣＩの付与部であり、コンパレータ１１がその制御手
段となり、その活性／非活性が内部行アドレスストロー
ブ信号バーＲＡＳ（Ｉ）によって制御される。内部行ア
ドレスストローブ信号バーＲＡＳ（Ｉ）の“Ｌ”／
“Ｈ”によってアクティブ状態／スタンドバイ状態が指
示される。

【００２５】コンパレータ１２は負入力に基準電圧ＶＲ
を受け、その出力をＰＭＯＳトランジスタ２２のゲート
に付与する。ＰＭＯＳトランジスタ２２はソースに外部
電源電圧ＶＣＥを受け、ドレインがコンパレータ１２の
正入力に接続される。コンパレータ１２及びＰＭＯＳト
ランジスタ２２により第２のＶＤＣを構成し、ＰＭＯＳ
トランジスタ２２が内部電源電圧ＶＣＩの付与部であ
り、コンパレータ１２がその制御手段となり、その活性
／非活性がノーマル行アドレスストローブ信号バーＲＡ
Ｓ（Ｎ）によって制御される。このノーマル行アドレス
ストローブ信号バーＲＡＳ（Ｎ）の“Ｈ”によってノー
マルモードを指示する。

【００２６】コンパレータ１３は負入力に基準電圧ＶＲ
を受け、その出力をＰＭＯＳトランジスタ２３のゲート
に付与する。ＰＭＯＳトランジスタ２３はソースに外部
電源電圧ＶＣＥを受け、ドレインがコンパレータ１３の
正入力に接続される。コンパレータ１３及びＰＭＯＳト
ランジスタ２３により第３のＶＤＣを構成し、ＰＭＯＳ
トランジスタ２３が内部電源電圧ＶＣＩの付与部であ
り、コンパレータ１３がその制御手段となり、その活性
／非活性がセルフリフレッシュ信号ＳＲによって制御さ
れる。このセルフリフレッシュ信号ＳＲの“Ｈ”によっ
てセルフリフレッシュモードを指示する。

【００２７】これら第１〜第３のＶＤＣのＰＭＯＳトラ
ンジスタ２１〜２３のドレインがノード１６で共通に接
続され、このノード１６より得られる電圧が内部電源電
圧ＶＣＩとして内部回路３に供給される。

【００２８】このような構成の内部電源電圧供給回路２
は、外部電源電圧ＶＣＥは３．３Ｖであるが、コンパレ
ータ１１〜１３の負入力に２．５Ｖの基準電圧ＶＲが付
与されるため、コンパレータ１１〜１３それぞれによる
負入力と正入力との比較動作によって、コンパレータ１
１〜１３のうちいずれかのコンパレータが活性状態とな
れば、外部電源電圧ＶＣＥの多少変動しても２．５Ｖで
安定した内部電源電圧ＶＣＩを内部回路３に供給するこ
とができる。

【００２９】コンパレータ１１〜１３の動作電流Ｉ１１
〜Ｉ１３はＩ１１（大）＞Ｉ１２（小）＞Ｉ１３（極
小）の順に設定され、コンパレータ１１は内部行アドレ
スストローブ信号バーＲＡＳ（Ｉ）の“Ｌ”／“Ｈ”に
よって活性／非活性が制御され、コンパレータ１２はノ
ーマル行アドレスストローブ信号バーＲＡＳ（Ｎ）の
“Ｈ”／“Ｌ”によって活性／非活性が制御され、コン
パレータ１３はセルフリフレッシュ信号ＳＲの“Ｈ”／
“Ｌ”によって活性／非活性が制御される。

【００３０】図３はコンパレータ１１（１２，１３）の
内部構成を示す回路図である。同図に示すように、共に
ソースに外部電源電圧ＶＣＥを受けるＰＭＯＳトランジ
スタ３１，３２のゲートが共通に接続され、ＰＭＯＳト
ランジスタ３１のドレインとゲートが共通に接続され
る。ＮＭＯＳトランジスタ３３のドレインはＰＭＯＳト
ランジスタ３１のドレインに接続され、ＮＭＯＳトラン
ジスタ３４のドレインはＰＭＯＳトランジスタ３２のド
レインに接続され、ＮＭＯＳトランジスタ３３，３４の
ソースは共通にＮＭＯＳトランジスタ３５を介して接地
される。

【００３１】そして、ＮＭＯＳトランジスタ３３のゲー
トが正入力となり、ＮＭＯＳトランジスタ３４のゲート
が負入力となり、ＮＭＯＳトランジスタ３４のドレイン
より得られる信号が出力となり、ＮＭＯＳトランジスタ
３５のゲートに活性制御信号ＳＡが与えられる。

【００３２】活性制御信号ＳＡとして、コンパレータ１
１の場合は内部行アドレスストローブ信号バーＲＡＳ
（Ｉ）の反転信号、コンパレータ１２の場合はノーマル
行アドレスストローブ信号バーＲＡＳ（Ｎ）、コンパレ
ータ１３の場合はセルフリフレッシュ信号ＳＲが与えら
れる。なお、上記反転信号の生成はＮＭＯＳトランジス
タ３５のゲートの前段にインバータを設ける等によって
簡単に実現できる。

【００３３】コンパレータ１１〜１３の内部構成は図３
に示す如く同様な構成であるが、トランジスタ３１〜３
５のトランジスタサイズは、コンパレータ１３，１２，
１１の順に大きくなるように設定され、その結果、コン
パレータ１１〜１３の動作電流Ｉ１１〜Ｉ１３はＩ１１
＞Ｉ１２＞Ｉ１３の順に設定される。すなわち、コンパ
レータ１１〜１３の負荷駆動能力はコンパレータ１１、
１２、１３の順に設定される。

【００３４】このような構成において、ノーマルモード
時において、内部信号生成回路１は行アドレスストロー
ブ信号バーＲＡＳをそのまま内部行アドレスストローブ
信号バーＲＡＳ（Ｎ）、ノーマル行アドレスストローブ
信号バーＲＡＳ（Ｎ）として内部電源電圧供給回路２に
出力する。

【００３５】したがって、内部電源電圧供給回路２は、
ノーマルモードのスタンドバイ状態時は内部行アドレス
ストローブ信号バーＲＡＳ（Ｉ）が“Ｈ”、ノーマル行
アドレスストローブ信号バーＲＡＳ（Ｎ）が“Ｈ”、セ
ルフリフレッシュ信号ＳＲが“Ｌ”あるため、コンパレ
ータ１１，１３が非活性状態となり、コンパレータ１２
が活性状態となって、比較的小さい動作電流Ｉ１２のコ
ンパレータ１２の制御によって内部電源電圧ＶＣＩを内
部回路３に供給する。

【００３６】この動作電流Ｉ１２は、比較的電流消費が
大きいＴＴＬ信号入力時においても、安定な内部電源電
圧ＶＣＩを供給が可能な負荷駆動能力が得られるレベル
に設定される。

【００３７】一方、セルフリフレッシュモード時におい
て、内部信号生成回路１は図１１に示すように、セルフ
リフレッシュ信号ＳＲ、内部行アドレスストローブ信号
バーＲＡＳ（Ｉ）及びノーマル行アドレスストローブ信
号バーＲＡＳ（Ｎ）を内部電源電圧供給回路２に出力す
る。

【００３８】したがって、内部電源電圧供給回路２は、
セルフリフレッシュモードのスタンドバイ状態時は、内
部行アドレスストローブ信号バーＲＡＳ（Ｉ）が
“Ｈ”、ノーマル行アドレスストローブ信号バーＲＡＳ
が“Ｌ”、セルフリフレッシュ信号ＳＲが“Ｈ”である
ため、コンパレータ１１，１２が非活性状態となり、コ
ンパレータ１３が活性状態となって、極めて小さい動作
電流Ｉ１３のコンパレータ１３の制御によって内部電源
電圧ＶＣＩを内部回路３に供給する。

【００３９】この動作電流Ｉ１３は、動作電流Ｉ１２よ
り十分小さいため、セルフリフレッシュモードのスタン
ドバイ状態時に消費される電流を必要最小限に抑えるこ
とができる。セルフリフレッシュモード時のスタンドバ
イ電流は、データ保持期間の主要な消費電流であるた
め、データ保持期間における消費電流の低減化が図れる
ことになる。

【００４０】一方、内部行アドレスストローブ信号バー
ＲＡＳ（Ｉ）が“Ｌ”レベルになるとアクティブ状態と
なり、コンパレータ１１が活性状態となって、大きな動
作電流Ｉ１１のコンパレータ１１の制御によって内部電
源電圧ＶＣＩを内部回路３に供給する。このとき、ノー
マルモードではコンパレータ１２が同時に活性状態とな
り、セルフリフレッシュモードではコンパレータ１３が
同時に活性状態となっているが、動作電流Ｉ１１が動作
電流Ｉ１２，Ｉ１３に比べて十分大きいため、コンパレ
ータ１１のみが活性状態となっている場合と等価な動作
となる。

【００４１】コンパレータ１１の動作電流Ｉ１１は十分
大きく大きな負荷駆動能力を得ることができるため、コ
ンパレータ１１の制御下で内部電源電圧ＶＣＩを供給す
ることにより、内部回路３の実行には何ら支障はない。

【００４２】なお、セルフリフレッシュモード時のスタ
ンドバイ状態用の内部電源電圧ＶＣＩの供給手段とし
て、図２のコンパレータ１３及びＰＭＯＳトランジスタ
２３に置き換えて、図４に示すように、ソースに外部電
源電圧ＶＣＥを受け、ゲートに基準電圧ＶＲ′（ＶＲ＋
ＶＴ（ＮＭＯＳトランジスタ２４の閾値電圧））を受け
るＮチャネルＭＯＳトランジスタ２４のドレインより、
基準電圧ＶＲ′を閾値電圧ＶＴだけ降下させた内部電源
電圧ＶＣＩを供給するように構成してもよい。この場
合、消費電流はほぼ零となる。

【００４３】＜実施の形態２＞図１〜図４で示した実施
の形態１の構成に下記の機能を加えたのが実施の形態２
のＤＲＡＭである。

【００４４】図５はこの発明の実施の形態２であるＤＲ
ＡＭの特徴部を示すブロック図である。内部電源電圧供
給回路２は外部電源電圧ＶＣＥ（３．３Ｖ）を降圧して
内部電源電圧ＶＣＩ（２．５Ｖ）を出力する。このと
き、内部電源電圧ＶＣＩの発生手段を制御するコンパレ
ータの動作電流（負荷駆動能力）は信号バーＲＡＳ
（Ｉ）及びバーＲＡＳ（Ｎ）に基づき決定される。

【００４５】内部入力信号生成回路５は内部電源電圧Ｖ
ＣＩを動作電源電圧として外部入力信号Ｓ０を内部入力
信号Ｓ１を生成している。この内部入力信号Ｓ１は図１
で示した入力信号ＳＩとして内部回路３に付与される。
また、内部入力信号生成回路５はセルフリフレッシュ信
号ＳＲが“Ｈ”／“Ｌ”によって活性／非活性状態とな
る。

【００４６】図６は内部電源電圧供給回路４及び内部入
力信号生成回路５の内部構成を示す回路図である。同図
に示すように、コンパレータ４１は負入力に基準電圧Ｖ
Ｒを受け、その出力をＰＭＯＳトランジスタ５１のゲー
トに付与する。ＰＭＯＳトランジスタ５１はソースに外
部電源電圧ＶＣＥを受け、ドレインがコンパレータ４１
の正入力に接続される。コンパレータ４１，ＰＭＯＳト
ランジスタ５１により第１のＶＤＣを構成し、ＰＭＯＳ
トランジスタ５１が内部電源電圧ＶＣＩの付与部であ
り、コンパレータ４１がその制御手段となり、その活性
／非活性が内部行アドレスストローブ信号バーＲＡＳ
（Ｉ）によって制御される。

【００４７】コンパレータ４２は負入力に基準電圧ＶＲ
を受け、その出力をＰＭＯＳトランジスタ５２のゲート
に付与する。ＰＭＯＳトランジスタ５２はソースに外部
電源電圧ＶＣＥを受け、ドレインがコンパレータ４２の
正入力に接続される。コンパレータ４２及びＰＭＯＳト
ランジスタ５２により第２のＶＤＣを構成し、ＰＭＯＳ
トランジスタ５２が内部電源電圧ＶＣＩの付与部であ
り、コンパレータ４２がその制御手段となり、その活性
／非活性がノーマル行アドレスストローブ信号バーＲＡ
Ｓ（Ｎ）によって制御される。

【００４８】これら第１〜第２のＶＤＣで構成される内
部電源電圧供給回路４は、ＰＭＯＳトランジスタ５１及
び５２のドレインがノード１６で共通に接続され、この
ノード１７より得られる電圧が内部電源電圧ＶＣＩとし
て内部入力信号生成回路５に供給される。

【００４９】このような構成の内部電源電圧供給回路４
は、外部電源電圧ＶＣＥは３．３Ｖであるが、コンパレ
ータ１１及び１２の負入力に２．５Ｖの基準電圧ＶＲが
付与されるため、コンパレータ１１及び１２それぞれに
よる負入力と正入力との比較動作によって、コンパレー
タ１１及び１２のうちいずれかのコンパレータが活性状
態となれば、図７に示すように、外部電源電圧ＶＣＥが
上昇しても２．５Ｖで安定した内部電源電圧ＶＣＩを内
部入力信号生成回路５に供給することができる。

【００５０】内部入力信号生成回路５はノード１７から
接地レベルに直列に接続されたＰＭＯＳトランジスタ５
３，５４及びＮＭＯＳトランジスタ５５とＮＭＯＳトラ
ンジスタ５６とから構成され、ＰＭＯＳトランジスタ５
３のゲートにセルフリフレッシュ信号ＳＲが付与され、
ＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５
５はＣＭＯＳインバータを構成し、その入力部が入力端
子１５を介して外部入力信号Ｓ０を受け、その出力部か
ら内部入力信号Ｓ１を出力する。また、上記ＣＭＯＳイ
ンバータの出力部と接地レベルとの間にＮＭＯＳトラン
ジスタ５６が介挿され、ＮＭＯＳトランジスタ５６のゲ
ートにセルフリフレッシュ信号ＳＲが付与される。

【００５１】実施の形態２のＤＲＡＭは、実施の形態１
に加えて、第１及び第２のＶＤＣからなる内部電源電圧
供給回路４から供給される内部電源電圧ＶＣＩを、内部
入力信号生成回路５の動作電源電圧としたため、内部入
力信号生成回路５の動作電源電圧を、外部電源電圧ＶＣ
Ｅの変動にかかわらずほぼ一定にでき、その結果、上記
ＣＭＯＳインバータの信号入力レベル判定に対する余裕
を増すことができ、判定レベル精度を向上させることが
できる。

【００５２】また、内部入力信号生成回路５は、セルフ
リフレッシュ信号ＳＲが“Ｈ”でセルフリフレッシュモ
ードであると指示するとき、ＰＭＯＳトランジスタ５３
がオフして内部電源電圧ＶＣＩ，接地レベル間の電流パ
スを遮断するため、内部電源電圧ＶＣＩによって生じる
電流分の低消費電流化を図ることができる。このとき、
ＮＭＯＳトランジスタ５６がオンするため、内部入力信
号Ｓ１は“Ｌ”固定される。

【００５３】図５及び図６で示した構成が可能になるの
は、実施の形態１のＤＲＡＭの内部電源電圧供給回路２
によって、データ保持期間の主要な消費電流であるセル
フリフレッシュモード時のスタンドバイ電流を低減する
ことが可能になったため、ノーマルモード・スタンドバ
イ時には消費電流をさほど制限する必要がなくなり、ノ
ーマルモード・スタンドバイ用ＶＤＣ（図５のコンパレ
ータ４２及びＰＭＯＳトランジスタ５２）の動作電流を
比較的大きめに設定することが可能になり、十分な負荷
駆動能力を備えることができるためである。

【００５４】＜実施の形態３＞実施の形態１のＤＲＡＭ
に加えて、セルフリフレッシュモード・アクティブ時の
内部発生リサイクルタイミングに余裕を持たせたのが実
施の形態３のＤＲＡＭである。

【００５５】図８は実施の形態３のＤＲＡＭの構成を示
すブロック図である。内部信号生成回路６は行アドレス
ストローブ信号バーＲＡＳ及び列アドレスストローブ信
号バーＣＡＳを外部より受け、セルフリフレッシュ信号
ＳＲ、第１の内部行アドレスストローブ信号バーＲＡＳ
（Ｉ１）及びノーマル行アドレスストローブ信号バーＲ
ＡＳ（Ｎ）を内部電源電圧供給回路２に出力するととも
に、第２の内部行アドレスストローブ信号バーＲＡＳ
（Ｉ２）及び内部列アドレスストローブ信号バーＣＡＳ
（Ｉ）を内部回路３に出力する。

【００５６】内部電源電圧供給回路２は外部電源電圧Ｖ
ＣＥ（３．３Ｖ）を降圧して内部電源電圧ＶＣＩ（２．
５Ｖ）を出力する。このとき、内部電源電圧ＶＣＩの発
生手段を制御するコンパレータの動作電流（負荷駆動能
力）は信号ＳＲ、バーＲＡＳ（Ｉ１）及びバーＲＡＳ
（Ｎ）に基づき決定される。なお、内部電源電圧供給回
路２の内部構成は、内部行アドレスストローブ信号バー
ＲＡＳ（Ｉ）が内部行アドレスストローブ信号バーＲＡ
Ｓ（Ｉ１）に置き換わる以外は、図２〜図４で示した実
施の形態１と同様である。

【００５７】内部回路３はダイナミック型のメモリセル
をからなるメモリセルアレイ、行デコーダ、列デコーダ
及びセンスアンプ等で構成され、内部電源電圧ＶＣＩを
動作電源電圧として、ノーマルモード時は入力信号ＳＩ
に基づく動作を行い、セルフリフレッシュモード時には
入力信号ＳＩとは関係なく、第２の内部行アドレススト
ローブ信号バーＲＡＳ（Ｉ２）の制御下でセルフリフレ
ッシュ動作を行う。

【００５８】図９は実施の形態３のＤＲＡＭのセルフリ
フレッシュ動作を示すタイミング図である。同図に示す
ように、時刻ｔ０のＣＢＲ入力をトリガとして、一定時
間（例えば、１０μｓ）の経過後の時刻ｔ１にセルフリ
フレッシュ信号ＳＲが“Ｈ”となりセルフリフレッシュ
モードに入る。この後、次にＣＢＲ入力がされるまで、
セルフリフレッシュモードが保持される。

【００５９】そして、セルフリフレッシュモードでは、
内部信号生成回路６から生成される第１の内部行アドレ
スストローブ信号バーＲＡＳ（Ｉ１）の“Ｌ”／“Ｈ”
によって内部電源電圧供給回路２の第１のＶＤＣのコン
パレータ１１の活性／非活性が制御され、第２の内部行
アドレスストローブ信号バーＲＡＳ（Ｉ２）の“Ｌ”／
“Ｈ”によって内部回路３のリフレッシュ動作の実行／
非実行が制御される。

【００６０】第２の内部行アドレスストローブ信号バー
ＲＡＳ（Ｉ２）が“Ｌ”に立ち下がりスタンドバイ状態
からアクティブ状態へ遷移する際、活性状態となるコン
パレータがコンパレータ１３からコンパレータ１１に切
り替えられるが、切り替えられる直前まで負荷駆動能力
（動作電流）が極小のセルフリフレッシュモード・スタ
ンドバイ用の第３のＶＤＣのコンパレータ１３が動作し
ているため、切り替え期間にアクティブ動作開始による
消費電流の増加に伴い、内部電源電圧ＶＣＩが規定値よ
り低くなってしまう第１の危険性がある。

【００６１】同様に、第２の内部行アドレスストローブ
信号バーＲＡＳ（Ｉ２）が“Ｈ”に立ち上がりアクティ
ブ状態からスタンドバイ状態へ遷移する際、活性状態と
なるコンパレータがコンパレータ１１からコンパレータ
１３に切り替えられるが、早めに負荷駆動能力が極小の
セルフリフレッシュモード・スタンドバイ用の第３のＶ
ＤＣのコンパレータ１３を動作させると、アクティブ動
作時の比較的大きな消費電流によって内部電源電圧ＶＣ
Ｉが規定値より低くなってしまう第２の危険性がある。

【００６２】上記第１の危険性を考慮して、実施の形態
３のＤＲＡＭの内部信号生成回路６は、セルフリフレッ
シュモードでスタンドバイ状態からアクティブ状態の移
行に際して、第１の内部行アドレスストローブ信号バー
ＲＡＳ（Ｉ１）を第２の内部行アドレスストローブ信号
バーＲＡＳ（Ｉ２）より早く“Ｌ”に立ち下げている。

【００６３】さらに、上記第２の危険性を考慮して、実
施の形態３のＤＲＡＭの内部信号生成回路６は、セルフ
リフレッシュモードでアクティブ状態からスタンドバイ
状態の移行に際して、第２の内部行アドレスストローブ
信号バーＲＡＳ（Ｉ２）を第１の内部行アドレスストロ
ーブ信号バーＲＡＳ（Ｉ１）より早く“Ｈ”に立ち上げ
ている。

【００６４】したがって、実施の形態３のＤＲＡＭは、
内部電源電圧供給回路２のコンパレータを負荷駆動能力
（動作電流）が極めて小さいコンパレータ１３から負荷
駆動能力が大きいコンパレータ１１に確実に切り替えた
後、内部回路３によるリフレッシュ動作を開始し、内部
回路３によるリフレッシュ動作が確実に終了した後、内
部電源電圧供給回路２のコンパレータを負荷駆動能力が
大きいコンパレータ１３から負荷駆動能力が極めて小さ
いコンパレータ１１に切り替えるため、内部回路３によ
るリフレッシュ動作を支障無く行いながら、コンパレー
タ１１，１３の切り替えを行うことができる。

【００６５】＜その他＞実施の形態１〜実施の形態３で
は、内部回路にダイナミック型のメモリセルを有するＤ
ＲＡＭを例に挙げたが、これに限定されず、内部電源電
圧を動作電源電圧として、ノーマルモード時に入力信号
に基づく動作を行い、特殊モード時に入力信号と関係の
ない動作を行う内部回路を有する半導体装置すべてにこ
の発明を適用することが可能である。

【００６６】また、実施の形態１及び実施の形態２の内
部電源電圧供給回路２，５として、コンパレータの正入
力に内部電源電圧ＶＣＩがそのまま入力されている構成
を示したが、内部電源電圧ＶＣＩを分圧した電圧を入力
する等、内部電源電圧ＶＣＩに関連した電圧が入力され
るように構成してもよい。

【００６７】

【発明の効果】この発明における請求項１記載の半導体
装置における第１の内部電源電圧供給手段は、モード制
御信号が通常モードのスタンドバイ状態であると指示す
るとき第１の動作電流で動作し、モード制御信号が特殊
モードのスタンドバイ状態であると指示するとき第１の
動作電流と異なる第２の動作電流で動作するため、通常
モードのスタンドバイ状態時及び特殊モードのスタンド
バイ状態時それぞれに最適な動作電流で第１の内部電源
電圧供給回路を動作させることができる。

【００６８】請求項２記載の半導体装置の第１の内部電
源電圧供給手段は、モード制御信号が通常モードのスタ
ンドバイ状態であると指示するとき第１の内部電源電圧
供給部を選択的に活性状態にし、モード制御信号が特殊
モードのスタンドバイ状態であると指示するとき第２の
内部電源電圧供給部を選択的に活性状態にして、第１及
び第２の比較回路のうち最適な比較回路と動作させて第
１の内部電源電圧を供給することができる。

【００６９】請求項３記載の半導体装置は、通常モード
はダイナミック型のメモリセルに対する読み出し及び書
き込み動作を行うモードを含み、特殊モードは上記メモ
リセルのリフレッシュ動作を行うモードを含んでいるた
め、通常の読み書き動作を行うモードのスタンドバイ状
態時とリフレッシュ動作を行う場合のスタンドバイ状態
時それぞれに最適な動作電流で第１の内部電圧供給手段
を動作させて第１の内部電源電圧を内部回路に供給する
ことができる。

【００７０】請求項４記載の半導体装置において、第２
の動作電流は第１の動作電流より小さいため、リフレッ
シュ動作を行う場合のスタンドバイ状態時の第１の内部
電源電圧付与手段による消費電流を低減させることがで
きる。

【００７１】請求項５記載の半導体装置の第１の内部信
号供給手段の第３の比較回路は、モード制御信号が内部
回路のアクティブ状態を指示するとき、第１及び第２の
動作電流より動作電流が大きい第３の動作電流で動作す
るため、内部回路の動作時には十分大きな負荷駆動能力
を有する第３の比較回路の制御下で第１の内部電源電圧
を供給することができ、内部回路の実行には何ら支障は
ない。

【００７２】請求項６記載の半導体装置は、２の基準電
圧を受け、該第２の基準電圧に基づき外部電源電圧を変
換して第２の内部電源電圧を供給する第２の内部電源電
圧供給手段と、外部入力信号及び第２の内部電源電圧を
受け、第２の内部電源電圧を動作電源電圧として、外部
入力信号を内部入力信号に変換して内部回路に付与する
内部入力信号付与手段とをさらに備えるため、外部電源
電圧が変動しても第２の内部電源電圧は安定しているた
め、誤動作することなく外部入力信号を内部入力信号に
変換することができる。

【００７３】請求項７記載の半導体装置における内部入
力信号付与手段は、モード制御信号が特殊モードのであ
ると指示するとき、第２の内部電源電圧によって生じる
電流パスを遮断するため、第２の内部電源電圧によって
生じる電流分の低消費電流化を図ることができる。

【００７４】請求項８記載の半導体装置において、第１
の内部信号供給手段の第１の比較回路は、モード制御信
号の第１の実行情報が内部回路のアクティブ状態を指示
するとき、第３の動作電流で動作し、内部回路はモード
制御信号の第２の実行情報が内部回路のアクティブ状態
を指示するとき動作状態となる。そして、第２の実行情
報の指示内容がスタンドバイ状態からアクティブ状態に
変化するタイミングを、第１の実行情報の指示内容がス
タンドバイ状態からアクティブ状態に変化するタイミン
グより所定期間遅らせている。

【００７５】したがって、比較的大きな第３の動作電流
で負荷駆動能力が大きい第３の比較回路の制御下による
第１の内部電源電圧が内部回路に確実に供給された後に
内部回路は動作状態となるため、特殊モードのスタンド
バイ状態からアクティブ状態に移行する場合でも内部回
路は支障無く所定の動作を実行することができる。

【００７６】さらに、請求項９記載の半導体装置は、第
２の実行情報の指示内容がアクティブ状態からスタンド
バイ状態に変化するタイミングを、第１の実行情報の指
示内容がアクティブ状態からスタンドバイ状態に変化す
るタイミングより所定期間早めている。

【００７７】したがって、内部回路による所定の動作が
確実に終了した後に、第３の動作電流から第２の動作電
流に変更され、負荷駆動能力が小さい第１の比較回路の
制御下による第１の内部電源電圧の供給動作を開始する
ことができるため、アクティブ状態から特殊モードのス
タンドバイ状態に移行する場合でも内部回路は支障無く
所定の動作を完了することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるＤＲＡＭの構
成を示すブロック図である。

【図２】 図１の内部電源電圧供給回路の内部構成を示
す回路図である。

【図３】 図２のコンパレータの内部構成を示す回路図
である。

【図４】 ＶＤＣの変形例を示す回路図である。

【図５】 この発明の実施の形態２であるＤＲＡＭの特
徴部を示すブロック図である。

【図６】 図５の内部電源電圧供給回路及び内部入力信
号生成回路５の内部構成を示す回路図である。

【図７】 図５の内部入力信号生成回路の動作特性を示
すグラフである。

【図８】 この発明の実施の形態３であるＤＲＡＭの構
成を示すブロック図である。

【図９】 実施の形態３のＤＲＡＭの動作を示すタイミ
ング図である。

【図１０】 従来のＤＲＡＭのノーマルモード動作を示
すタイミング図である。

【図１１】 従来のＤＲＡＭのセルフリフレッシュモー
ド動作を示すタイミング図である。

【符号の説明】

１ 内部信号生成回路、２，４ 内部電源電圧供給回
路、３ 内部回路、５内部入力信号生成回路、１１〜１
３、４１，４２ コンパレータ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部入力信号に関連した外部入力関連信
   号及び第１の内部電源電圧を受け、該第１の内部電源電
   圧を動作電源電圧として、通常モード時に前記外部入力
   関連信号に基づく動作を行い、特殊モード時に前記外部
   入力関連信号と関係のない動作を行う内部回路と、 外部制御信号に基づきモード制御信号を生成するモード
   制御信号生成手段とを備え、前記モード制御信号は前記
   通常モードのスタンドバイ状態の有無を指示し、前記特
   殊モードのスタンドバイ状態の有無を指示する情報を少
   なくとも有し、第１の基準電圧を受け、該第１の基準電
   圧に基づき前記外部電源電圧を変換して前記第１の内部
   電源電圧を前記内部回路に供給する第１の内部電源電圧
   供給手段をさらに備え、前記第１の内部電源電圧供給手
   段は、前記モード制御信号が前記通常モードのスタンド
   バイ状態であると指示するとき第１の動作電流で動作
   し、前記モード制御信号が前記特殊モードのスタンドバ
   イ状態であると指示するとき前記第１の動作電流と異な
   る第２の動作電流で動作することを特徴とする、半導体
   装置。
2. 【請求項２】 前記第１の内部電源電圧供給手段は、 一端に前記外部電源電圧を受け、第１の電圧制御信号に
   基づき他端から前記第１の内部電源電圧を付与する第１
   の内部電源電圧付与部と、前記第１の内部電源電圧に関
   連した電圧と前記第１の基準電圧との比較結果に基づき
   前記第１の電圧制御信号を出力する第１の比較回路とを
   有する第１の内部電源電圧供給部と、 一端に前記外部電源電圧を受け、第２の電圧制御信号に
   基づき他端から前記第１の内部電源電圧を付与する第２
   の内部電源電圧付与部と、前記第１の内部電源電圧に関
   連した電圧と前記第１の基準電圧との比較結果に基づき
   前記第２の電圧制御信号を出力する第２の比較回路とを
   有する第２の内部電源電圧供給部とを備え、 前記第１及び第２の内部電源電圧供給部の動作電流はそ
   れぞれ前記第１及び第２の比較回路の動作電流で決定
   し、前記第１の比較回路は前記第１の動作電流で動作
   し、前記第２の比較回路は前記第２の動作電流で動作
   し、 前記第１の内部電源電圧供給手段は、前記モード制御信
   号が前記通常モードのスタンドバイ状態であると指示す
   るとき第１の内部電源電圧供給部を選択的に活性状態に
   し、前記モード制御信号が前記特殊モードのスタンドバ
   イ状態であると指示するとき第２の内部電源電圧供給部
   を選択的に活性状態にする、請求項１記載の半導体装
   置。
3. 【請求項３】 前記内部回路はダイナミック型のメモリ
   セルを有し、前記通常モードは前記メモリセルに対する
   読み出し及び書き込み動作を行うモードを含み、前記特
   殊モードは前記メモリセルのリフレッシュ動作を行うモ
   ードを含む、請求項２記載の半導体装置。
4. 【請求項４】 前記第２の動作電流は前記第１の動作電
   流より小さいことを特徴とする、請求項３記載の半導体
   装置。
5. 【請求項５】 前記モード制御信号は前記内部回路のア
   クティブ状態／スタンバイ状態を指示する情報を含み、 前記第１の内部信号供給手段は、 一端に前記外部電源電圧を受け、第３の電圧制御信号に
   基づき他端から前記第１の内部電源電圧を付与する第３
   の内部電源電圧付与部と、前記第１の内部電源電圧に関
   連した電圧と前記第１の基準電圧との比較結果に基づき
   前記第３の電圧制御信号を出力する第３の比較回路とを
   有する第３の内部電源電圧供給部をさらに備え、前記第
   ３の内部電源電圧供給部の動作電流は前記第３の比較回
   路の動作電流で決定し、前記第３の比較回路は前記第１
   及び第２の動作電流より大きい第３の動作電流で動作
   し、 前記モード制御信号が前記内部回路のアクティブ状態を
   指示するとき、前記第３の内部電源電圧供給部を活性状
   態にする、請求項４記載の半導体装置。
6. 【請求項６】 第２の基準電圧を受け、該第２の基準電
   圧に基づき前記外部電源電圧を変換して前記第２の内部
   電源電圧を供給する第２の内部電源電圧供給手段と、 前記外部入力信号及び前記第２の内部電源電圧を受け、
   前記第２の内部電源電圧を動作電源電圧として、前記外
   部入力信号を内部入力信号に変換して前記内部回路に付
   与する内部入力信号付与手段とをさらに備え、前記外部
   入力関連信号は前記内部入力信号を含む、請求項１ない
   し請求項５のうちいずれか１項に記載の半導体装置。
7. 【請求項７】 前記モード制御信号は、前記特殊モード
   の有無を指示する情報を含み、 前記内部入力信号付与手段は前記モード制御信号を受
   け、前記モード制御信号が前記特殊モードであると指示
   するとき、前記第２の内部電源電圧によって生じる電流
   パスを遮断する、請求項６記載の半導体装置。
8. 【請求項８】 前記モード制御信号における前記内部回
   路のアクティブ状態／スタンドバイ状態を指示する情報
   は第１及び第２の実行情報を含み、 前記第１の内部信号供給手段は、前記モード制御信号の
   前記第１の実行情報が前記内部回路のアクティブ状態を
   指示するとき、前記第３の内部電源電圧供給部を活性状
   態にして前記第３の動作電流で動作し、 前記内部回路は前記モード制御信号の前記第２の実行情
   報が前記内部回路のアクティブ状態を指示するとき動作
   状態となり、 前記モード制御信号において、前記第２の実行情報の指
   示内容がスタンドバイ状態からアクティブ状態に変化す
   るタイミングを、前記第１の実行情報の指示内容がスタ
   ンドバイ状態からアクティブ状態に変化するタイミング
   より所定期間遅らせたことを特徴とする、請求項５記載
   の半導体装置。
9. 【請求項９】 前記モード制御信号において、前記第２
   の実行情報の指示内容がアクティブ状態からスタンドバ
   イ状態に変化するタイミングを、前記第１の実行情報の
   指示内容がアクティブ状態からスタンドバイ状態に変化
   するタイミングより所定期間早めたことを特徴とする、
   請求項８記載の半導体装置。