JP5209083B2 - 半導体装置 - Google Patents

Description

本発明は、論理回路または論理ゲートを含む半導体装置に関し、特に、待機動作時の消費電力の低減に関する。

フラッシュメモリ、ダイナミックメモリ等の半導体メモリでは、大容量、低価格、低消費電力の要求から微細化に加えて、プロセス工程の削減が行われている。その結果、例えば、単層のポリシリコンのプロセスでは、ＰチャンネルＭＯＳトランジスタのしきい値が上昇し、高速動作を実現することが困難になるため、新たに低しきい値のトランジスタを追加するような改善が成されている。しかしながら、しきい値を小さくすると、ゲート・ソース間電圧Ｖｇｓが０Ｖになっても、いわゆるオフリーク電流が流れ、電力が消費されてしまう。このオフリーク電流は、しきい値が小さくなるほど増加する。

特許文献１は、ゲート酸化膜が薄い低しきい値の論理ゲートと電源ラインとの間に、ゲート酸化膜が薄い低しきい値の電源スイッチングトランジスタを設け、スタンバイ状態時に、電源スイッチングトランジスタが強く逆バイアスされるようにして電源スイッチングトランジスタのオフリーク電流を低減させている。

特開２００４−１４７１７５号公報

図１は、従来のオフリーク電流を低減する回路の一例であり、当該回路は、入出力データバッファ等に用いられるクロック同期のデータ転送回路を示している。データ転送回路は、外部クロック信号ExCLKから内部クロック信号InCLKを生成するクロック生成回路Ｃ１と、内部クロック信号InCLKに同期してデータを出力する出力回路Ｃ２とを有する。クロック生成回路Ｃ１は、外部クロック信号ExCLKを入力する第１のＣＭＯＳインバータ（Ｐ１、Ｎ１）と、第１のＣＭＯＳインバータの出力を入力し内部クロック信号InCLKを出力する第２のＣＭＯＳインバータ（Ｐ２、Ｎ２）と、電源VccとトランジスタＰ１の間に接続されたＰチャンネルＭＯＳトランジスタＱｐと、第１のＣＭＯＳインバータの出力とＧＮＤとの間に接続されたＮチャンネルトランジスタＱｎとを有する。トランジスタＱｐ、Ｑｎのゲートには、パワーダウン信号P/Dが印加され、パワーダウン信号P/Dは、通常動作時にＬレベルであり、スタンバイ時にＨレベルとなる。第１、第２のインバータを構成するＰチャンネルトランジスタＰ１、Ｐ２は、低しきい値のトランジスタから構成される。

出力回路Ｃ２は、内部データを入力する第３のＣＭＯＳインバータ（Ｐ３、Ｎ３）と、第３のＣＭＯＳインバータの出力を入力しデータを出力する第４のＣＭＯＳインバータ（Ｐ４、Ｎ４）と、第３のＣＭＯＳインバータにそれぞれ直列に接続されたＰチャンネルトランジスタＰ５、ＮチャンネルトランジスタＮ５と、トランジスタＰ５と電源Vccとの間に接続されたＰチャンネルトランジスタＱｐと、第３のＣＭＯＳインバータの出力とＧＮＤとの間に接続されたＮチャンネルトランジスタＱｎとを有する。トランジスタＰ５のゲートには、反転した内部クロック信号InCLKが印加され、トランジスタＮ５のゲートには、内部クロック信号InCLKが印加される。トランジスタＱｐ、Ｑｎのゲートには、パワーダウン信号P/Dが印加される。第３、第４のＣＭＯＳインバータを構成するＰチャンネルトランジスタＰ３、Ｐ４と、クロック同期されるトランジスタＰ５は、低しきい値のトランジスタから構成される。

通常動作時、パワーダウン信号P/Dは、Ｌレベルであるため、トランジスタＱｐはオンし、第１および第３のＣＭＯＳインバータには電源Vccが接続され、トランジスタＱｎはオフする。従って、クロック生成回路Ｃ１からは外部クロック信号ExCLKに同期した内部クロック信号InCLKが出力される。また、出力回路Ｃ２では、トランジスタＰ５、Ｎ５が内部クロック信号InCLKがＬレベルのとき内部データが第３のＣＭＯＳインバータに取り込まれ、第４のＣＭＯＳインバータは、入力データの論理値に応じた論理値のデータを出力する。

スタンバイ時に移行すると、パワーダウン信号P/Dは、Ｈレベルになる。このため、クロック生成回路Ｃ１では、トランジスタＱｐがオフし、低しきい値のトランジスタＰ１には動作電圧Vccが供給されず、また、トランジスタＱｎがオンすることで、クロック生成回路Ｃ１から出力される内部クロック信号InCLKはＨレベルに固定される。また、出力回路Ｃ２では、トランジスタＰ３には動作電圧Vccは供給されず、トランジスタＱｎがオンすることで、出力されるデータ出力はＨレベルに固定される。

上記のように、低しきい値を有するトランジスタＰ１、Ｐ３のオフリーク電流を削減するため、通常のしきい値を有するトランジスタＱｐ、Ｑｎを直列に挿入し、かつ、パワーダウン信号P/Dにより論理設定をしなければならなくなる。これにより、低しきい値を有するトランジスタＰ１、Ｐ３による高速動作を実現することはできるが、反面、トランジスタＱｐ、Ｑｎを直列に挿入するため、トランジスタＰ１とＱｐおよびＰ３とＱｐのチャンネル幅が増大し、スタンバイ状態の設定のためにロジック部の増大を招いてしまう。さらに、スタンバイ時には、出力されるデータがＨレベルに固定されてしまうので、スタンバイ時から通常動作時へ移行する場合には、ロジック部の初期化が必要となり、そのために時間を要してしまう。

本発明の目的は、上記従来の課題を解決し、待機動作時のオフリーク電流を削減した論理回路を含む半導体装置を提供することを目的とする。
さらに本発明は、待機動作時から遅滞なく通常動作時へ移行することができる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、少なくとも第１の動作電圧または第１の動作電圧よりも小さい第２の動作電圧を受け取る第１のＰチャンネル型のＭＯＳトランジスタと、少なくとも第１のＭＯＳトランジスタと基準電位との間に接続された第２のＮチャンネル型のＭＯＳトランジスタとを有し、第１および第２のＭＯＳトランジスタは、ゲートに入力された信号に応じて出力信号を生成する論理回路を構成し、通常動作時、第１の動作電圧が第１のＭＯＳトランジスタのソースに供給され、待機動作時、第２の動作電圧が第１のＭＯＳトランジスタのソースに供給され、第２の動作電圧は、第１および第２のＭＯＳトランジスタそれぞれのゲート・ソース間電圧の振幅が第１および第２のＭＯＳトランジスタのしきい値よりも大きくなるように設定される。

好ましくは半導体装置はさらに、通常動作時に第１の動作電圧を選択し、待機動作時に第２の動作電圧を選択する選択回路を含む。好ましくは選択回路は、外部からの制御信号に基づき第１の動作電圧または第２の動作電圧を選択する。半導体装置はさらに、外部から第１の動作電圧を受け取り、第１の動作電圧から第２の動作電圧を生成する生成回路を有することができる。半導体装置はさらに、外部から第２の動作電圧を受け取り、第２の動作電圧から第１の動作電圧を生成する生成回路を有することができる。

論理回路は、前記第１および第２のＭＯＳトランジスタを含む第１のインバータ回路と、当該第１のインバータ回路に接続されかつ前記第１および第２のＭＯＣトランジスタを含む第２のインバータ回路を含むことができ、第１のインバータ回路には、外部クロック信号が入力され、第２のインバータ回路は、内部クロック信号を出力する。論理回路はさらに、前記内部クロック信号に同期してデータを入出力する回路を含むことができる。論理回路はさらに、第１または第２の動作電圧を供給する電源供給部と、電源供給部と第１のＭＯＳトランジスタの間に直列に接続された第３のＰチャンネル型のＭＯＳトランジスタと、第２のトランジスタと基準電位との間に直列に接続された第４のＮチャンネル型のＭＯＳトランジスタとを含むことができ、第３のＭＯＳトランジスタのゲートには第１のクロック信号が入力され、第４のＭＯＳトランジスタのゲートには第１のクロック信号を反転した第２のクロック信号が入力され、第１および第２のＭＯＳトランジスタのゲートにはデータが入力される。

半導体装置はさらに、データを記憶するための記憶素子が形成されたメモリアレイと、当該メモリアレイに接続されたデータ出力回路とを含み、前記データ出力回路は、前記論理回路を含むことができる。待機動作時は、半導体装置に外部からチップイネーブル信号が入力されていない期間である。また、待機動作時は、チップイネーブル信号が入力された後のコマンド動作がされない一定期間である。

本発明によれば、待機動作時に、第１の動作電圧よりも低い第２の動作電圧を第１のＭＯＳトランジスタに供給するようにしたので、第１の動作電圧を供給するときよりも、第１のＭＯＳトランジスタのオフリーク電流を低減させることができる。さらに、第２の動作電圧は、第１および第２のＭＯＳトランジスタそれぞれのゲート・ソース間電圧の振幅が第１および第２のＭＯＳトランジスタのしきい値よりも大きくなるように設定されるため、論理回路に入力された信号の論理レベルを維持することができ、その結果、待機動作時から通常動作時に移行する際に論理回路の初期化が不要となり、迅速な処理が可能になる。さらに、従来のようにパワーダウン信号により論理設定を行うためのトランジスタを論理回路内に挿入する必要がなくなるため、論理回路の高集積化、小型化を図ることができる。

従来のオフリーク電流を低減する論理回路の構成を示す図である。 本発明の第１の実施例に係る半導体装置の構成を示す図である。 電圧供給部により供給される動作電圧と動作状態との関係を示すテーブルである。 電源供給部の構成例を示す図である。 本発明の第２の実施例に係る半導体装置の構成を示す図である。 本発明の第３の実施例に係る半導体装置の構成を示す図である。 本発明の第４の実施例に係る半導体装置の構成を示す図である。 本発明の第５の実施例に係る半導体装置の構成を示す図である。 本発明の第６の実施例に係る半導体装置の構成を示す図である。 図１０（ａ）は、図１の論理回路においてトランジスタが低しきい値でないときのタイミングチャートを示し、図１０（ｂ）は、図１の論理回路においてトランジスタが低しきい値を有するときのタイミングチャートを示す。 本発明の第６の実施例に係るデータ出力回路を適用したフラッシュメモリのタイミングチャートである。 本発明の第６の実施例に係るデータ出力回路を適用したフラッシュメモリの構成を示すブロック図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図２は、本発明の第１の実施例に係る半導体装置の論理回路の基本的な構成を示す図である。第１の実施例に係る半導体装置１００は、好ましくはシリコン基板上に形成されたＣＭＯＳ論理回路またはＣＭＯＳ論理ゲートを含んで構成され、ここでは、典型的な例として１つのＣＭＯＳインバータを示している。半導体装置１００は、Ｐチャンネル型のＭＯＳトランジスタＴｐと、Ｎチャンネル型のＭＯＳトランジスタＴｎと、トランジスタＴｐに動作電圧を供給する電源供給部１１０とを含んで構成される。好ましくは、ＰチャンネルのトランジスタＴｐは、しきい値が低いトランジスタであり、そのために、例えば、ゲート絶縁膜の膜厚が通常のものよりも薄く構成される。

電源供給部１１０は、半導体装置の動作状態に応じてＣＭＯＳインバータに動作電圧を供給する。１つの好ましい例では、電源供給部１１０は、図３のテーブルに示すように、半導体装置が通常動作（Active）のとき、内部電源Vcc(Int)を外部電源Vcc(Ext)と同じ動作電圧Ｖ１とし、待機状態(Idle)のとき、および内部電源Vcc(Int)を外部電源Vcc(Ext)の動作電圧Ｖ１よりも低い動作電圧Ｖ２（Ｖ１＞Ｖ２）とする。電源供給部１１０は、内部電源Vcc(Int)として電圧Ｖ２を供給するための回路を含むことができ、例えば、レベルシフト回路、ＤＣ−ＤＣコンバータを含むことができる。

図２に示すＣＭＯＳインバータにおいて、半導体装置が通常動作されるとき、ＰチャンネルトランジスタＴｐのソースには、例えば、１．８Ｖの動作電圧Ｖ１が供給される。トランジスタＴｐは、低しきい値を有するため、論理Ｌレベルの信号が入力されたときのオン状態が強く、またそのスイッチング動作が速くなる。

一方、半導体装置が待機状態または待機モードであるとき、ＰチャンネルトランジスタＴｐのソースには、動作電圧Ｖ２、例えば、１．３Ｖが供給される。ここで留意すべきことは、動作電圧Ｖ２は、トランジスタＴｐのゲート・ソース間電圧Ｖｇｓの振幅が、トランジスタＴｐ、Ｔｎのしきい値よりも大きくなるように設定される。つまり、ＣＭＯＳインバータに入力された信号のＨまたはＬレベルの論理状態が維持できるように動作電圧Ｖ２が設定される。動作電圧Ｖ２は、動作電圧Ｖ１よりも低いため、トランジスタＴｐのスイッチング速度は、通常動作時よりは遅くなるが、トランジスタＴｐがオフしたときのオフリーク電流は小さくすることができる。

待機動作時、ＣＭＯＳインバータに入力されたデータDinが論理Ｌレベルのとき、トランジスタＴｐがオン、トランジスタＴｎがオフし、出力データDoutは論理Ｈレベルである。他方、入力されたデータDinが論理Ｈレベルのとき、トランジスタＴｐがオフ、トランジスタＴｎがオンし、出力データDoutは論理Ｌレベルである。待機動作時であっても、半導体装置１００は、論理レベルを維持する状態で動作可能であるため、待機状態から通常動作へ移行する場合に、従来の論理回路であれば必要であった初期化を行う必要がなくなり、待機状態から通常動作へ遅滞なく移行することができる。なお、待機状態は、半導体装置に与えられる外部信号に基づき定義されるものであっても良いし、あるいは、当該外部信号に基づき半導体装置の内部回路が待機状態であるか否かを判定するようにしてもよい。待機状態とは、例えば、半導体装置の動作を一定期間停止させたり、動作速度を通常よりも小さくしたり、あるいは電力消費を通常よりも小さくしたりする態様を含み得る。また、動作電圧Ｖ１、Ｖ２は、ＭＯＳトランジスタのサイズ、しきい値、その他の動作特性に応じて適宜選択され得るものである。

図４は、電源供給部１１０の他の例を示す図である。図４（ａ）に示す例では、半導体装置は、外部電源Vcc(Ext)を入力する外部端子１１２を含む。電源供給部１１０は、外部端子１１２から入力された動作電圧Ｖ１を外部電源Vcc(Ext)として供給する。さらに半導体装置は、外部電源Vcc(Ext)の動作電圧Ｖ１から動作電圧Ｖ２を生成するための電圧生成回路１３０を含み、電圧生成回路１３０は、動作電圧Ｖ２を内部電源Vcc(Int)として供給する。

また、図４（ｂ）に示す例では、半導体装置は、外部端子１１２から外部電源Vcc(Ext)として動作電圧Ｖ２を入力する。そして、電圧生成回路１３０Ａは、外部電源Vcc(Ext)の動作電圧Ｖ２を昇圧し、内部電源Vcc(Int)として動作電圧Ｖ１を生成する。図４（ｃ）に示す例では、半導体装置は、外部端子１１２から外部電源Vcc(Ext)として電圧Ｖａを入力する。そして、電圧生成回路１３０Ｂは、電圧Ｖａから内部電源Vcc(Int)としての動作電圧Ｖ１、Ｖ２を生成する。上記以外にも、半導体装置は、外部電源Vcc(Ext)として動作電圧Ｖ１、Ｖ２をそれぞれ外部端子から入力するものであってもよい。

次に、本発明の第２の実施例について図５を参照して説明する。第２の実施例では、半導体装置１００Ａは、ＣＭＯＳインバータの動作電圧Ｖ１／Ｖ２を切替えるための選択回路１２０を含んで構成される。選択回路１２０は、半導体装置が通常動作(Active)か待機状態（IdleまたはStandby）であるかを示す制御信号CTLを受け取り、制御信号CTLに応じて、動作電圧Ｖ１またはＶ２をトランジスタＴｐのソースに供給する。つまり、選択回路１２０は、通常動作時に高い動作電圧Ｖ１を供給し、待機動作時には低い動作電圧Ｖ２を供給する。

図５（ｂ）は、選択回路１２０の好ましい例を示している。選択回路１２０は、外部電源または内部電源からの電圧Ｖｂが供給された電源レールＰＷＲ１と、動作電圧Ｖ１またはＶ２を供給する電源レールＰＷＲ２と、電源レールＰＷＲ１と電源レールＰＷＲ２との間に接続された抵抗Ｒと、当該抵抗Ｒと並列に接続されたＮチャンネルＭＯＳトランジスタＴＲとを含んで構成される。トランジスタＴＲのゲートには、制御信号CTLが接続される。通常動作時、トランジスタＴＲは、制御信号CTLに応答して導通し、電源レールＰＷＲ２には、動作電圧Ｖ１が供給される。他方、待機動作時、トランジスタＴＲは、制御信号CTLに応答して非導通となり、電源レールＰＷＲ２には、動作電圧Ｖ２（＜Ｖ１）が供給される。非常に簡易な構成により選択回路１２０を構成することができる。

次に、本発明の第３の実施例について図６を参照して説明する。第３の実施例では、半導体装置１００Ｂは、動作電圧Ｖ１およびＶ２を供給する電源供給部１４０と、電源供給部１４０からの動作電圧Ｖ１およびＶ２を受取り、制御信号CTLに応じていずれかの動作電圧Ｖ１またはＶ２を選択的に出力する選択回路１５０とを有する。電源供給部１４０は、第１の実施例のときと同様に、外部電源Vcc(Ext)または外部電源に基づき内部電源Vcc(Int)を生成する電圧生成回路を含むものであることができる。選択回路１５０は、半導体装置１００Ｂが通常動作時であるか待機動作時であるかを示す制御信号CTLに応じて動作電圧Ｖ１またはＶ２を選択し、選択された動作電圧をトランジスタＴｐのソースに供給する。本実施例の場合、選択回路１５０は、単に、動作電圧Ｖ１またはＶ２を選択するだけでよく、また、電源供給部１４０から供給される動作電圧Ｖ１およびＶ２は、他の回路によって共用されるものであってもよい。

次に、本発明の第４の実施例について図７を参照して説明する。第４の実施例に係る半導体装置１００Ｃは、外部クロック信号ExCLKから内部クロック信号InCLKを生成する典型的なクロック生成回路を含んでいる。クロック生成回路は、外部クロック信号ExCLKを入力する第１のＣＭＯＳインバータ１６０Ａと、第１のＣＭＯＳインバータ１６０Ａの出力を入力し内部クロック信号InCLKを出力する第２のＣＭＯＳインバータ１６０Ｂとを含んでいる。第１および第２のＣＭＯＳインバータ１６０Ａ、１６０Ｂには、第１ないし第３の実施例のときと同様に、動作電圧Ｖ１またはＶ２を選択的に供給する電源供給部１１０が接続される。

通常動作時、第１および第２のＣＭＯＳインバータ１６０Ａ、１６０Ｂの低しきい値のトランジスタＴｐには動作電圧Ｖ１が供給され、トランジスタＴｐは高速動作される。これにより、外部クロック信号ExCLKから遅延時間の短い内部クロック信号InCLKが出力される。一方、待機動作時、低しきい値を有するトランジスタＴｐには動作電圧Ｖ２が供給されるが、動作電圧Ｖ２は、外部クロック信号ExCLKの電圧の振幅がトランジスタＴｐのしきい値よりも大きくなるように設定されるため、第１のＣＭＯＳインバータ１６０Ａは、外部クロック信号ExCLKの論理状態を維持したクロック信号InCLK’を出力する。第２のＣＭＯＳインバータ１６０Ｂには、クロック信号CLK’が入力されるが、この場合にも、動作電圧Ｖ２は、トランジスタＴｐのしきい値よりもクロック信号CLK’の振幅が大きくなるように設定されるため、第２のＣＭＯＳインバータ１６０Ｂは、クロック信号CLK’の論理状態を維持した内部クロック信号InCLKを出力する。他方、動作電圧Ｖ２は、動作電圧Ｖ１よりも小さいため、待機動作時における低しきい値のトランジスタＴｐのオフリーク電流を抑制することができる。

次に、本発明の第５の実施例について図８を参照して説明する。第５の実施例に係る半導体装置１００Ｄは、電源供給部１１０と、電源供給部１１０から動作電圧Ｖ１またはＶ２が選択的に供給される論理回路１７０とを含む。論理回路１７０は、低しきい値のＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジスタを有するＣＭＯＳ論理ゲートを含む。論理回路１７０は、外部クロック信号ExCLKまたは内部クロック信号InCLK、入力データDinを受け取り、クロック信号に同期して処理された出力データDoutを出力する。通常動作時、論理回路１７０には動作電圧Ｖ１が供給され、低しきい値のトランジスタによる高速動作が行われる。待機動作時、論理回路１７０には動作電圧Ｖ２が供給され、論理回路１７０は、通常動作時より若干遅い速度で動作するが、ＣＭＯＳ論理ゲートによる論理レベルを維持したデータをクロック信号に同期して出力する。

図８（ｂ）は、第５の実施例の論理回路１７０の１つの回路例を示している。論理回路１７０は、低しきい値のＰチャンネル型のトランジスタＴｐと、Ｎチャンネル型のトランジスタＴｎとを有するインバータと、トランジスタＴｐと電源供給部１１０との間に直列に接続された低しきい値のＰチャンネル型のトランジスタＱｐと、トランジスタＴｎとグランドとの間に直列に接続されたＮチャンネル型のトランジスタＱｎとを有する。トランジスタＴｐとＴｎのゲートには、入力データDinが供給され、トランジスタＱｐのゲートには、反転された内部クロック信号InCLKが供給され、トランジスタＱｎのゲートには内部クロック信号InCLKが供給される。通常動作時、トランジスタＱｐには動作電圧Ｖ１が供給され、論理回路１７０は、内部クロック信号に同期して入力データDinを取り込み、出力データDoutを出力する。

待機動作時、トランジスタＱｐには動作電圧Ｖ２が供給されるため、トランジスタＱｐのオフリーク電流が低減される一方、動作電圧Ｖ２は、内部クロック信号の電圧の振幅がトランジスタＱｐのしきい値より大きく設定されるため、トランジスタＱｐが導通したとき、トランジスタＴｐのソースには動作電圧Ｖ２が供給され、トランジスタＴｐは、入力データDinの論理状態に応じてオンまたはオフする。

次に、本発明の第６の実施例について図９ないし図１２を参照して説明する。図９は、第６の実施例に係るデータ出力回路１８０を示し、データ出力回路１８０は、例えば、図１２に示すＮＡＮＤ型のフラッシュメモリ１００Ｅに適用される。フラッシュメモリ１００Ｅは、図１２に示すように、行列状に配列された複数のメモリセルを有するメモリアレイ２００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ２１０と、入出力バッファ２１０からのアドレスデータを受け取るアドレスレジスタ２２０と、入出力されるデータを保持するデータレジスタ２３０、入出力バッファ２１０からのコマンドデータを受け取り、コマンドに基づき各部を制御するコントローラ２４０と、アドレスレジスタ２２０からの行アドレス情報Ａｘをデコードし当該デコード結果に基づきブロックの選択およびワード線の選択を行うワード線選択回路２５０と、ワード線選択回路２５０によって選択されたページから読み出された感知したり、選択されたページへの書込みデータを保持するページバッファ／センス回路２６０と、アドレスレジスタ２２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線を選択する列選択回路２７０と、データの読出し、プログラムおよび消去のために必要な電圧を生成する内部電圧発生回路２８０とを含んで構成される。内部電圧発生回路１８０は、上記実施例で説明したように、通常動作時または待機動作時に応じて動作電圧Ｖ１、Ｖ２を供給する。ここには図示しないが、フラッシュメモリ１００Ｅは、外部クロック信号を受け取り、あるいはクロック発生回路によりクロック信号を生成することができる。

外部入出力端子Ｉ／Ｏは、複数の端子を含み、これら複数の端子は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子を共用することができ、外部制御信号として、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号を入力し、レディー・ビジー信号を出力する。

メモリアレイ２００は、同時にアクセス可能な２つのメモリバンク２００Ｌ、２００Ｒを含んでいる。メモリバンク２００Ｌは、列方向にｍ個のブロックBLK(L)1、BLK(L)2、・・・、BLK(L)m+1を有し、メモリバンク２００Ｒは、列方向にｍ個のブロックBLK(R)1、BLK(R)2、・・・、BLK(R)m+1を有する。メモリバンクの各ブロックは、ｎビットのビット線BLに接続され、各ビット線BLには、複数のメモリセルを直列に接続したＮＡＮＤセルユニットが接続される。

入出力バッファ２１０は、アドレスデータ２２０、データレジスタ２３０およびコントローラ２４０との間でデータを転送する。図示しないメモリコントローラから送信されたコマンド、データ、アドレス情報は、入出力バッファ２１０を介してコントローラ２４０、アドレスレジスタ２２０、データレジスタ２３０へ供給される。また、読出し時には、ページバッファ／センス回路２６０から読み出されたデータがデータレジスタ２３０を介して入出力バッファ２１０へ転送される。

コントローラ２４０は、入出力バッファ２１０から受け取ったコマンドデータに基づき読出し、プログラムや消去等のシーケンスを制御する。コマンドデータは、例えば、読出し命令、プログラム命令、消去命令、チップイネーブル信号CE、書込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、アウトプットイネーブル信号OE等を含む。例えば、コントローラ２４０は、コマンドデータに基づきアドレス情報と書込みデータを判別して、前者をアドレスレジスタ２２０を介してワード線選択回路２５０や列選択回路２７０に転送し、後者をデータレジスタ２３０を介してページバッファ／センス回路２６０に転送する。

ワード線選択回路２５０は、アドレスレジスタ２２０からの行アドレス情報の上位ビットをデコードし、２つのメモリバンク２００Ｌ、２００Ｒ内の選択された一対のブロック内のそれぞれのページが選択される。ページバッファ／センス回路２６０は、データレジスタ２３０に接続され、読み書き命令に従い、読み出したデータをデータレジスタ２３０へ転送し、またはデータレジスタ２３０から転送された書込みデータを受け取る。列選択回路２７０は、アドレスレジスタ２２０からの列アドレス情報Ayをデコードし、デコード結果に基づき、ページバッファ／センス回路２６０に保持されたデータまたはビット線を選択する。

図９に示すデータ出力回路１８０は、例えば入出力バッファ２１０に適用される。データ出力回路１８０は、外部クロック信号ExCLKから内部クロック信号InCLKを生成するクロック生成回路Ｃ１と、クロック生成回路Ｃ１により生成された内部クロックに同期してデータ出力を行うデータ出力回路Ｃ２とを含む。Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５は、低しきい値のＰチャンネルのＭＯＳトランジスタであり、Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５は、ＮチャンネルのトランジスタＭＯＳトランジスタである。

図１０（ａ）は、トランジスタＰ１〜Ｐ５のしきい値Ｔｈ１が比較的高いデータ出力回路の動作波形図であり、図１０（ｂ）は、図９に示すようにトランジスタＰ１〜Ｐ５のしきい値Ｔｈ２が比較的低い（Ｔｈ２＜Ｔｈ１）データ出力回路の動作波形図である。低しきい値を持たないデータ出力回路路では、外部クロック信号ExCLKから遅延時間Ｄ１後に内部クロック信号InCLKが生成され、さらに内部クロック信号InCLKから遅延時間Ｄ２後に出力データDoutが生成される。一方、低しきい値のトランジスタＰ１〜Ｐ５を含むデータ出力回路１８０では、遅延時間Ｄａ（Ｄａ＜Ｄ１）で内部クロック信号InCLKが生成され、そこから遅延時間Ｄｂ（Ｄｂ＜Ｄ２）でデータ出力Doutが生成される。

図１１は、図９に示すデータ出力回路１８０をフラッシュメモリ１００Eに適用したときの動作波形を示している。時刻ｔ１において、外部制御信号としてチップイネーブル信号ＣＥ、アウトプットイネーブルＯＥ（ともにローアクティブ）がフラッシュメモリ１００Ｅに入力されると、これに応答して、コントローラ２４０は、制御信号を待機状態（Standby）を示すＬレベルから通常状態(Active)を示すＨレベルに変化させる。制御信号は、メモリ内の各部に供給され、内部電圧発生回路２８０は、Activeの制御信号に応答して動作線圧Ｖ１を生成し、これをデータ出力回路１８０に供給する。ここでは、内部電圧発生回路２８０は、動作電圧Ｖ２を昇圧し、内部電源Vcc(Int)としての動作電圧Ｖ１を生成する。

コントローラ２４０は、コマンドに応じた処理を行う期間（ｔ１−ｔ２）、Active状態の制御信号を出力し、この間、データ出力回路１８０には動作電圧Ｖ１が供給される。従って、データ出力回路１８０は、クロック信号CLKに同期しそこから一定の遅延時間後に出力データDoutを生成する。制御信号がStandby状態に切替わると、これに応答して内部電圧発生回路２８０は、動作電圧Ｖ２をデータ出力回路１８０に供給する。コントローラ２４０は、所定の決められた動作シーケンスに従い、高速の処理が必要な場合には、期間ｔ３−ｔ４、期間ｔ５−ｔ６において制御信号をActiveに切替え、この間、動作電圧Ｖ１がデータ出力回路１８０に供給される。制御信号がStandby状態のとき（期間ｔ２−ｔ３、期間ｔ４−ｔ５、期間ｔ６−ｔ７）、データ出力回路１８０には動作電圧Ｖ２が供給されるが、クロック生成回路Ｃ１は、クロック信号CLKの倫理状態を維持するため、制御信号がStandby状態からActive状態に切替わっても、データ出力回路の初期化が不要であり、出力データDoutの遅延を抑制することができる。

上記実施例で例示した論理回路は、一例であって、本発明は、上記以外のＣＭＯＳ論理ゲートまたはＣＭＯＳ論理回路にも適用される。さらに本発明は、フラッシュメモリのほか、ＤＲＡＭ、ＳＲＡＭ、マイクロコントローラ、マイクロプロセッサ、ＡＳＩＣ等の種々の半導体装置に適用される。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ：半導体装置
１００Ｅ：フラッシュメモリ
１１０：電源供給部
１２０：選択回路
１３０、１３０Ａ、１３０Ｂ：電圧生成回路
１７０：論理回路
１８０：データ出力回路

Claims (5)

1. データを記憶するための不揮発性の記憶素子が形成されたメモリアレイと、当該メモリアレイに接続された入出力バッファと、コントローラと、電圧発生回路と、外部制御信号および外部クロック信号を受け取る外部端子とを含むフラッシュメモリであって、
   前記コントローラは、前記外部端子からのイネーブル信号に応答して待機状態を示す制御信号または通常状態を示す制御信号を発生し、
   前記電圧発生回路は、前記通常状態を示す制御信号に応答して第１の動作電圧を供給し、かつ前記待機状態を示す制御信号に応答して前記第１の動作電圧よりも小さい第２の動作電圧を供給し、
   前記入出力バッファは、外部クロック信号から内部クロック信号を生成するクロック生成回路と、前記クロック発生回路により発生された内部クロック信号に同期してデータ入出力を行うデータ入出力回路とを含み、前記クロック生成回路および前記データ入出力回路の電源供給部には、前記電圧発生回路からの第１または第２の動作電圧が供給され、
   前記クロック生成回路は、前記外部クロック信号を入力する第１のインバータ回路と、当該第１のインバータ回路の出力を入力し、前記内部クロック信号を出力する第２のインバータ回路を含み、
   前記データ入出力回路は、データを入力する第３のインバータ回路と、当該第３のインバータ回路の出力を入力し、データを出力する第４のインバータ回路と、前記第３のインバータ回路のＰチャンネル型のＭＯＳトランジスタと電源供給部との間に直列に接続されたＰチャンネル型のＭＯＳトランジスタＱｐと、前記第３のインバータ回路のＮチャンネル型のＭＯＳトランジスタと基準電位との間に直列に接続されたＮチャンネル型のＭＯＳトランジスタＱｎとを含み、前記トランジスタＱｐのゲートには、前記クロック発生回路により発生された第１の内部クロック信号が入力され、前記トランジスタＱｎのゲートには、前記第１のクロック信号を反転した第２の内部クロック信号が入力され、
   前記第１ないし第４のインバータ回路の各Ｐチャンネル型のＭＯＳトランジスタおよび前記トランジスタＱｐには、前記電源供給部から第１の動作電圧または第２の動作電圧が供給され、
   第２の動作電圧は、前記第１ないし第４のインバータの各Ｐチャンネル型のＭＯＳトランジスタおよび前記トランジスタＱｐのしきい値よりも大きくなるように設定される、フラッシュメモリ。
2. 前記電圧発生回路は、通常動作時に第１の動作電圧を選択し、待機動作時に第２の動作電圧を選択する選択回路を含み、当該選択回路は、第１の電源レールと、当該第１の電源レールに接続されかつ前記第１または第２の動作電圧を供給する第２の電源レールと、第１の電源レールと第２の電源レールとの間に接続された抵抗素子と、当該抵抗素子と並列に接続されたＭＯＳトランジスタとを含み、前記ＭＯＳトランジスタのゲートには、前記コントローラからの通常状態または待機状態を示す制御信号が印加され、当該ＭＯＳトランジスタは、通常状態または待機状態に応じてオンまたはオフされる、請求項１に記載のフラッシュメモリ。
3. 待機動作時は、外部からチップイネーブル信号が入力されていない期間である、請求項１に記載のフラッシュメモリ。
4. 待機動作時は、チップイネーブル信号が入力された後のコマンド動作がされない一定期間である、請求項１または３に記載のフラッシュメモリ。
5. 前記電圧発生回路は、前記第２の動作電圧を昇圧することで前記第１の動作電圧を生成する、請求項１に記載のフラッシュメモリ。

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