JP5052113B2

JP5052113B2 - 半導体集積回路装置

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Publication number: JP5052113B2
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Inventors: 野英一牧; 島成夫大
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Description

本発明は、半導体集積回路装置に関し、例えば、内部回路からのデジタルデータを、パッドを介して外部へ出力する半導体集積回路装置に関する。

近年、ＮＡＮＤ型フラッシュメモリ等の半導体集積回路装置において、データ出力に用いられるＩ／Ｏ電源電圧は、低消費電力およびノイズ低減の理由から低下傾向にある。Ｉ／Ｏ電源電圧が低下すると、データ出力回路のコンダクタンスが低下するという問題が生じる。例えば、Ｐ型トランジスタを介してＩ／Ｏ電源をＩ／Ｏパッドにスイッチングしている場合、Ｉ／Ｏ電源電圧の低下によって、ＯＮ動作時におけるＰ型トランジスタのゲート−ソース間電圧が低下する。これにより、Ｐ型トランジスタのコンダクタンスが低下し、出力スルーレートが低下する。即ち、半導体集積回路装置のデータ出力速度が低下する。
特開平１１−１２０７８４号公報

データ出力用の高電圧源が低い場合であっても、データ出力速度の遅れを抑制することができる半導体集積回路装置を提供する。

本発明に係る実施形態に従った半導体集積回路装置は、内部回路からのデジタルデータを、パッドを介して外部へ出力する半導体集積回路装置であって、
第１論理値に対応する出力用低電圧と前記パッドとの間に接続され、前記デジタルデータが第１論理値である場合に、前記出力用低電圧を前記パッドに接続する第１導電型の第１のトランジスタと、前記第１論理値とは逆論理の第２論理値に対応する出力用高電圧と前記パッドとの間に接続され、前記デジタルデータが第２論理値である場合に、前記出力用高電圧を前記パッドに接続する第２導電型の第２のトランジスタと、前記出力用高電圧と前記パッドとの間に前記第２のトランジスタに対して並列接続され、前記デジタルデータが第２論理値である場合に、前記出力用高電圧に依存せず前記デジタルデータの論理値に依存するゲート電圧を受けて前記出力用高電圧を前記パッドに接続する第１導電型の第３のトランジスタとを備えている。

本発明による半導体集積回路装置は、データ出力用の高電圧源が低い場合であっても、データ出力速度の遅れを抑制することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る実施形態に従ったフラッシュメモリの全体の構成を示すブロック図である。メモリセルアレイ１００は、複数個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルを直列接続したＮＡＮＤセルユニット（図示せず）を備えている。各ＮＡＮＤセルユニットは、ドレイン側がビット線に接続され、ソース側が共通ソース線に接続される。ロウ方向に並ぶメモリセルの制御ゲートは共通にワード線に接続される。書き換え／読み出し回路１４０は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路およびラッチ回路を含み、以後ページバッファと称する。

入出力バッファ３は、データの入出力及びアドレス信号の入力に用いられる。即ち、入出力バッファ３を介して、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ７とデータ書き換え／読み出し回路１４０の間でデータの転送が行われる。Ｉ／Ｏ端子から入力されるアドレス信号
は、アドレスレジスタ１８０に保持され、ロウデコーダ１２０及びカラムデコーダ１５０に送られてデコードされる。

Ｉ／Ｏ端子からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７０に保持され、これにより制御回路１１０が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９０に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ３でのデータラッチ、転送等の制御に用いられ、また制御回路１１０に送られて、動作制御が行われる。レディ／ビジーレジスタ２１０は、チップがレディ状態にあるか、ビジー状態にあるかを外部に知らせる。

尚、ここでは半導体集積回路装置の実施形態としてＮＡＮＤ型フラッシュメモリを開示している。しかし、本発明は、ＤＲＡＭ、ＣＰＵ、ロジックＬＳＩ等、デジタルデータを出力する総ての半導体集積回路装置に適用することができる。

図２は、データ入出力回路３内のデータ出力部の構成を示す図である。データ出力部は、データ制御回路１０と、第１の駆動回路としてのＴＮ１駆動回路２０と、第２の駆動回路としてのＴＰ駆動回路３０と、第３の駆動回路としてのＴＮ２駆動回路４０と、第１のトランジスタとしてのＮ型電界効果型トランジスタＴＮ１と、第２のトランジスタとしてのＰ型電界効果型トランジスタＴＰと、第３のトランジスタとしてのＮ型電界効果型トランジスタＴＮ２とを備えている。トランジスタＴＮ１がロウレベル（ＶＳＳ）出力用のトランジスタであり、トランジスタＴＰおよびＴＮ２がハイレベル（ＶＣＣＱ）出力用のトランジスタである。

データ出力部は、電圧源として、ＶＣＣ、ＶＤＤ、ＶＣＣＱ、ＶＳＳを用いる。ＶＣＣは、上述の通りチップ外部から端子１３を介してチップ内へ供給される外部電源電圧である。ＶＤＤは、外部電源電圧ＶＣＣを降圧回路１５で降圧した電圧（以下、内部降圧電位という）である。ＶＣＣＱは、メモリセルに格納されたデジタルデータが論理ハイ（データＢＤＡＴＡが論理ロウ）であるときに、入出力端子４を介して外部へ出力される電圧（以下、出力用高電圧という）である。ＶＳＳは、メモリセルに格納されたデジタルデータが論理ロウ（データＢＤＡＴＡが論理ハイ）であるときに、入出力端子４を介して外部へ出力される電圧（以下、出力用低電圧という）である。これらの電源電圧は、ＶＣＣ＞ＶＤＤ＞ＶＣＣＱ＞ＶＳＳという関係を有する。ＶＣＣは、例えば、３Ｖとすると、ＶＤＤは、ＶＣＣを降圧した電圧、例えば、２〜２．７Ｖである。ＶＣＣＱは、例えば、１．８Ｖであり、ＶＳＳは、接地電位である。以下、論理ハイは、単に、ハイまたはハイレベルといい、論理ロウは、単に、ロウまたはロウレベルという。尚、ＶＣＣＱおよびＶＳＳは、データ入力時にも使用され得る。

トランジスタＴＮ１は、出力用低電圧ＶＳＳと入出力端子４との間に接続されており、デジタルデータがロウ（ＢＤＡＴＡがハイ）である場合に、出力用低電圧ＶＳＳを入出力端子４に接続する。トランジスタＴＰは、出力用高電圧ＶＣＣＱと入出力端子４との間に接続されており、デジタルデータがハイ（ＢＤＡＴＡがロウ）である場合に、出力用高電圧ＶＣＣＱを入出力端子４に接続する。トランジスタＴＮ２は、出力用高電圧ＶＣＣＱと入出力端子４との間にトランジスタＴＰに対して並列接続され、デジタルデータがハイである場合に、出力用高電圧ＶＣＣＱを入出力端子４に接続する。即ち、トランジスタＴＮ１は、メモリセルに格納されたデータがロウであるときに活性化され、それがハイであるときに非活性になる。トランジスタＴＰおよびＴＮ２は、メモリセルに格納されたデータがハイであるときに活性化され、それがロウであるときに非活性になる。

ＴＮ１駆動回路２０は、トランジスタＴＮ１のゲートに接続され、メモリセルに格納されたデジタルデータがロウ（ＢＤＡＴＡがハイ）である場合にトランジスタＴＮ１をオンにし、このデータがハイ（ＢＤＡＴＡがロウ）である場合にトランジスタＴＮ１をオフにする。ＴＰ駆動回路３０は、トランジスタＴＰのゲートに接続され、デジタルデータがロウ（ＢＤＡＴＡがハイ）である場合にトランジスタＴＰをオフにし、このデータがハイ（ＢＤＡＴＡがロウ）である場合にトランジスタＴＮ２をオンにする。ＴＮ２駆動回路４０は、トランジスタＴＮ２のゲートに接続され、デジタルデータがロウ（ＢＤＡＴＡがハイ）である場合にトランジスタＴＮ２をオフにし、デジタルデータがハイ（ＢＤＡＴＡがロウ）である場合にトランジスタＴＮ２をオンにする。

データ制御回路１０は、メモリセルに格納されたデータを図１に示す読出し回路１４０を介して得る。尚、本実施形態では、データ出力部は、メモリセルに格納されたデータの反転データＢＤＡＴＡを受け取る。データ制御回路１０は、ＢＤＡＴＡの論理値に応じてＴＮ１駆動回路２０、ＴＰ駆動回路３０およびＴＮ２駆動回路４０が上述のように動作するように制御する。

図３は、データ制御回路１０の構成を示す図である。図４は、ＴＮ１駆動回路２０、ＴＰ駆動回路３０、ＴＮ２駆動回路４０およびデータ出力回路の各構成を示す図である。

データ制御回路１０は、第１の遅延回路ＤＬＹ１、第２の遅延回路ＤＬＹ２、ＮＡＮＤゲートＧ１およびＮＯＲゲートＧ２を含む。ＮＡＮＤゲートＧ１は、第１の遅延回路ＤＬＹ１の出力と、信号ＢＤＡＴＡとを入力し、それらのＡＮＤ演算結果を信号ｏｕｔ＿ｌｏｗとして出力する。ＮＯＲゲートＧ２は、第２の遅延回路ＤＬＹ２の出力と、信号ＢＤＡＴＡとを入力し、それらのＯＲ演算結果を信号ｏｕｔ＿ｈｉとして出力する。これにより、データ制御回路１０は、ＢＤＡＴＡがロウからハイに遷移した場合に、信号ｏｕｔ＿ｈｉおよびｏｕｔ＿ｌｏｗを論理ハイにし、ＢＤＡＴＡがハイからロウに遷移した場合に、信号ｏｕｔ＿ｈｉおよびｏｕｔ＿ｌｏｗをロウにする。

信号ｏｕｔは、ＢＤＡＴＡをデータ制御回路１０に入力するタイミングを決定する信号である。信号ｏｕｔを契機にデータ出力部が動作を開始し、ＢＤＡＴＡに基づく出力信号を入出力端子４から出力する。

第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２は、信号ｏｕｔ＿ｈｉおよびｏｕｔ＿ｌｏｗの立上がりまたは立下がりのタイミングを相互にシフトさせる。より詳細には、ＢＤＡＴＡがハイである場合に、ＮＯＲゲートＧ２は、第２の遅延回路ＤＬＹ２による信号の遅延に関わらず、信号ｏｕｔ＿ｈｉをハイに立ち上げる。このとき、ＮＡＮＤゲートＧ１は、ＮＯＲゲートＧ２に比べて、第１の遅延回路ＤＬＹ１の出力信号の遅延分Ｔ１だけ遅れて信号ｏｕｔ＿ｌｏｗをハイに立ち上げる。逆に、ＢＤＡＴＡがロウである場合に、ＮＡＮＤゲートＧ１は、第１の遅延回路ＤＬＹ１による信号の遅延に関わらず、信号ｏｕｔ＿ｌｏｗをロウに立ち下げる。このとき、ＮＯＲゲートＧ２は、ＮＡＮＤゲートＧ１に比べて、第２の遅延回路ＤＬＹ２の出力信号の遅延分Ｔ２だけ遅れて信号ｏｕｔ＿ｈｉをロウに立ち下げる。

データ制御回路１０がこのように動作することによって、デジタルデータがハイからロウに遷移するとき（ＢＤＡＴＡがロウからハイに遷移するとき）、トランジスタＴＰおよびＴＮ２をオフにした後に、トランジスタＴＮ１をオンにする。逆に、デジタルデータがロウからハイに遷移するとき（ＢＤＡＴＡがハイからロウに遷移するとき）、トランジスタＴＮ１をオフにした後に、トランジスタＴＰおよびＴＮ２をオンにする。これにより、トランジスタＴＮ１とトランジスタＴＰ、ＴＮ２とが同時にオンする期間を無くす。その結果、図２に示す電圧減ＶＣＣＱからＶＳＳへの貫通電流を防止することができる。

図４に示すように、ＴＮ１駆動回路２０は、信号ｏｕｔ＿ｌｏｗを受け取り、これをトランジスタＴＮ１のゲート信号ＮＬＯとして出力する。ＴＰ駆動回路３０は、信号ｏｕｔ＿ｈｉを受け取り、これをＶＣＣＱまたはＶＳＳに変換するレベルシフタ回路を具備している。ＴＰ駆動回路３０は、ＶＣＣＱまたはＶＳＳのいずれかをトランジスタＴＰのゲート電圧ＰＨＩとして出力する。ＴＮ２駆動回路４０は、信号ｏｕｔ＿ｈｉを受け取り、これをトランジスタＴＮ２のゲート信号ＮＨＩとして出力する。本実施形態では、ＴＮ１駆動回路２０は、内部降圧電位ＶＤＤまたはＶＳＳをトランジスタＴＮ１のゲート電圧ＮＬＯとして出力する。ＴＮ２駆動回路４０は、内部降圧電位ＶＤＤまたはＶＳＳをトランジスタＴＮ２のゲート電圧ＮＨＩとして出力する。

尚、通常の製品では、出力ピンと入力ピンとが共通に接触するＩ／Ｏ（インプット／アウトプット）パッドを有する場合が多い。従って、外部データをメモリ内へ取り込む時には、データ出力部は、高インピーダンス状態にする必要がある。このために、通常、出力イネーブル制御回路が設けられているが、本実施形態では省略されている。

図５は、本実施形態によるデータ出力部の動作を示すタイミング図である。まず、ＢＤＡＴＡがロウからハイに立ち上がる。即ち、メモリセルから読み出されたデータはロウである。ｔ１において、信号ｏｕｔが活性化されることによって、データ出力部がＢＤＡＴＡに基づいた動作を開始する。ｔ１の直後、信号ｏｕｔ＿ｈｉは、ハイに立ち上がる。これにより、ＴＰ駆動回路３０およびＴＮ２駆動回路４０は信号ＰＨＩおよびＮＨＩをそれぞれハイおよびロウにする。その結果、トランジスタＴＰおよびトランジスタＴＮ２はオフになる。一方、ｔ２において、信号ｏｕｔ＿ｌｏｗは、上述の通り、信号ｏｕｔ＿ｈｉよりも第１の遅延回路ＤＬＹ１の遅延時間Ｔ１だけ遅れてハイに立ち上がる。これにより、ＴＮ１駆動回路２０は信号ＮＬＯをハイにする。その結果、トランジスタＴＮ１はオンになる。

ｔ３において、トランジスタＴＮ１がオンになると、入出力端子４からの出力信号の電圧は、ロウ（ＶＳＳ）になる。その後ｔ７まで、入出力端子４は、ロウレベルの出力信号を出力する。

ｔ４において、信号ｏｕｔがロウに立ち下がるが、ＢＤＡＴＡは、データ制御回路１０内でラッチされているので、信号ｏｕｔ＿ｈｉおよびｏｕｔ＿ｌｏｗは維持される。信号ｏｕｔがロウレベルになることによって、データ制御回路１０は、ＢＤＡＴＡの受信を停止する。

次に、ＢＤＡＴＡがロウに立ち下がる。即ち、このときメモリセルから読み出されたデータはハイである。ｔ５において、信号ｏｕｔが活性化されることによって、データ出力部が信号ＢＤＡＴＡに基づいた動作を再度開始する。ｔ５の直後、信号ｏｕｔ＿ｌｏｗは、ロウに立ち下がる。これにより、ＴＮ１駆動回路２０は信号ＮＬＯをロウにする。その結果、トランジスタＴＮ１はオフになる。一方、ｔ６において、信号ｏｕｔ＿ｈｉは、上述の通り、信号ｏｕｔ＿ｌｏｗよりも第２の遅延回路ＤＬＹ２の遅延時間Ｔ２だけ遅れてロウに立ち下がる。これにより、ＴＰ駆動回路３０およびＴＮ２駆動回路４０は信号ＰＨＩおよびＮＨＩをそれぞれロウおよびハイにする。その結果、トランジスタＴＰおよびＴＮ２はオンになる。

ｔ７において、トランジスタＴＰおよびＴＮ２がオンになると、入出力端子４からの出力信号の電圧は、ハイ（ＶＣＣＱ）になる。このときの入出力端子４からの出力信号がＶＳＳからＶＣＣＱ／２まで立ち上がる時間をＴ０とする。

図６は、出力信号の立ち上がり時間Ｔ０と出力用高電圧ＶＣＣＱとの関係を示すグラフである。一般に、ＮＡＮＤ型フラッシュメモリの出力データの立上がり速度は、ＶＳＳからＶＣＣＱ／２までの立上がり時間Ｔ０で判断する。従って、時間Ｔ０が短いほど、データ出力速度が速いと言うことができる。

従来技術では、図２に示すトランジスタＴＮ２およびＴＮ２駆動回路４０が設けられておらず、トランジスタＴＰのみで出力用高電圧ＶＣＣＱを入出力端子４へ接続していた。尚、この従来技術に使用されたトランジスタＴＰのサイズ（ゲート幅）は、約８５０μｍである。この場合、出力用高電圧ＶＣＣＱが低下すると、立上がり時間Ｔ０は、長くなる。これは、データ出力速度が遅くなることを意味する。

出力用高電圧ＶＣＣＱの低下により、時間Ｔ０が長くなる理由は次の通りである。Ｐ型トランジスタＴＰがオンであるときに、Ｐ型トランジスタＴＰのゲートにＶＳＳ＝０Ｖを印加する。よって、Ｐ型トランジスタＴＰのゲート−ソース間電圧の絶対値（｜ＶＣＣＱ−ＰＨＩ｜）は、実質的にＶＣＣＱに等しくなる。従って、ＶＣＣＱが低下すると、トランジスタＴＰのコンダクタンスが低下し、その結果、データ出力部のスルーレートが低下する。つまり、従来、データ出力部のスルーレートは、Ｉ／Ｏ電源電圧としての出力用高電圧ＶＣＣＱに大きく依存する。このため、出力用高電圧ＶＣＣＱの低下により、時間Ｔ０が長くなってしまうのである。

これに対処するために、トランジスタＴＰのサイズ（ゲート幅）を大きくすることが考えられる。しかし、例えば、ＶＣＣＱが１．８Ｖとすると、電圧保証範囲は、通常、１．６５〜１．９５Ｖである。さらに、動作マージンを考慮すれば、ＶＣＣＱは、１．５５〜２．０５の範囲で立上がり時間Ｔ０のスペックを満足しなければならない。ここで、トランジスタＴＰのサイズは、ＶＣＣＱ＝１．５５Ｖのときの時間Ｔ０がスペックを満たすように設定される必要がある。この場合、トランジスタＴＰのサイズは、非常に大きなサイズとなる。しかし、トランジスタＴＰのサイズが過剰に大きいと、ＶＣＣＱ＝２．０５Ｖの場合には、必要以上にトランジスタＴＰの駆動能力が大きくなり、出力ノイズが大きくなるという問題が生じる。

これに対し、本実施形態では、Ｎ型トランジスタＴＮ２がＰ型トランジスタＴＰに対して並列に接続されることにより、相補的にＶＣＣＱを入出力端子４へ接続する。トランジスタＴＮ２のゲート−ソース間電圧（ＮＨＩと入出力端子４の電位との差）は、ＶＣＣＱの大きさに依存せず、ＮＨＩの電位に依存する。従って、本実施形態では、ＶＣＣＱを低下させても、ＮＨＩの電位を高く維持することによって、トランジスタＴＮ２のスイッチング速度を高速に維持することができる。その結果、図６に示すように、本実施形態では、ＶＣＣＱが低下しても、立上がり時間Ｔ０が上昇しない。即ち、データ出力速度は、速い状態を維持する。

尚、このとき用いたトランジスタＴＰのサイズ（ゲート幅）は５００μｍであり、トランジスタＴＮ２のサイズは２００μｍである。つまり、本実施形態のトランジスタＴＰおよびトランジスタＴＮ２のサイズの和（７５０μｍ）は、従来のトランジスタＴＰのサイズ（８００μｍ）よりも小さい。それにもかかわらず、本実施形態によるデータ出力部のデータ出力速度は、従来のそれよりも速い。

上述の通り、Ｎ型トランジスタＴＮ２のゲート−ソース間電圧は、ＶＣＣＱの大きさに依存せず、ＮＨＩの電位に依存する。従って、Ｎ型トランジスタＴＮ２は、信号ＮＨＩの立上がり当初において、入出力端子４の電位を速く立ち上げる。しかし、入出力端子４の電位が上昇することによってＮＨＩと入出力端子４との電位差が小さくなると、トランジスタＴＮ２の駆動能力が低下する。一方、Ｐ型トランジスタＴＰの駆動能力は、トランジスタＴＮ２の駆動能力と比べて、入出力端子４の電位の上昇による低下率が小さい。このため、入出力端子４の電位が上昇した後でも、Ｐ型トランジスタＴＰは、飽和領域で動作している限り、ゲート−ソース間電圧の絶対値（｜ＶＣＣＱ−ＰＨＩ｜）に基づいた駆動能力を維持する。従って、トランジスタＴＰは、トランジスタＴＮ２が立ち上げた入出力端子４の電位をさらに高速に上昇させる。このように、トランジスタＴＰおよびＴＮ２は、互いに相補的に作用し、出力用高電圧ＶＣＣＱが低下しても、入出力端子４からの出力電位を短時間で立ち上げることができる。その結果、本実施形態によるフラッシュメモリは、出力用高電圧ＶＣＣＱが低い場合であっても、データ出力速度の遅れを抑制できる。

また、トランジスタＴＰが設けられていない場合、トランジスタＴＮ２は、入出力端子４の電位を、ＮＨＩの電位からトランジスタＴＮ２の閾値電圧を減算した電位（ＶＮＨＩ−Ｖｔｈ）までしか充電できない。従って、トランジスタＴＰが無い場合、ＮＨＩの電位は必ずＶＣＣＱ＋Ｖｔｈ＋α（マージン）まで上昇させないと、入出力端子４の電位をＶＣＣＱとすることができない。しかしながら、トランジスタＴＰを設けることによって、入出力端子４の電位を、ＮＨＩの電位まで上昇させることができる。このように、トランジスタＴＰおよびＴＮ２は、データ出力速度の観点だけでなく、入出力端子４からの出力電圧の観点においても、互いに相補的に作用している。

さらに、高電圧出力のためのトランジスタを相補型にすることによって、トランジスタＴＰおよびＴＮ２のサイズを従来よりも小さくすることができる。これは、ピン容量および出力ノイズの低減につながる。

本実施形態において、トランジスタＴＮ２のゲート電位ＮＨＩのハイレベル電位（メモリセルのデータがハイのときのＮＨＩの電位）は、ＰＨＩのハイレベル電位ＶＣＣＱ（メモリセルのデータがロウのときのＰＨＩの電位）よりも高い内部降圧電位ＶＤＤである。しかし、トランジスタＴＮ２のゲート電位ＮＨＩのハイレベル電位は、低消費電力のためにＰＨＩのハイレベル電位ＶＣＣＱと等しくてもよい。ただし、データ出力の高速化の観点からは、ＮＨＩのハイレベル電位はＰＨＩのハイレベル電位より高い方が好ましい。

（第２の実施形態）
図７は、本発明に係る第２の実施形態に従ったデータ出力部の構成を示す図である。第２の実施形態では、ハイレベル出力用トランジスタＴＰおよびＴＮ２のゲート電圧がロウレベル出力用のＴＮ１駆動回路２０へフィードバックされている。ロウレベル出力用トランジスタＴＮ１のゲート電圧がハイレベル出力用のＴＰ駆動回路３０およびＴＮ２駆動回路４０へフィードバックされている。

メモリセルのデータがハイであるときに、トランジスタＴＮ２のゲート電圧ＮＨＩは、内部降圧電位ＶＤＤに等しい。

ＴＮ１駆動回路２０は、ＶＤＤとＶＳＳとの間に介在するＰ型フィードバックトランジスタＴＰＦ１を含む。トランジスタＴＰＦ１は、トランジスタＴＰのゲート電位ＰＨＩの反転信号をゲート電圧として受ける。即ち、トランジスタＴＰＦ１は、ゲート電位ＰＨＩの反転信号のフィードバックを受けて、トランジスタＴＰとは逆のスイッチング動作を行う。例えば、メモリセルのデータがロウであるときに、ＴＮ１駆動回路２０は、トランジスタＴＰのゲート電位ＶＣＣＱを受ける。トランジスタＴＰＦ１は、ハイレベルＶＣＣＱの反転信号ＶＳＳを受けて、オンし、ハイレベル電位ＶＤＤを信号ＮＬＯとして出力する。トランジスタＴＮ１は、ハイレベル電位ＶＤＤを受けて自己整合的にオンになる。これにより、ロウレベルＶＳＳが端子４から出力される。尚、トランジスタＴＰＦ１は、トランジスタＴＮ２のゲート電位ＮＨＩをゲート電圧として受けてもよい。この場合も、ＴＮ１駆動回路２０は、同様に動作する。

ＴＰ駆動回路３０は、ＶＤＤとＶＳＳとの間に介在するＮ型フィードバックトランジスタＴＮＦ１を含む。トランジスタＴＮＦ１は、トランジスタＴＮ１のゲート電位ＮＬＯの反転信号をゲート電圧として受ける。即ち、トランジスタＴＮＦ１は、トランジスタＴＮ１とは逆のスイッチング動作を行う。例えば、メモリセルのデータがハイであるときに、ＴＰ駆動回路３０は、トランジスタＴＮ１のゲート電位ＶＳＳを受ける。トランジスタＴＮＦ１は、ロウレベルＶＳＳの反転信号ＶＤＤを受けて、ロウレベル電位ＶＳＳを信号ＰＨＩとして出力する。トランジスタＴＰは、ロウレベル電位ＶＳＳを受けて自己整合的にオンになる。

ＴＮ２駆動回路４０は、ＶＤＤとＶＳＳとの間に介在するＰ型フィードバックトランジスタＴＰＦ２を含む。トランジスタＴＰＦ２は、電位ＮＬＯをゲート電圧として受ける。即ち、トランジスタＴＰＦ２は、トランジスタＴＮ１とは逆のスイッチング動作を行う。例えば、メモリセルのデータがハイであるときに、ＴＮ２駆動回路４０は、トランジスタＴＮ１のゲート電位ＶＳＳを受ける。トランジスタＴＰＦ２は、ロウレベル電位ＶＳＳを受けて、ハイレベル電位ＶＤＤを信号ＮＨＩとして出力する。トランジスタＴＮ２は、信号ＮＨＩを受けて自己整合的にオンになる。

このように、ＴＮ１駆動回路２０、ＴＰ駆動回路３０およびＴＮ２駆動回路４０を駆動させることにより、トランジスタＴＮ１がオンするときには、トランジスタＴＰおよびＴＮ２を自己整合的にオフにし、トランジスタＴＰおよびＴＮ２がオンするときには、トランジスタＴＮ１を自己整合的にオフにする。その結果、ＶＣＣＱからＶＳＳへの貫通電流を自己整合的（自動的）に抑制することができる。

第２の実施形態において、データ制御回路１０は単一の信号ｏｕｔ＿ｄａｔａを出力すれば足りる。従って、データ制御回路１０は、遅延回路ＤＬＹ１、ＤＬＹ２、ゲートＧ１およびＧ２を不要とし、簡略化される。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

ＮＨＩの電位は、ＶＣＣＱよりも高いことが好ましい。第２の実施形態では、ＮＨＩのハイレベル電位（メモリセルのデータがハイのときのＮＨＩの電位）は内部降圧電位ＶＤＤであり、ＮＬＯのハイレベル電位（メモリセルのデータがロウのときのＮＬＯの電位）は内部降圧電位ＶＤＤである。ただし、ＮＨＩおよびＮＬＯが等電位である必要は必ずしも無い。

（第３の実施形態）
図８は、本発明に係る第３の実施形態に従ったデータ出力部の構成を示す図である。第３の実施形態は、ＴＮ２駆動回路４０の電源として外部電源電圧ＶＣＣを用いている点で第１および第２の実施形態と異なる。第３の実施形態のその他の構成は、第２の実施形態と同様である。即ち、第３の実施形態は、ハイレベル出力用トランジスタＴＰおよびＴＮ２のゲート電圧がロウレベル出力用のＴＮ１駆動回路２０へフィードバックされている点で第２の実施形態と同様である。これにより、メモリセルのデータがロウであるときにトランジスタＴＰのゲート電圧ＰＨＩは、出力用高電圧ＶＣＣＱに等しい。また、メモリセルのデータがハイであるときにトランジスタＴＮ２のゲート電圧ＮＨＩは、外部電源電圧ＶＣＣに等しい。

外部電源電圧ＶＣＣは、内部降圧電位ＶＤＤよりの高いので、第３の実施形態は、第２の実施形態よりもトランジスタＴＮ２の駆動能力を高めることができる。これにより、第３の実施形態は、データ出力速度の遅れをさらに抑制することができる。例えば、第３の実施形態は、外部電源電圧ＶＣＣ＝３．３Ｖ、出力用高電圧ＶＣＣＱ＝１．８Ｖの製品に適用することができる。

（第４の実施形態）
図９は、本発明に係る第４の実施形態に従ったデータ出力部の構成を示す図である。図１０は、ＴＮ２駆動回路４０の構成を示す回路図である。第４の実施形態は、ＴＮ２駆動回路４０のハイレベル電源として、内部降圧電位ＶＤＤを昇圧した内部昇圧電位を用いている点で第２の実施形態と異なる。第４の実施形態のその他の構成は、第２の実施形態と同様でよい。

ＴＮ２駆動回路４０は、内部降圧電位ＶＤＤを昇圧するように構成されている。より詳細には、ＴＮ２駆動回路４０は、信号ｏｕｔ＿ｄａｔａの入力部５０と信号ＮＨＩの出力部６０との間に接続されたＮ型トランジスタＴＢＮと、内部降圧電位ＶＤＤと出力部６０との間に接続されたＰ型トランジスタＴＢＰと、出力部６０の電位を昇圧するキャパシタＣＢとを備えている。トランジスタＴＢＮのゲートは、内部降圧電位ＶＤＤに接続されており、そのソースは、入力部５０側に接続され、そのドレインは、出力部６０側に接続されている。トランジスタＴＢＮの閾値電圧をＶｔｎとする。入力部５０は、ＮＡＮＤゲートＧ３を介してトランジスタＴＢＰに接続されている。ゲートＧ３は、信号ｏｕｔ＿ｄａｔａと、遅延回路ＤＬＹ３によって遅延された信号ｏｕｔ＿ｄａｔａの反転信号とを受け、その演算結果をトランジスタＴＢＰのゲートへ出力する。キャパシタＣＢは、ソースとドレインとが短絡されたＮ型トランジスタから成る。キャパシタＣＢのソースおよびドレインは遅延回路ＤＬＹ３によって遅延された信号ｏｕｔ＿ｄａｔａを受け取るように構成され、そのゲートは出力部６０に接続されている。

次に、本実施形態によるＴＮ２駆動回路４０の動作を説明する。例えば、信号ｏｕｔ＿ｄａｔａがロウからハイに遷移するものとする。信号ｏｕｔ＿ｄａｔａがロウであるとき、ゲートＧ３は、ハイレベル（ＶＤＤ）を出力する。よって、トランジスタＴＢＰは、オフ状態である。トランジスタＴＢＮのソースは、ロウレベルであるので、出力部６０はロウレベル（ＶＳＳ）である。キャパシタＣＢのソースおよびドレインも、ロウレベルであるので、昇圧動作は行われない。

信号ｏｕｔ＿ｄａｔａがロウからハイに遷移した直後、入力部５０はハイレベルになるが、信号Ｉｎ＿ａは、遅延回路ＤＬＹ３により、暫くハイレベルを維持する。よって、トランジスタＴＢＰは、信号ｏｕｔ＿ｄａｔａがハイに遷移してから遅延回路ＤＬＹ３の遅延時間だけオン状態になる。また、トランジスタＴＢＮのソースが内部降圧電位ＶＤＤに立ち上がるので、出力部６０の電位は、ＶＤＤ−Ｖｔｎに充電される。よって、出力部６０は、トランジスタＴＢＰおよびＴＢＮの両方によってほぼＶＤＤまで充電される。

信号Ｉｎ＿ａがロウベルになると、トランジスタＴＢＰはオフになり、トランジスタＴＢＮが出力部６０の電位を維持する。このとき、キャパシタＣＢのソースおよびドレインがハイレベルになり、出力部６０の電位をＶＤＤから昇圧する。キャパシタＣＢのソースおよびドレインの電位をＶαとすると、出力部６０の電位は、ＶＤＤ＋Ｖαに昇圧される。ＮＨＩの昇圧量Ｖαは、キャパシタＣＢの容量とＮＨＩのノード部分の容量との比、および、キャパシタＣＢのソースおよびドレインの振幅量により決定される。ＴＮ２駆動回路４０は、この内部昇圧電位ＶＤＤ＋Ｖαを信号ＮＨＩのハイレベル電位として出力する。即ち、メモリセルのデータがハイであるときにトランジスタＴＮ２のゲート電圧は、内部降圧電位ＶＤＤを昇圧した内部昇圧電位ＶＤＤ＋Ｖαである。これにより、図９に示すトランジスタＴＮ２の駆動能力を高めることができる。その結果、本実施形態による半導体集積回路装置のデータ出力速度の遅れを抑制することができる。

尚、ＴＮ２駆動回路４０は、内部降圧電位ＶＤＤに代えて、外部電源電圧ＶＣＣの昇圧電位ＶＣＣ＋Ｖαを信号ＮＨＩのハイレベル電位として出力してもよい。即ち、メモリセルのデータがハイであるときにトランジスタＴＮ２のゲート電圧は、外部電源電圧ＶＣＣを昇圧した内部昇圧電位ＶＣＣ＋Ｖαでよい。これにより、トランジスタＴＮ２の駆動能力をさらに高めることができる。その結果、本実施形態による半導体集積回路装置のデータ出力速度の遅れをさらに抑制することができる。第４の実施形態は、さらに第２の実施形態の効果も得ることができる。

信号ｏｕｔ＿ｄａｔａがハイからロウに遷移した場合、トランジスタＴＢＰはオフ状態となり、キャパシタＣＢは昇圧動作を行わない。トランジスタＴＢＮがロウレベル（ＶＳＳ）を出力部６０に伝達する。これにより、ＴＮ２駆動回路４０は、ＶＳＳを信号ＮＨＩのロウレベル電位として出力する。

本発明に係るフラッシュメモリの全体の構成を示すブロック図。データ入出力回路３内のデータ出力部の構成を示す図。データ制御回路１０の構成を示す図。ＴＮ１駆動回路２０、ＴＰ駆動回路３０、ＴＮ２駆動回路４０およびデータ出力回路の各構成を示す図。本実施形態によるデータ出力部の動作を示すタイミング図。出力信号の立ち上がり時間Ｔ０と出力用高電圧ＶＣＣＱとの関係を示すグラフ。本発明に係る第２の実施形態に従ったデータ出力部の構成を示す図。本発明に係る第３の実施形態に従ったデータ出力部の構成を示す図。本発明に係る第４の実施形態に従ったデータ出力部の構成を示す図。ＴＮ２駆動回路４０の構成を示す回路図。

符号の説明

４…入出力用パッド
２０…ＴＮ１駆動回路
３０…ＴＰ駆動回路
４０…ＴＮ２駆動回路
ＴＮ１…Ｎ型トランジスタ
ＴＰ…Ｐ型トランジスタ
ＴＮ２…Ｎ型トランジスタ
ＶＣＣ…外部電源電圧
ＶＳＳ…接地電圧、入出力用低電圧
ＶＣＣＱ…入出力用高電圧
ＶＤＤ…内部降圧電位

Claims

内部回路からのデジタルデータを、パッドを介して外部へ出力する半導体集積回路装置であって、
第１論理値に対応する出力用低電圧と前記パッドとの間に接続され、前記デジタルデータが第１論理値である場合に、前記出力用低電圧を前記パッドに接続する第１導電型の第１のトランジスタと、
前記第１論理値とは逆論理の第２論理値に対応する出力用高電圧と前記パッドとの間に接続され、前記デジタルデータが第２論理値である場合に、前記出力用高電圧を前記パッドに接続する第２導電型の第２のトランジスタと、
前記出力用高電圧と前記パッドとの間に前記第２のトランジスタに対して並列接続され、前記デジタルデータが第２論理値である場合に、前記出力用高電圧に依存せず前記デジタルデータの論理値に依存するゲート電圧を受けて前記出力用高電圧を前記パッドに接続する第１導電型の第３のトランジスタとを備えた半導体集積回路装置。
前記第１のトランジスタのゲートに接続され、前記デジタルデータが第１論理値である場合に前記第１のトランジスタをオンにし、前記デジタルデータが第２論理値である場合に前記第１のトランジスタをオフにする第１の駆動回路と、
前記第２のトランジスタのゲートに接続され、前記デジタルデータが第１論理値である場合に前記第２のトランジスタをオフにし、前記デジタルデータが第２論理値である場合に前記第２のトランジスタをオンにする第２の駆動回路と、
前記第３のトランジスタのゲートに接続され、前記デジタルデータが第１論理値である場合に前記第３のトランジスタをオフにし、前記デジタルデータが第２論理値である場合に前記第３のトランジスタをオンにする第３の駆動回路とを備えたことを特徴とする請求項１に記載の半導体集積回路装置。
前記デジタルデータが第２論理値から第１論理値に遷移するときに、前記第２および前記第３のトランジスタをオフにした後に、前記第１のトランジスタをオンにする第１の遅延回路と、
前記デジタルデータが第１論理値から第２論理値に遷移するときに、前記第１のトランジスタをオフにした後に、前記第２および前記第３のトランジスタをオンにする第２の遅延回路とを含むことを特徴とする請求項１に記載の半導体集積回路装置。
前記デジタルデータが前記第２論理値であるときの前記第３のトランジスタのゲート電圧は、前記デジタルデータが前記第１論理値であるときの前記第１のトランジスタのゲート電圧と等しいことを特徴とする請求項２に記載の半導体集積回路装置。
前記第１の駆動回路は、前記デジタルデータが前記第１論理値であるときに、前記第２のトランジスタのゲート電圧に応じて前記第１のトランジスタを自己整合的にオンにし、前記第２の駆動回路は、前記デジタルデータが前記第２論理値であるときに、前記第１のトランジスタのゲート電圧に応じて前記第２のトランジスタを自己整合的にオンにし、前記第３の駆動回路は、前記デジタルデータが前記第２論理値であるときに、前記第１のトランジスタのゲート電圧に応じて前記第３のトランジスタを自己整合的にオンにすることを特徴とする請求項２に記載の半導体集積回路装置。