KR100315609B1 - 출력 버퍼를 갖는 반도체 집적 회로 장치 - Google Patents

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Abstract

출력 버퍼(9)는 NAND 회로(ND1)와, 전원 노드(Vcc)와 출력 노드(OUT) 사이에 접속된 제1 N채널 MOS 트랜지스터(NT1)와, 출력 노드(OUT)와 접지 노드(GND) 사이에 접속된 제2 N채널 트랜지스터(NT2)와, 제1 내지 제3 구동 회로(21-23)와, 지연 회로(24)를 구비한다. 제2 N채널 MOS 트랜지스터(NT2)의 게이트에는, 우선 구동 회로(22)에 의해 전원 전압(Vcc)이 공급되고, 지연 회로(24)에 의한 지연 시간 경과 후, 제3 구동 회로(23)에 의해 승압 전압(Vpp)이 공급된다. 이에 따라 출력 버퍼(9)는 링잉의 영향을 받지 않아 풀다운 특성이 향상된다.

Description

출력 버퍼를 갖는 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE HAVING OUTPUT BUFFER}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는, 전원 전압보다 높은 전압을 게이트에 공급받아 출력 노드를 방전하는 MOS 트랜지스터를 포함하는 출력 버퍼를 갖는 반도체 집적 회로 장치에 관한 것이다.
DRAM(다이내믹 랜덤 억세스 메모리) 등의 반도체 기억 장치에 있어서는, 내부 데이타 신호를 외부로 출력하기 위해 출력 버퍼가 설치된다. 이 출력 버퍼의 최종단에는, 통상 N-N형 버퍼가 이용되고 있다. N-N형 버퍼로부터 L(논리 로우) 레벨의 출력을 얻는 경우에는, 접지 노드측에 접속된 N채널 MOS 트랜지스터의 게이트에 전원 전압 Vcc가 공급된다. 이와 같은 출력 버퍼에 있어서, 출력의 풀다운 특성을 향상시키기 위해서는, N-N형 버퍼의 N채널 MOS 트랜지스터의 사이즈(게이트폭)를 크게 하지 않으면 안되었다.
그런데, 최근의 반도체 기억 장치의 미세화에 수반하여, 도 9에 도시된 바와 같이, 트랜지스터의 사이즈를 크게 하지 않고, 출력의 풀다운 특성을 향상시킬 수 있는 출력 버퍼가 등장하였다.
도 9를 참조하여, 이 출력 버퍼에서는, 출력 허가 신호 OEM 및 리드 데이타 신호 RD가 H(논리 하이)레벨로 되면, NAND 회로 ND의 출력이 L레벨로 되고, 이에 따라서 인버터 IV의 출력이 H레벨로 된다. 또한, N채널 MOS 트랜지스터 NT가 온으로 되고, 노드 N이 L레벨로 된다. 이에 따라, 전원 전압 Vcc보다 높은 전압 Vpp를 갖는 승압 노드 Vpp에 접속된 P채널 MOS 트랜지스터 PT가 온으로 되고, N채널 MOS 트랜지스터 NTb의 게이트에는 전압 Vpp가 공급되기 때문에, N채널 MOS 트랜지스터NTb는, 게이트에 전원 전압 Vcc가 공급되는 경우보다 빠르게 온한다. 이 결과, 출력의 풀다운 특성이 향상한다.
그러나, 상기한 바와 같이, N채널 MOS 트랜지스터 NTb의 게이트에 전원 전압 Vcc보다 높은 전압 Vpp를 공급함으로써, 출력 DQ의 하강 시간이 짧아지지만, 하강 시간이 짧아지면 링잉이 발생하기 쉬운 문제가 있다. 이 링잉의 영향에 의해 원하는 출력 전압이 얻어지지 않는, 억세스 시간이 느리게 되는 등의 문제가 생긴다.
본 발명의 목적은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 링잉의 영향을 받지 않으면서 풀다운 특성이 향상되는 출력 버퍼를 구비한 반도체 집적 회로를 제공하는 것이다.
본 발명에 따른 반도체 집적 회로 장치는 내부 회로와 출력 버퍼를 구비한다. 내부 회로는 외부 입력 신호에 응답하여 내부 신호를 발생한다. 출력 버퍼는 내부 신호에 응답하여 외부 출력 신호를 발생한다. 상기 출력 버퍼는 제1 N채널 MOS 트랜지스터와, 제2 N채널 MOS 트랜지스터와, 제어 회로를 포함한다. 제1 N채널 MOS 트랜지스터는 전원 노드와 출력 노드 사이에 접속되고, 내부 신호가 제1 상태일 때 온이 되고, 내부 신호가 제2 상태일 때 오프가 된다. 제2 N채널 MOS 트랜지스터는 출력 노드와 접지 노드 사이에 접속되고, 제1 N채널 MOS 트랜지스터와 상보적으로 온/오프한다. 제어 회로는 내부 신호가 제1 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 접지 전압을 공급하고, 내부 신호가 제2 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압을 공급하고, 계속해서 전원 전압보다 높은전압을 공급한다.
상기 반도체 집적 회로 장치에 있어서, 내부 신호가 제1 상태일 때, 제1 N채널 MOS 트랜지스터는 온으로 되고, 제2 N채널 MOS 트랜지스터는 오프가 된다. 그 결과, 제1 N채널 MOS 트랜지스터에 의해 출력 노드가 전원 전압으로 인출된다. 내부 신호가 제2 상태일 때, 제2 N채널 MOS 트랜지스터는, 게이트에 전원 전압을 받아 온이 되어, 출력 노드가 접지 전압으로 인출된다. 이에 따라, 출력 노드가 급하게 접지 전압으로 인출되지 않기 때문에 링잉을 방지할 수 있다. 전원 전압을 받고 나서 소정 시간 경과 후, 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압보다 높은 전압이 공급된다. 이에 따라, 제2 N채널 MOS 트랜지스터는 더욱 강하게 온으로 되기 때문에, 출력 노드를 접지 전압으로 인출하는 시간이 빨라진다. 이 결과, 풀다운 특성이 향상된다.
바람직하게는, 상기 제어 회로는 제1 구동 회로와, 지연 회로와, 제2 구동 회로를 포함한다. 제1 구동 회로는, 내부 신호가 제1 상태일 때 접지 전압을 제2 N채널 MOS 트랜지스터의 게이트에 공급하고, 내부 신호가 제2 상태일 때 전원 전압을 제2 N채널 MOS 트랜지스터의 게이트에 공급한다. 지연 회로는 내부 신호를 지연시킨다. 제2 구동 회로는 지연 회로에 의해 지연된 내부 신호가 제1 상태일 때 접지 전압을 제2 N채널 MOS 트랜지스터의 게이트에 공급하고, 지연 회로에 의해 지연된 내부 신호가 제2 상태일 때 전원 전압보다 높은 전압을 제2 N채널 MOS 트랜지스터의 게이트에 공급한다.
상기 반도체 집적 회로 장치에 있어서는, 내부 신호가 제1 상태일 때 제1 N채널 MOS 트랜지스터는 온으로 되고, 제2 N채널 MOS 트랜지스터는 오프가 된다. 이 결과, 제1 N채널 MOS 트랜지스터에 의해 출력 노드가 전원 전압으로 인출된다. 내부 신호가 제2 상태일 때, 전원 전압이 제1 구동 회로에 의해 제2 N채널 MOS 트랜지스터의 게이트에 공급되고, 출력 노드가 접지 전압으로 인출된다. 이에 따라, 출력 노드가 급하게 접지 전압으로 인출되지 않기 때문에 링잉을 방지할 수 있다. 또한, 지연 회로에 의한 지연 시간 경과 후에, 제2 구동 회로에 의해 전원 전압보다 높은 전압이 제2 N채널 MOS 트랜지스터의 게이트에 공급된다. 이에 따라, 제2 N채널 MOS 트랜지스터는 더욱 강하게 온으로 되기 때문에, 출력 노드를 접지 전압으로 인출하는 시간이 빨라진다. 이 결과, 풀다운 특성이 향상된다.
바람직하게는, 상기 반도체 집적 회로 장치는 또한, 래치 회로와, 모드 셋트 신호 발생 회로를 구비하고, 상기 제어 회로는 제1 구동 회로와, 지연 회로와, 제2 구동 회로를 포함한다. 래치 회로는 외부 입력 신호를 래치한다. 모드 셋트 신호발생 회로는 래치 회로의 래치를 가능하게 하는 모드 셋트 신호를 발생한다. 제1 구동 회로는 래치 회로로부터의 출력이 제1 상태일 때 정지하고, 래치 회로로부터의 출력이 제2 상태일 때 동작하여, 내부 신호가 제1 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 접지 전압을 공급하고, 내부 신호가 제2 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압을 공급한다. 지연 회로는 래치 회로로부터의 출력이 제1 상태일 때 정지하고, 래치 회로로부터의 출력이 제2 상태일 때 동작하여 내부 신호를 지연시킨다. 제2 구동 회로는 래치 회로로부터의 출력이 제1 상태일 때 내부 신호를 받아, 내부 신호가 제1 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 접지 전압을 공급하고, 내부 신호가 제2 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압보다 높은 전압을 공급하고, 래치 회로로부터의 출력이 제2 상태일 때 지연 회로에 의해 지연된 내부 신호를 받아, 지연 회로에 의해 지연된 내부 신호가 제1 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 접지 전압을 공급하고, 지연 회로에 의해 지연된 내부 신호가 제2 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압보다 높은 전압을 공급한다.
상기 반도체 집적 회로 장치에 있어서는, 래치 회로로부터의 출력이 제1 상태일 때, 지연 회로 및 제1 구동 회로가 정지한다. 따라서, 내부 신호가 제2 상태일 때, 제2 N채널 MOS 트랜지스터는 제2 구동 회로로부터 게이트에 전원 전압보다 높은 전압을 받아 온으로 되고, 출력 노드를 접지 전압으로 인출한다. 래치 회로로부터의 출력이 제2 상태일 때, 지연 회로 및 제1 구동 회로가 동작한다. 따라서, 내부 신호가 제2 상태일 때, 제1 구동 회로에 의해 전원 전압이 제2 N채널 MOS 트랜지스터의 게이트에 공급되고, 출력 노드가 접지 전압으로 인출된다. 또한, 지연 회로에 의한 지연 시간 경과 후에, 제2 구동 회로에 의해 전원 전압보다 높은 전압이 제2 N채널 MOS 트랜지스터의 게이트에 공급된다. 이와 같이, 제2 N채널 MOS 트랜지스터의 게이트에 공급하는 전압을 외부 입력 신호에 따라 전환할 수 있기 때문에, 출력 버퍼는 링잉의 영향을 받지 않아 풀다운 특성이 향상된다.
바람직하게는, 상기 반도체 집적 회로 장치는 또한, 전원 단자 또는 접지 단자에 접속되는 패드를 구비하고, 상기 제어 회로는 제1 구동 회로와, 지연 회로와, 제2 구동 회로를 포함한다. 제1 구동 회로는 패드의 전압이 전원 전압 및 접지 전압의 한쪽일 때 정지하고, 패드의 전압이 전원 전압 및 접지 전압의 상기 다른쪽일 때 동작하여, 내부 신호가 제1 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 접지 전압을 공급하고, 내부 신호가 제2 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압을 공급한다. 지연 회로는 패드의 전압이 전원 전압 및 접지 전압의 한쪽일 때 정지하고, 패드의 전압이 전원 전압 및 접지 전압의 상기 다른쪽일 때 동작하여, 내부 신호를 지연시킨다. 제2 구동 회로는 패드의 전압이 전원 전압 및 접지 전압의 한쪽일 때 내부 신호를 받아, 내부 신호가 제1 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 접지 전압을 공급하고, 내부 신호가 제2 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압보다 높은 전압을 공급하고, 패드의 전압이 전원 전압 및 접지 전압의 상기 다른쪽일 때 지연 회로에 의해 지연된 내부 신호를 받아, 지연 회로에 의해 지연된 내부 신호가 제1 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 접지 전압을 공급하고, 지연 회로에 의해 지연된 내부 신호가 제2 상태일 때 제2 N채널 MOS 트랜지스터의 게이트에 전원 전압보다 높은 전압을 공급한다.
상기 반도체 집적 회로 장치에 있어서는, 패드의 전압이 전원 전압 및 접지 전압의 한쪽일 때, 지연 회로 및 제1 구동 회로가 정지한다. 따라서, 내부 신호가 제2 상태일 때, 제2 N채널 MOS 트랜지스터는, 제2 구동 회로로부터 게이트에 전원 전압보다 높은 전압을 받아 온으로 되고, 출력 노드를 접지 전압으로 인출한다. 패드의 전압이 전원 전압 및 접지 전압의 상기 다른쪽일 때, 지연 회로 및 제1 구동 회로가 동작한다. 따라서, 내부 신호가 제2 상태일 때, 제1 구동 회로에 의해전원 전압이 제2 N채널 MOS 트랜지스터의 게이트에 공급되고, 출력 노드가 접지 전압으로 인출된다. 또한, 지연 회로에 의한 지연 시간 경과 후에, 제2 구동 회로에 의해 전원 전압보다 높은 전압이 제2 N채널 MOS 트랜지스터의 게이트에 공급된다. 이와 같이, 제2 N 채널 MOS 트랜지스터의 게이트에 공급하는 전압을 패드의 와이어본딩에 의해 전환할 수 있기 때문에 출력 버퍼는 링잉의 영향을 받지 않아 풀다운 특성이 향상된다.
도 1은 본 발명의 실시예 1에 따른 DRAM의 전체 구성을 나타낸 블럭도.
도 2는 도 1에 도시된 출력 버퍼의 전체 구성을 나타낸 블럭도.
도 3a 내지 도 3g는 도 2에 도시된 출력 버퍼의 동작을 설명하기 위한 타이밍 차트.
도 4는 본 발명의 실시예 2에 따른 출력 버퍼의 전체 구성을 나타낸 블럭도.
도 5a 내지 도 5f는 도 4에 도시된 출력 버퍼의 동작을 설명하기 위한 타이밍 차트.
도 6a 내지 도 6c는 도 4에 도시된 출력 버퍼의 동작을 설명하기 위한 타이밍 차트.
도 7a 내지 도 7e는 도 4에 도시된 출력 버퍼의 동작을 설명하기 위한 타이밍 차트.
도 8은 본 발명의 실시예 3에 따른 출력 버퍼의 전체 구성을 나타낸 블럭도.
도 9는 종래의 출력 버퍼의 전체 구성을 나타낸 블럭도.
〈도면의 주요 부분에 대한 부호의 설명〉
7 : 인에이블 신호 발생 회로
9 : 출력 버퍼
22, 23 : 구동 회로
24 : 지연 회로
31 : 전원 단자
32 : 접지 단자
PT21-PT23, PT31-PT33 : P채널 MOS 트랜지스터
NT1, NT2, NT21-NT23, NT31-NT33 : N채널 MOS 트랜지스터
IV21, IV31, IV43, IV44 : 인버터
PAD : 패드
Vcc : 전원 노드
GND : 접지 노드
Vpp : 승압 노드
OUT : 출력 노드
OEM : 출력 허가 신호
RD : 데이타 신호
/MSET : 모드 셋트 신호
CAD : 열 어드레스 신호
MAD : 제어 신호
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙이고 그 설명을 반복하지 않는다.
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 DRAM의 전체 구성을 나타낸 블럭도이다. 도 1을 참조하여, 이 DRAM은 메모리셀 어레이(1)와, 행 및 열 어드레스 버퍼(2)와, 행 디코더(3)와, 열 디코더(4)와, 입출력 회로(5)와, 센스 앰프(6)와, 인에이블 신호 발생 회로(7)와, 입력 버퍼(8)와, 출력 버퍼(9)와, POR 발생 회로(10)와, NAND 회로(11)를 구비한다. 메모리셀 어레이(1)는 행 및 열로 배치된 복수의 메모리셀(도시하지 않음)과, 행으로 배치된 복수의 워드선(도시하지 않음)과, 열로 배치된 복수의 비트선쌍(도시하지 않음)을 포함한다. 행 및 열 어드레스 버퍼(2)는 행 어드레스 스트로브 신호/RAS에 응답하여 외부 어드레스 신호 EAD를 행 어드레스 신호 RAD로서 행 디코더(3)에 공급함과 동시에, 열 어드레스 스트로브 신호/CAS에 응답하여 외부 어드레스 신호 EAD를 열 어드레스 신호 CAD로서 열 디코더(4)에 공급한다. 행 디코더(3)는 행 및 열 어드레스 버퍼(2)로부터의 행 어드레스 신호 RAD에 응답하여 메모리셀 어레이(1)의 행(워드선)을 선택한다. 열 디코더(4)는 행 및 열 어드레스 버퍼(2)로부터의 열 어드레스 신호 CAD에 응답하여 메모리셀 어레이(1)의 열(비트선쌍)을 선택한다. 입출력 회로(5)는 입력 버퍼(8)로부터의 데이타 신호를 메모리셀에 기록하거나, 센스 앰프(6)로부터의 데이타 신호를 출력 버퍼로 출력하거나 한다. 센스 앰프(6)는 메모리셀 어레이(1) 중의 메모리셀(도시하지 않음)로부터 판독된 데이타 신호를 증폭한다. 인에이블 신호 발생 회로(7)는 행 어드레스 스트로브 신호 RAS, 열 어드레스 스트로브 신호 CAS, 기록 인에이블 신호 WE, 및 칩 선택 신호 CS에 응답하여 출력 허가 신호 OEM을 발생한다. 입력 버퍼(8)는 외부로부터의 데이타 신호 DQ를 입출력 회로(5)로 출력한다. 출력 버퍼(9)는 출력 허가 신호 OEM에 응답하여 입출력 회로로부터의 내부 데이타 신호 RD를 외부 데이타 신호 DQ로서 외부로 출력한다. POR 발생 회로(10)는 전원 투입 후 소정 시간 H레벨로 되는 파워온 리셋트 신호 POR을 발생한다. NAND 회로(11)는 행 어드레스 스트로브 신호 RAS, 열 어드레스 스트로브 신호 CAS, 기록 인에이블 신호 WE, 및 칩 선택 신호 CS에 응답하여 모드 셋트 신호 /MSET를 발생한다.
도 2는, 도 1에 도시되는 출력 버퍼(9)의 전체 구성을 나타낸 블럭도이다. 도 2를 참조하여, 이 출력 버퍼는 NAND 회로 ND1과, N채널 MOS 트랜지스터 NT1, NT2와, 구동 회로(21-23)와, 지연 회로(24)를 구비한다.
NAND 회로 ND1은 출력 허가 신호 OEM과 데이타 신호 RD와의 NAND를 출력한다. N채널 MOS 트랜지스터 NT1은 전원 노드 Vcc와 출력 노드 OUT 사이에 접속되고, 게이트에 구동 회로(21)로부터의 출력을 받는다. N채널 MOS 트랜지스터 NT2는, 출력 노드 OUT과 접지 노드 GND 사이에 접속되고, 게이트에 구동 회로(22 및 23)로부터의 출력을 받는다.
구동 회로(21)는 P채널 MOS 트랜지스터 PT11, PT12와, N채널 MOS 트랜지스터 NT11-NT14와, 인버터 IV11을 포함한다. P채널 MOS 트랜지스터 PT11은 전원 노드 Vcc와 N채널 MOS 트랜지스터 NT11 사이에 접속되고, P채널 MOS 트랜지스터 PT12와 N채널 MOS 트랜지스터 NT12와의 상호 접속 노드의 전압을 게이트에 받는다. N채널 MOS 트랜지스터 NT11은 P채널 MOS 트랜지스터 PT11과 접지 노드 GND 사이에 접속되고, NAND 회로 ND1로부터의 출력을 게이트에 받는다. P채널 MOS 트랜지스터 PT12는 전원 노드 Vcc와 N채널 MOS 트랜지스터 NT12 사이에 접속되고, P채널 MOS 트랜지스터 PT11과 N채널 MOS 트랜지스터 NT11과의 상호 접속 노드의 전압을 게이트에 받는다. N채널 MOS 트랜지스터 NT12는 P채널 MOS 트랜지스터 PT12와 접지 노드 GND 사이에 접속되고, 인버터 IV11로부터의 출력을 게이트에 받는다. 인버터 IV11은 NAND 회로 ND1로부터의 출력을 반전한다. N채널 MOS 트랜지스터 NT13 및 NT14는 전원 노드 Vcc와 접지 노드 GND 사이에 직렬로 접속되고, P채널 MOS 트랜지스터 PT12와 N채널 MOS 트랜지스터 NT12와의 상호 접속 노드의 전압을 게이트에 받는다. 또한, N채널 MOS 트랜지스터 NT13 및 NT14의 상호 접속 노드의 전압이 N채널 MOS 트랜지스터 NT1의 게이트로 공급된다.
구동 회로(22)는 P채널 MOS 트랜지스터 PT21-PT23과, N채널 MOS 트랜지스터 NT21-NT23과, 인버터 IV21을 포함한다. P채널 MOS 트랜지스터 PT21은 전원 노드Vcc와 N채널 MOS 트랜지스터 NT21 사이에 접속되고, P채널 MOS 트랜지스터 PT22와 N채널 MOS 트랜지스터 NT22와의 상호 접속 노드의 전압을 게이트에 받는다. N채널 MOS 트랜지스터 NT21은 P채널 MOS 트랜지스터 PT21과 접지 노드 GND 사이에 접속되고, NAND 회로 ND1로부터의 출력을 게이트에 받는다. P채널 MOS 트랜지스터 PT22는 전원 노드 Vcc와 N채널 MOS 트랜지스터 NT22 사이에 접속되고, P채널 MOS 트랜지스터 PT21과 N채널 MOS 트랜지스터 NT21과의 상호 접속 노드의 전압을 게이트에 받는다. N채널 MOS 트랜지스터 NT22는 P채널 MOS 트랜지스터 PT22와 접지 노드 GND 사이에 접속되고, 인버터 IV21로부터의 출력을 게이트에 받는다. 인버터 IV21은 NAND 회로 ND1로부터의 출력을 반전한다. P채널 MOS 트랜지스터 PT23 및 N채널 MOS 트랜지스터 NT23은 전원 노드 Vcc와 접지 노드 GND 사이에 직렬로 접속되고, P채널 MOS 트랜지스터 PT22와 N채널 MOS 트랜지스터 NT22와의 상호 접속 노드의 전압을 게이트에 받는다. 또한, P채널 MOS 트랜지스터 PT23 및 N채널 MOS 트랜지스터 NT23의 상호 접속 노드의 전압이 N채널 MOS 트랜지스터 NT2의 게이트로 공급된다.
구동 회로(23)는 P채널 MOS 트랜지스터 PT31-PT33과, N채널 MOS 트랜지스터 NT31-NT33과, 인버터 IV31을 포함한다. P채널 MOS 트랜지스터 PT31은 전원 전압 Vcc보다 높은 전압 Vpp로 승압된 승압 노드 Vpp와 N채널 MOS 트랜지스터 NT31 사이에 접속되고, P채널 MOS 트랜지스터 PT32와 N채널 MOS 트랜지스터 NT32와의 상호 접속 노드의 전압을 게이트에 받는다. N채널 MOS 트랜지스터 NT31은 P채널 MOS 트랜지스터 PT31과 접지 노드 GND 사이에 접속되고, 지연 회로(24)로부터의 출력을게이트에 받는다. P채널 MOS 트랜지스터 PT32는 승압 노드 Vpp와 N채널 MOS 트랜지스터 NT32 사이에 접속되고, P채널 MOS 트랜지스터 PT31과 N채널 MOS 트랜지스터 NT31과의 상호 접속 노드의 전압을 게이트에 받는다. N채널 MOS 트랜지스터 NT32는, P채널 MOS 트랜지스터 PT32와 접지 노드 GND 사이에 접속되고, 인버터 IV31로부터의 출력을 게이트에 받는다. 인버터 IV31은 지연 회로(24)로부터의 출력을 반전한다. P채널 MOS 트랜지스터 PT33 및 N채널 MOS 트랜지스터 NT33은, 승압 노드 Vpp와 접지 노드 GND 사이에 직렬로 접속되고, P채널 MOS 트랜지스터 PT32와 N채널 MOS 트랜지스터 NT32와의 상호 접속 노드의 전압을 게이트에 받는다. 또한, P채널 MOS 트랜지스터 PT33 및 N채널 MOS 트랜지스터 NT33의 상호 접속 노드의 전압이 N채널 MOS 트랜지스터 NT2의 게이트로 공급된다. 지연 회로(24)는 NAND 회로 ND1의 출력을 지연시켜 노드 N2로 출력한다.
다음에, 이상과 같이 구성된 DRAM의 동작에 대해 도 3a 내지 도 3g를 참조하여 설명한다.
시각 t1에 있어서, 인에이블 신호 발생 회로(7)로부터의 출력 허가 신호 OEM 및 입출력 회로(5)로부터의 데이타 신호 RD가 모두 H레벨로 되면 NAND 회로 ND1의 출력, 즉 노드 N1이 L레벨로 된다. 이에 따라 구동 회로(21)로부터는 L레벨의 신호가 출력되고, N채널 MOS 트랜지스터 NT1은 오프가 된다. 한편, 구동 회로(22)에 있어서는, N채널 MOS 트랜지스터 NT21이 오프로 되고, N채널 MOS 트랜지스터 NT22가 온으로 되기 때문에, P채널 MOS 트랜지스터 PT21의 게이트에 접지 전압이 공급된다. 따라서, P채널 MOS 트랜지스터 PT21이 온으로 되고, P채널 MOS 트랜지스터PT22가 오프가 된다. 이것에 의해, 노드 N3은 접지 전압 GND로 된다. 이 노드 N3의 접지 전압 GND를 받아 P채널 MOS 트랜지스터 PT23이 온으로 되고, N채널 MOS 트랜지스터 NT23이 오프가 된다. 따라서, P채널 MOS 트랜지스터 PT23과 N채널 MOS 트랜지스터 NT23의 상호 접속 노드는 전원 전압 Vcc로 되고, 이 전원 전압 Vcc가 N채널 MOS 트랜지스터 NT2의 게이트로 공급된다. 이 결과, N채널 MOS 트랜지스터 NT2가 온으로 되고, 출력 노드 OUT의 전압이 하강한다.
노드 N1의 전압은 지연 회로(24)에 의해 시간 d만큼 지연되어 노드 N2로 출력된다. 따라서, 시각 t1로부터 시간 d 경과 후일 때 각 t2에 있어서, 노드 N2가 L레벨로 된다. 이에 따라, 구동 회로(23)에 있어서, N채널 MOS 트랜지스터 NT31이 오프로 되고, N채널 MOS 트랜지스터 NT32가 온이 된다. 따라서, P채널 MOS 트랜지스터 PT31이 온으로 되고, P채널 MOS 트랜지스터 PT32가 오프가 된다. 이것에 의해, 노드 N4는 접지 전압 GND로 된다. 이 노드 N4의 접지 전압 GND를 받아 P채널 MOS 트랜지스터 PT33이 온으로 되고, N채널 MOS 트랜지스터 NT33이 오프가 된다. 따라서, P채널 MOS 트랜지스터 PT33과 N채널 MOS 트랜지스터 NT33의 상호 접속 노드는 승압 전압 Vpp로 되고, 이 승압 전압 Vpp가 N채널 MOS 트랜지스터 NT2의 게이트로 공급된다. 이 결과, N채널 MOS 트랜지스터 NT2는 더욱 강하게 온으로 되고, 출력 노드 OUT이 접지 전압 GND로 인출된다.
이와 같이, N채널 MOS 트랜지스터 NT2는, 시각 t1로부터 시간 d의 동안에는 게이트에 전원 전압 Vcc를 받아 온으로 되어 출력 노드 OUT를 접지 전압 GND로 인출한다. 이것에 의해, 출력의 링잉을 방지할 수 있다.
또한, 시각 t2가 되면 게이트에 승압 전압 Vpp를 받아 더욱 강하게 온으로 되고, 출력 노드 OUT의 전압의 하강이 빨라진다. 이것에 의해, 풀다운 특성을 향상시킬수 있다.
또한, 지연 회로(24)에 의한 지연 시간 d를 조정함으로써, 출력의 수직 상승 시간과 하강 시간과의 비를 원하는 값으로 조정할 수 있기 때문에, 링잉을 효과적으로 방지하고, 또한 원하는 풀다운 특성을 얻을 수 있다.
이상과 같이, 이 실시예 1에 따르면, 구동 회로(22, 23)와, 지연 회로(24)를 설치하였기 때문에, 링잉의 영향을 받지 않아 출력 버퍼(9)의 풀다운 특성을 향상시킬 수 있다.
또한, 지연 회로(24)에 의한 지연 시간 d를 조정함으로써, 링잉을 효과적으로 방지하고, 또한 원하는 풀다운 특성을 얻을 수 있다.
[실시예 2]
도 4는, 본 발명의 실시예 2에 따른 DRAM의 출력 버퍼의 전체 구성을 나타낸 블럭도이다. 도 4를 참조하여, 이 출력 버퍼는 제어 신호 발생 회로 CTL과, NAND 회로 ND11-ND13과, P채널 MOS 트랜지스터 SPT1, SPT2와, 구동 회로(21-23)와, 지연 회로(24)와, N채널 MOS 트랜지스터 NT1, NT2를 구비한다.
제어 신호 발생 회로 CTL은 인버터 IV41-IV44와, N채널 MOS 트랜지스터 NT41을 포함한다. 인버터 IV41은 도 1에 도시되는 NAND 회로(11)에 의해 발생되는 모드 셋트 신호/MSET를 반전한다. 인버터 IV42는 모드 셋트 신호 /MSET 및 인버터 IV41로부터의 출력 MSET에 응답하여 활성화되고, 열 어드레스 신호 CAD를 반전하여노드 N5로 출력한다. 인버터 IV43 및 IV44는 래치 회로를 구성하고, 노드 N5의 값을 반전·유지한다. 이 래치 회로로부터의 출력이 제어 신호 MAD로 된다. N채널 MOS 트랜지스터 NT41은 노드 N5와 접지 노드 GND 사이에 접속되고, 파워온 리셋트 신호 POR을 게이트에 받는다.
P채널 MOS 트랜지스터 SPT1은 소스가 전원 노드 Vcc에, 드레인이 NAND 회로 ND11의 입력에 각각 접속되고, 제어 신호 MAD에 응답하여 온/오프한다. P채널 MOS 트랜지스터 SPT2는 지연 회로(24)와 노드 N7 사이에 접속되고, 제어 신호 MAD에 응답하여 온/오프한다. NAND 회로 ND11은 출력 허가 신호 OEM과 데이타 신호 RD와의 NAND를 구동 회로(21)로 출력한다. NAND 회로 ND12는 출력 허가 신호 OEM, 데이타 신호 RD, 및 P채널 MOS 트랜지스터 SPT1의 드레인 전압을 입력에 받아, 이들의 NAND를 노드 N6으로 출력한다. NAND 회로 ND13은 출력 허가 신호 OEM, 데이타 신호 RD, 및 제어 신호 MAD를 입력에 받아, 이들의 NAND를 노드 N7로 출력한다. 구동 회로(21)는 도 2에 도시되는 것과 동일한 구성을 지니고, NAND 회로 ND11로부터의 출력에 응답하여, 접지 전압 GND 또는 전원 전압 Vcc를 N채널 MOS 트랜지스터 NT1의 게이트로 출력한다. 구동 회로(22)는, 도 2에 도시되는 것과 동일한 구성을 지니고, 노드 N6의 전압에 응답하여, 접지 전압 GND 또는 전원 전압 Vcc를 N채널 MOS 트랜지스터 NT2의 게이트로 출력한다. 구동 회로(23)는 도 2에 도시되는 것과 동일한 구성을 지니고, 노드 N7의 전압에 응답하여 전원 전압 Vcc보다 높은 전압 Vpp 또는 접지 전압 GND를 N채널 MOS 트랜지스터 NT2의 게이트로 출력한다. 지연 회로(24)는 노드 N6의 값을 지연시켜 출력한다.
다음에, 이상과 같이 구성된 DRAM의 동작에 대해 설명한다.
도 5a 내지 도 5f를 참조하여, 전원 전압 Vcc가 상승하면 파워온 리셋트 신호 POR이 소정 시간 H레벨로 된다. 이것에 의해, 노드 N5가 L레벨로 되고, 이 값이 인버터 IV43 및 IV44로 구성되는 래치 회로에 의해 반전·유지된다. 따라서, 제어 신호 발생 회로 CTL로부터는 H레벨의 제어 신호 MAD가 출력된다.
계속해서, 시각 t1에 있어서, 모드 셋트 신호 /MSET가 소정 시간 L레벨로 되고, 이에 따라서 인버터 IV42가 활성화되고, L레벨의 열 어드레스 신호 CAD가 반전되어 노드 N5로 출력된다. 이것에 의해, 노드 N5가 H레벨로 되고, 이 값이 인버터 IV43 및 IV44로 구성되는 래치 회로에 의해 반전·유지된다. 따라서, 제어 신호 발생 회로 CTL로부터는 L레벨의 제어 신호 MAD가 출력된다.
마찬가지로, 시각 t2에 있어서, L레벨의 열 어드레스 신호 CAD가 반전되어 노드 N5로 출력되고, 제어 신호 발생 회로 CTL로부터는 H 레벨의 제어 신호 MAD가 출력된다.
이와 같이, 제어 신호 MAD의 값은, 모드 셋트 신호 /MSET가 L레벨로 될 때의 열 어드레스 신호 CAD의 값에 따라서 변화한다.
이하, 제어 신호 MAD가 H레벨인 경우와 L레벨인 경우에 대해 설명한다.
(a) 제어 신호 MAD가 H레벨인 경우
이 때, P채널 MOS 트랜지스터 SPT1 및 SPT2는 오프가 된다. 따라서, 구동 회로(22), 지연 회로(24), 및 NAND 회로 ND12는 동작하지 않는다.
도 6a 내지 도 6c를 참조하여, 출력 허가 신호 OEM 및 데이타 신호 RD가 모두 H레벨로 되면 NAND 회로 ND11 및 ND13의 출력이 L레벨로 된다.
이에 따라 구동 회로(21)로부터는 L레벨의 신호가 출력되고, N채널 MOS 트랜지스터 NT1은 오프가 된다. 한편, 구동 회로(23)에 있어서는, 실시예 1에 나타나는 것과 마찬가지로 승압 전압 Vpp가 N채널 MOS 트랜지스터 NT2의 게이트로 공급된다. 이 결과, N채널 MOS 트랜지스터 NT2는 게이트에 전원 전압 Vcc가 공급되는 경우와 비교하여 강하게 온으로 되고, 출력 노드 OUT가 접지 전압 GND로 인출된다. 이에 따라, 출력 노드 OUT의 전압의 하강이 빨라지기 때문에, 풀다운 특성을 향상시킬 수 있다.
(b) 제어 신호 MAD가 L레벨인 경우
이 때, P채널 MOS 트랜지스터 SPT1 및 SPT2는 온으로 된다. 이에 따라, 구동 회로(22, 23), 지연 회로(24), 및 NAND 회로 ND12가 동작한다.
도 7a 내지 도 7e를 참조하여, 출력 허가 신호 OEM 및 데이타 신호 RD가 모두 H레벨로 되면 NAND 회로 ND11 및 ND12의 출력이 L레벨로 된다. 이에 따라 구동 회로(21)로부터는 L레벨의 신호가 출력되고, N채널 MOS 트랜지스터 NT1은 오프가 된다. 한편, NAND 회로 ND12의 출력이 L레벨로 됨에 따라 노드 N6이 L레벨로 되고, 구동 회로(22)에 의해 실시예 1에 나타나는 것과 마찬가지로 전원 전압 Vcc가 N채널 MOS 트랜지스터 NT2의 게이트로 공급된다. 이 결과, N채널 MOS 트랜지스터 NT2가 온으로 되고, 출력 노드 OUT의 전압이 하강한다.
노드 N6의 전압은, 지연 회로(24)에 의해 시간 d만큼 지연되어 노드 N7로 출력된다. 따라서, 실시예 1과 마찬가지로, 전원 전압 Vcc가 N채널 MOS 트랜지스터NT2의 게이트로 공급되고 나서 시간 d 경과 후에, 구동 회로(23)에 의해 승압 전압 Vpp가 N채널 MOS 트랜지스터 NT2의 게이트로 공급된다. 이 결과, N채널 MOS 트랜지스터 NT2는, 더욱 강하게 온으로 되고, 출력 노드 OUT가 접지 전압 GND로 인출된다. 이에 따라, 실시예 1에 나타나는 것과 마찬가지의 효과를 얻을 수 있다.
이상과 같이, 이 실시예 2에 따르면, 제어 신호 발생 회로 CTL과, P채널 MOS 트랜지스터 SPT1, SPT2를 설치하였기 때문에, N채널 MOS 트랜지스터 NT2의 게이트에 공급하는 전압을 (1)승압 전압 Vpp, (2)우선 전원 전압 Vcc 그 후 승압 전압 Vpp의 2가지로 할 수 있고, 이들을 필요에 따라서, 모드 셋트 신호 /MSET 및 열 어드레스 신호 CAD에 의해 전환할 수 있다. 이에 따라, 링잉을 효과적으로 방지하고, 또한 원하는 풀다운 특성을 얻을 수 있다.
또, 여기서는, 제어 신호 MAD의 값을 전환하기 위해 열 어드레스 신호 CAD를 이용하였지만, 이 이외의 외부 입력 신호를 이용하여도 좋다.
[실시예 3]
도 8은, 본 발명의 실시예 3에 따른 DRAM의 출력 버퍼의 전체 구성을 나타낸 블럭도이다. 도 8을 참조하여, 이 출력 버퍼는 도 4에 도시되는 제어 신호 발생 회로 CTL를 대신하여, 패드 PAD를 구비한다. 패드 PAD는 전원 단자(31) 또는 접지 단자(32) 중 어느 하나에 와이어본딩된다.
다음에, 이상과 같이 구성된 DRAM의 동작에 대해 설명한다.
패드 PAD가 전원 단자(31)와 와이어본딩될 때, 패드 PAD는 전원 전압 Vcc로 된다. 이 결과, DRAM은 실시예 2에 있어서의 (a)제어 신호 MAD가 H레벨인 경우와마찬가지의 동작을 한다.
패드 PAD가 접지 단자(32)와 와이어본딩될 때, 패드 PAD는 접지 전압 GND로 된다. 이 결과, DRAM은 실시예 2에 있어서의 (b)제어 신호 MAD가 L레벨인 경우와 마찬가지의 동작을 한다.
이상과 같이, 이 실시예 3에 따르면, 패드 PAD와, P채널 MOS 트랜지스터 SPT1, SPT2를 설치하였기 때문에, N채널 MOS 트랜지스터 NT2의 게이트에 공급하는 전압을 (1)승압 전압 Vpp, (2)우선 전원 전압 Vcc 그 후 승압 전압 Vpp의 2가지로 할 수 있고, 이들을 패드 PAD의 와이어본딩에 의해 전환할 수 있다. 이에 따라, 링잉을 효과적으로 방지하고, 또한 원하는 풀다운 특성을 얻을 수 있다.
따라서, 본 발명에 따른 출력 버퍼는 종래 출력 버퍼의 N채널 MOS 트랜지스터의 사이즈(게이트폭)를 크게 하지 않고 링잉의 영향을 받지 않으면서, 풀다운 특성이 향상되는 효과가 있다.

Claims (3)

  1. 외부 입력 신호에 응답하여 내부 신호를 발생하는 내부 회로(7)와,
    상기 내부 신호에 응답하여 외부 출력 신호를 발생하는 출력 버퍼(9)를 구비하고,
    상기 출력 버퍼(9)는,
    전원 노드(Vcc)와 출력 노드(OUT) 사이에 접속되고, 상기 내부 신호가 제1 상태일 때 온이 되고, 상기 내부 신호가 제2 상태일 때 오프가 되는 제1 N채널 MOS 트랜지스터(NT1)와,
    상기 출력 노드(OUT)와 접지 노드(GND) 사이에 접속되고, 상기 제1 N채널 MOS 트랜지스터(NT1)와 상보적으로 온/오프하는 제2 N채널 MOS 트랜지스터(NT2)와,
    상기 내부 신호가 제1 상태일 때, 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 접지 전압(GND)을 공급하고, 상기 내부 신호가 제2 상태일 때, 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 전원 전압(Vcc)을 공급하며, 계속해서 상기 전원 전압(Vcc)보다 높은 전압(Vpp)을 공급하는 제어 수단을 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 반도체 집적 회로 장치는 또한, 외부 입력 신호(CAD)를 래치하는 래치 회로(IV43, IV44)와, 상기 래치 회로(IV43, IV44)의 래치를 가능하게 하는 모드 셋트 신호(/MSET)를 발생하는 모드 셋트 신호 발생 회로(11)를 구비하며,
    상기 제어 수단은,
    상기 래치 회로(IV43, IV44)로부터의 출력이 제1 상태일 때 정지하고, 상기 래치 회로(IV43, IV44)로부터의 출력이 제2 상태일 때 동작하여, 상기 내부 신호가 제1 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 접지 전압(GND)을 공급하고, 상기 내부 신호가 제2 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 전원 전압(Vcc)을 공급하는 제1 구동 회로(22)와,
    상기 래치 회로(IV43, IV44)로부터의 출력이 제1 상태일 때 정지하고, 상기 래치 회로(IV43, IV44)로부터의 출력이 제2 상태일 때 동작하여 상기 내부 신호를 지연시키는 지연 회로(24)와,
    상기 래치 회로(IV43, IV44)로부터의 출력이 제1 상태일 때 상기 내부 신호를 받아, 상기 내부 신호가 제1 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 접지 전압(GND)을 공급하고, 상기 내부 신호가 제2 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 전원 전압(Vcc)보다 높은 전압(Vpp)을 공급하고, 상기 래치 회로(IV43, IV44)로부터의 출력이 제2 상태일 때 상기 지연 회로(24)에 의해 지연된 내부 신호를 받아, 상기 지연 회로(24)에 의해 지연된 내부 신호가 제1 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 접지 전압(GND)을 공급하고, 상기 지연 회로에 의해 지연된 내부 신호가 제2 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 전원 전압(Vcc)보다 높은 전압(Vpp)을 공급하는 제2 구동 회로(23)를 포함하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 반도체 집적 회로 장치는 또한,
    전원 단자(31) 또는 접지 단자(32)에 접속되는 패드(PAD)를 구비하고,
    상기 제어 수단은,
    상기 패드(PAD)의 전압이 전원 전압(Vcc) 및 접지 전압(GND)의 한쪽일 때 정지하고, 상기 패드의 전압이 전원 전압(Vcc) 및 접지 전압(GND)의 상기 다른쪽일 때 동작하여, 상기 내부 신호가 제1 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 접지 전압(GND)을 공급하고, 상기 내부 신호가 제2 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 전원 전압(Vcc)을 공급하는 제1 구동 회로(22)와,
    상기 패드(PAD)의 전압이 전원 전압(Vcc) 및 접지 전압(GND)의 한쪽일 때 정지하고, 상기 패드의 전압이 전원 전압(Vcc) 및 접지 전압(GND)의 상기 다른쪽일 때 동작하여, 상기 내부 신호를 지연시키는 지연 회로(24)와,
    상기 패드(PAD)의 전압이 전원 전압(Vcc) 및 접지 전압(GND)의 한쪽일 때 상기 내부 신호를 받아, 상기 내부 신호가 제1 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 접지 전압(GND)을 공급하고, 상기 내부 신호가 제2 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 전원 전압(Vcc)보다 높은 전압(Vpp)을 공급하고, 상기 패드(PAD)의 전압이 전원 전압(Vcc) 및 접지 전압(GND)의 상기 다른쪽일 때 상기 지연 회로(24)에 의해 지연된 내부 신호를 받아, 상기 지연 회로(24)에 의해 지연된 내부 신호가 제1 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 접지 전압(GND)을 공급하고, 상기 지연 회로(24)에 의해 지연된 내부 신호가 제2 상태일 때 상기 제2 N채널 MOS 트랜지스터(NT2)의 게이트에 전원 전압(Vcc)보다 높은 전압(Vpp)을 공급하는 제2 구동 회로(23)를 포함하는 반도체 집적 회로 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100332455B1 (ko) * 1999-08-09 2002-04-13 윤종용 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법
US6522180B1 (en) * 2000-12-21 2003-02-18 Intel Corporation Bi-voltage levels switches
JP4910250B2 (ja) * 2001-06-26 2012-04-04 日本テキサス・インスツルメンツ株式会社 インターフェース回路
KR20030003428A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 저전력 출력 드라이버

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08203270A (ja) * 1995-01-27 1996-08-09 Matsushita Electron Corp 半導体集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334889A (en) * 1990-06-20 1994-08-02 Oki Electric Industry, Co., Ltd. CMOS output buffer circuit with less noise
KR950000496B1 (ko) * 1992-01-30 1995-01-24 삼성전자 주식회사 반도체 메모리 장치의 데이타 출력회로
JP3006320B2 (ja) * 1992-10-21 2000-02-07 モトローラ株式会社 高効率ドライバ−を有する電圧変換回路
KR0172373B1 (ko) * 1995-09-14 1999-03-30 김광호 반도체 메모리 장치의 데이타 출력버퍼
US5952875A (en) * 1997-09-09 1999-09-14 Motorola Inc. Circuit with hot electron protection and method
US5912569A (en) * 1997-09-22 1999-06-15 Cypress Semiconductor Corp. Methods, circuits and devices for improving crossover performance and/or monotonicity, and applications of the same in a universal serial bus (USB) low speed output driver
US6037811A (en) * 1997-10-10 2000-03-14 International Microcircuits, Inc. Current-controlled output buffer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08203270A (ja) * 1995-01-27 1996-08-09 Matsushita Electron Corp 半導体集積回路

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