KR960000603B1 - 다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼 - Google Patents

다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼 Download PDF

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Abstract

내용 없음.

Description

다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼
제1도는 종래기술에 의한 데이타출력버퍼의 회로도.
제2도는 본 발명에 의한 다수개의 동작전압에 적용가능한 반도체집적회로의 데이타출력버퍼의 일 실시예를 보여주는 회로도.
제3도는 제2도의 레벨변환회로의 상세회로도.
제4도는 본 발명에 의한 다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼의 다른 실시예를 보여주는 회로도.
본 발명은 반도체집적회로에 관한 것으로, 특히 다수개의 동작전압에 적용가능한 데이타출력버퍼에 관한 것이다.
반도체집적회로가 고집적화 및 대용량화함에 따라 칩 동작속도의 고속화를 요구하고 있다. 그래서 칩 동작속도의 고속화를 위해서 칩내에는 소정의 전압펌핑회로인 전압승압회로(이는 칩의 동작전원전압이 점점 저전압화됨에 따라 필요로 되는 것으로 전원전압(Vcc)보다 높은 전압레벨을 가지는 승압전압(Vpp)을 출력하는 회로임)가 구비되거나, 소정의 신호의 인에이블 시점을 고속으로 가져가기 위한 이퀄라이즈(equalize) 또는 프리차아지(precharge)회로등이 구비되어 상기의 동작속도 고속화의 요구를 충족시키게 된다. 특히 이 분야에 잘 알려진 바와 같이 메모리 쎌로부터 독출된 데이타를 칩 외부로 출력시키는 데이타출력버퍼의 전송동작은 데이타의 고속 액세스를 위한 하나의 중요한 관건이 된다. 더우기 상기 데이타출력버퍼의 경우에는 메모리 쎌로부터 독출된 소정의 데이타를 하이 임피아던스(impedna ce)상태의 칩 외부(이는 곧 시스템(system)을 의미한다.)로 출력하기 때문에 고속의 출력동작 뿐만 아니라 보다 높은 전압레벨화 되는 데이타를 출력하는 것을 주 임무로 한다. 따라서 데이타출력버퍼의 출력단(이는 곧 데이타 출력 드라이버(dri ver)를 의미한다.)의 경우는 통상적으로, 구성하고 있는 트랜지스터의 채널 사이즈를 다른 회로의 경우보다 크게 하므로서, 칩의 데이타 출력단자(DOUT PIN)의 커다란 로딩(loading)을 대비하고 소정의 데이타를 고전압레벨화하여 출력하게 된다. 그러나 이로부터 상기 데이타 출력 드라이버의 게이트를 제어하는 신호를, 상기 데이타 출력 드라이버의 큰 채널을 가지는 트랜지스터를 충분히 구동시킬 수 있을 정도의 신호레벨로 인가해 주어야 함에 따른 설계 및 레이아웃상의 문제가 발생된다. 또한 칩 외부에서 공급되는 전원공급전압(VCC)의 전압레벨이 낮거나 또는 낮은 전원공급전압을 채용하는 고집적 반도체집적회로에서는 그 출력전압이 낮아지게 되는 바, 충분한 ″1″의 데이타를 출력하는데에는 많은 시간이 소요되는 문제가 발생한다.
이러한 문제를 해결하기 위하여 종래에 제시된 데이타출력버퍼가 제1도에 도시되어 있다. 제1도의 구성은 소정의 출력용 풀엎 및 풀다운트랜지스터로 이루어지는 출력단(M1,M2)과, 소정의 메모리 쎌에서 독출되어 나온 데이타신호 DB,DBB가 각각 연결되어 상기 출력용 풀엎 및 풀다운트랜지스터(M1)(M2)를 각각 제어하기 위한 풀엎제어회로(1,2,…,18)와 풀다운제어회로(19,20)로 구성된다. 그리고 상기 풀업 및 풀다운제어회로는 데이타출력버퍼의 출력동작을 인에이블시키는 PITRST신호에 의해 제어된다. 그리고 상기 풀엎제어회로(1,2,…,18)에는 초기값을 설정해주기 위한 PIS신호가 입력되며 상기 PIS신호는 로우어드레스 스트로우브신호인신호에 의해 인에이블된다. 상기 풀엎제어회로(1,2,…,18)의 구성에서 제1낸드게이트 (1)의 출력단에 전극의 일단이 접속된 제1캐패시터(2)는 칩의 인에이블시에 Vcc-Vth레벨로 프리차아지되는 n1노드의 전압레벨을 상기 프리차아지 전압레벨보다 더 높은 전압레벨로 펌핑(pumping)시켜주기 위한 것이다. PIS신호에 인버터(9)(10)를 통해 전극의 일단이 접속된 제2캐패시터(11)는 상기 n1노드의 전압레벨을 프리차아지시키기 위한 것이다. 상기 제1낸드게이트(1)의 출력단에 인버터(14)를 통해 전극의 일단이 접속된 제3캐패시터(15)는 칩의 인에이블시에 Vcc-Vth레벨로 프리차아지되는 n2노드의 전압레벨을 상기 프리차아지 전압레벨보다 더 높은 전압레벨로 펌핑시켜주기 위한 것이다. 그래서 상기 풀엎제어회로(1,2,…,18)에서 (1,2,…,16)부분은 부우스트랩(boostrap)회로부가 된다. 종래 기술에 의한 상기 제1도 회로의 동작특성을 설명한다. 상기 제1도 회로의 구성에서 데이타 출력회로의 출력데이타인 Dout은 항상 칩 외부의 시스템에서 공급되는 트라이 스테이트(tri-state)레벨의 상태를 유지하게 되는데 이는 비유효한 데이타가 액세스되는 것을 방지하기 위함이다. 그리고 상기 출력용 풀엎 및 풀다운트랜지스터(M1)(M2)(이들은 이 분야에 통상적으로 워드라인 드라이버라고도 통칭한다.)의 소오스전원으로는 외부전원전압 (ext.VCC)이 인가되고 그외는 내부전원전압(int.VCC)이 인가된다. 그리고 칩의 Dout핀(PIN, 또는 패드(PAD))에는 자체의 로딩(loading)이 심하기 때문에 데이타 출력 드라이버용인 상기 출력용 풀엎 및 풀다운트랜지스터(M 1)(M2)의 사이즈를 다른 트랜지스터의 그것에 비해 상당히 크게 하며, 이에 따라 사이즈가 큰 상기 출력용 풀엎트랜지스터(M1)를 충분히 구동하기 위하여 상기 풀엎제어회로(1, 2,…,18)에는 도시된 바와 같이(모오스 트랜지스터로 이루어진) 펌핑용 제1,제2 및 제3캐패시터(2)(11)(15)를 구비하게 된다. 그리고 상기에서 n1노드는 칩의 파워-업(power-up)과 동시에 엔모오스 트랜지스터(3),(12)에 의해서 Vcc-Vth레벨로 프리차아지되고, 칩이 인에이블(enable)됨과 동시에 VCC+2Vth 전압레벨정도로 된다. 그리고 n2노드는 칩의 파워-업시에 엔모오스 트랜지스터(8)에 의해서 VCC-Vth 전압레벨로 프리차아지 되었다가, 칩의 인에이블과 동시에 엔모오스 트랜지스터(7)에 의해서 전원전압(int.VCC)레벨로 프리차아지 된다. 또한 서로 채널이 직렬연결된 2개의 엔모오스 트랜지스터(5)(6)은 상기 n1노드의 전압레벨이 Vcc+2Vth 레벨 이상으로는 되지 못하도록 설계된 클램퍼(clamper)용 소자이다. 그래서 예를들어 상기 DB신호가 ″하이″레벨의 신호로 입력되고 상기 PITRST신호가 ″하이″상태로 인에이블될시에(이 순서는 바뀌어질 수도 있다.). 상기 제1낸드게이트(1)의 출력신호는 ″로우″레벨로 된다. 그리고 이에 따라 상기 제1캐패시터(2)의 커플링(coupling)효과에 의해 상기 n1노드의 전압레벨은 상기 엔오모스 트랜지스터(7)를 비도통(turn-off)시키는 전압레벨로 된다. 그리고 상기 n2노드의 전압레벨은 제3캐패시터(15)의 커플링효과에 의해 이전의 int.VCC레벨의 2배 정도의 전압레벨로 펌핑된다. 그리고 상기 제1낸드게이트(1)의 ″로우″레벨의 출력신호에 의하여 스위칭 트랜지스터인 피모오스 트랜지스터(16)가 도통(turn-on)되고 이로부터 출력용 풀엎트랜지스터 (M1)가 풀(full) 도통되어 ″하이″레벨의 데이타가 칩 외부로 출력하게 된다. 이와 같이 상기 제1도와 같은 종래의 데이타출력버퍼는 ″하이″레벨의 데이타가 출력될시의 동작속도 및 그 특성을 좋게 한다. 또한 이로부터 상기 n3노드에 실리는 DOK신호가 ″로우″레벨의 신호로 입력될시에는 상기출력용 풀엎트랜지스터(M1)가 비도통되고 상기 출력용 풀다운트랜지스터( M2)가 도통하여 ″로우″레벨의 데이타가 칩 외부로 출력하게 됨은 쉽게 이해할 수 있을 것이다.
그러나 상기 제1도 회로는 상기와 같은 동작특성을 갖지만, 다음과 같은 문제가 발생된다. 제1도의 회로구성을 가지는 데이타출력버퍼는 동일칩의 제조시에 향후 일반화되는 동작전압의 복수개화에 대비하여 그 대응수단을 갖게 된다. 즉, 예컨데 고집적 반도체집적회로의 경우에는 5V용과 3.3V용에 각각 사용되어질 수 있도록 동일칩의 제조시에 적절한 수단을 내장하게 되는데, 제1도와 같은 데이타출력버퍼에서의 수단은 다음과 같다. 제1도의 구성에서 출력용 풀엎트랜지스터(M1)의 게이트 전압인 DOK를 부우스팅하는 것은 제3캐패시터(15)에 의하여 이루어진다. 이 분야에 주지의 사실인 바와 같이 캐패시터는 대개 금속(metal) 또는 폴리실리콘 (poly-silicon)으로 이루어진다. 제1도의 회로가 5V용과 3.3V용에 모두 사용되기 위해서 제3캐패시터(15)를 구현하기 위한 마스크(mask)를 2단으로 사용하여야 하는데, 이는 전원공급전압 Vcc의 전압레벨이 낮아질수록 펌핑캐패시터의 펌핑효율 저하를 억제하기 위함이다. 즉, 이 마스크는 미리 예정된 크기를 갖는 제3캐패시터 (15)를 만들기 위한 5V용 마스크와, 상기 5V용 마스크에 의해 만들어진 제3캐패시터보다 그 면적이 더 크게 하여 펌핑전압을 상승시키도록 하는 제3캐패시터를 만들기 위한 3.3V용 마스크로 이루어진다. 그래서 제1도의 회로가 5V용에 사용할 때는 5V용 마스크를 사용하고, 3.3V용에 사용할 때는 3.3V용 마스크를 사용하여야 한다. 이 기술분야에 통상의 지식을 가진자에게는 자명하게 인정될 수 있는 바와 같이, 칩의 제조시에 마스크를 하나 더 사용한다는 것은 그에 따른 제조공정의 증가외에도 비용 및 제품의 출하시간에 막대한 영향을 미친다는 것은 주지의 사실이다. 그러나 제1도의 회로는 5V용과 3.3V용에 모두 적용 가능하기 위해서는 마스크를 2단으로 사용하여야만 하는 불편함이 수반된다.
따라서 본 발명의 목적은 다수개의 동작전압에 적응 가능한 데이타출력버퍼를 제공함에 있다.
본 발명의 다른 목적은 마스크 교환의 필요없이 다수개의 동작전압에 적용가능한 데이타출력버퍼를 제공함에 있다.
본 발명의 또다른 목적은 다수개의 동작전압에 적용이 가능한 반도체집적회로에 있어서, 동일칩의 제조공정을 용이하게 하고 동시에 비용을 절감시키는 데이타출력버퍼를 제공함에 있다.
본 발명의 또다른 목적은 다수개의 동작전압에 적용이 가능한 반도체집적회로에 있어서, 단일 마스크를 이용하여 상기 다수개의 동작전압에 적용이 가능하게 하는 데이타출력버퍼를 제공함에 있다.
본 발명의 또다른 목적은 다수개의 동작전압에 적용이 가능한 반도체집적회로에 있어서, 단일 마스크를 이용하여 상기 다수개의 동작전압에 적용이 가능하게 함에 의해 동일칩의 제조공정을 용이하게 하고 동시에 비용을 절감시키는 데이타출력버퍼를 제공함에 있다.
본 발명의 또다른 목적은 저전원공급전압 상태하에서도 동작속도의 고속화가 이루어지는 데이타출력버퍼를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 반도체집적회로에 있어서, 다수개의 동작전압에 따른 내부회로의 스위칭동작에 의해 다수개의 동작전압에 대응하는 신호를 출력하는 데이타출력버퍼를 향한 것이다.
본 발명에 의한 데이타출력버퍼는, 칩 외부에서 공급하는 전원공급전압의 전압레벨을 검출하는 검출회로의 출력신호와 데이타출력버퍼의 구동신호를 입력하여 펌핑캐패시터의 부우스트레벨을 제어하는 부우스트제어회로를 구비한다. 이로부터 본 발명에 의한 데이타출력버퍼는 동작전압의 전압레벨을 검출하고 이에 의해 펌핑캐패시터를 통해 출력용 풀엎트랜지스터의 제어전압을 각각 동작전압의 레벨에 상응하게 부우스트시키게 된다.
또한 본 발명에 의한 데이타출력버퍼는 부우스트제어회로의 출력신호에 의해 펌핑캐패시터의 부우스트레벨이 결정됨에 의해 펌핑캐패시터를 구현하기 위한 마스크를 단일 마스크로 구성한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
여기에서 사용되는 ″데이타출력버퍼″란 용어는 메모리 쎌로부터 독출된 데이타를 칩 외부로 출력하기 위한 회로를 나타내며, 데이타출력버퍼의 출력단을 구성하는 데이타 출력 드라이버까지 포함한 의미로 정의한 것이다.
제2도는 본 발명에 의한 다수개의 동작전압에 적용가능한 반도체집적회로의 데이타출력버퍼의 일 실시예를 보여주는 회로도이다. 제2도의 구성에서 본 발명에 의한 부우스트제어회로 100을 제외한 부분은 제1도와 같은 데이타출력버퍼와 동일한 구성으로 실시되었다. 본 발명에 의한 데이타출력버퍼의 부우스트제어회로 100의 구성을 설명하면 다음과 같다. 동작전압의 전압레벨을 검출하는 전압디텍터 101의 출력신호와 컬럼인에이블신호를 입력하는 낸드게이트 102와, 상기 낸드게이트 102의 호출력단에 입력단자가 접속하는 인버터 103과, 상기 인버터 103의 출력단자에 전극의 일단이 접속되는 펌핑캐패시터 104와, 상기 펌핑캐패시터 104의 전극의 타단에 접속되는 라인 106과, 상기 라인 106과 전원공급전압단자 VCC사이에 다이오드접속되는 프리차아지트랜지스터 105와, 데이타출력버퍼 인에이블신호인 PITRST신호를 입력하는 레벨변환회로 108과, 상기 레벨변환회로 108의 출력단자에 게이트가 접속되고 채널이 상기 라인 106과 부우스트노드 BN1사이에 접속되는 전송트랜지스터 107로 이루어진다. 상기 전압디텍터 101은 본 출원인에 의해 1991년 12월 28일자로 대한민국에 특허출원한 특허출원번호 ″1991-23343″호에 개시된 디텍터를 이용하여 용이하게 실시될 수 있다.
제2도의 구성에서 레벨변환회로 108은 제3도와 같은 공지의 회로구성으로 실시되어질 수 있다. 제3도의 회로구성에서 소오스전원으로 되는 PIX신호는 이 분야에 잘 알려진 워드라인 부우스팅신호이다.
다시 제2도로 돌아가서 제2도의 구성에 따른 동작설명을 하면 다음과 같다. 설명에 앞서 본 발명에 의한 데이타출력버퍼는 풀엎제어신호 DOK의 전압레벨을 결정하는 펌핑캐패시터 15의 전극에 접속되는 부우스트노드 BN1의 전압레벨을 부우스트제어회로 100에 의해 결정하는 바, 이로부터 펌팽캐패시터 15가 예컨데 5V와 3.3V용을 위한 각각의 마스크를 필요로 하는 것이 방지되어 결과적으로 단일 마스크를 이용하여 5V와 3.3V용 각각에 적용할 수 있음을 유의하여야 할 것이다. 제2도의 구성에서 전압디텍터 101의 출력은 예컨대 전원공급전압의 전압레벨이 5V일 경우에는 ″로우″출력을 하고, 전원공급전압의 전압레벨이 3.3V 이하일 경우에는 ″하이″출력을 하도록 미리 예정된다. 그래서 제2도의 데이타출력버퍼가 전원공급전압 VCC의 전압레벨이 5V로 될시의 동작과정과, 전원공급전압 VCC의 전압레벨이 3.3V 이하이거나 또는 3.3V용으로 사용될시의 동작특성은 다음과 같다.
(i) 먼저, 전원공급전압 VCC의 전압레벨이 5V정도로 되는 경우는 다음과 같다. 이때에는 전압디텍터 101의 출력은 ″로우″로 고정되어 펌핑캐패시터 104의 펌핑동작은 이루어지지 않는다. 그래서 라인 106은 프리차아지트랜지스터 105를 통해 공급되는 전압으로 유지된다. 따라서 이때에는 제1도와 같은 종래기술의 데이타출력버퍼의 동작과 유사하게 이루어진다.
(ii0 전원공급전압 VCC의 전압레벨이 3.3V 이하이거나, 동일칩이 3.3V용으로 사용되는 경우의 동작특성은 다음과 같다. 이때에는 전압디텍터 101의 출력신호가 ″하이″로 된다. DOK신호의 전압레벨을 부우스트하기 위한 펌핑캐패시터 15의 동작이전에 부우스트노드인 BN1을 높은 전압레벨로 프리차아지해 주기 위해,신호가 ″하이″로 천이(transition)시에 펌핑캐패시터 104가 인버터 103의 ″하이″출력을 받아 라인 106을 전원전압 이상의 ″하이″레벨로 부우스트시킨다. 그리고 라인 106에 실린 전압은 전송트랜지스터 107을 통해 부우스트노드 BN1으로 전달된다. 이때 전송트랜지스터 107의 게이트에는 PITRST신호가 레벨 변환회로 108을 통해 레벨변환된 VCC+2Vth 이상의 PIX신호가 입력되는 바, 라인 106에 실린 전압은 전압강하 현상 없이 그대로 부우스트노드 BN1으로 전송된다. 따라서 부우스트노드 BN1이 라인 106의 전압레벨로 프리차아지된 후, 펌핑캐패시터 15의 펌핑동작에 의해 더 높은 전압레벨로 승압된다. 그리고 DOK에 실리는 전압은 전원공급전압 VCC가 3.3V 또는 그 이하일지라도 높은 전압으로 되어 원활한 ″하이″데이타의 출력이 이루어진다. 결과적으로 펌핑캐패시터 15에 대한 마스크의 변경없이 부우스트제어회로의 스위칭동작만에 의해 3.3V 또는 그 이하의 전원공급전압레벨에서도 높은 전압레벨의 DOK신호를 얻을 수 있다.
제4도는 본 발명에 의한 다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼의 다른 실시예를 보여주는 회로도이다. 도시된 바와 같이 제4도의 구성은 제2도의 구성과 비교할시에 부우스트제어회로 100A의 구성을 간략화시킨 구성이다. 즉, 부우스트제어회로 100A의 구성은, 전압디텍터 101의 출력신호와 독출데이타인 DB와 PITRST신호를 각각 입력하는 낸드게이트 121과, 이 낸드게이트 121의 출력단자에 입력단자가 접속된 인버터 122와, 이 인버터 122의 출력단자와 부우스트노드 BN1 사이에 전극의 양단이 접속되는 펌핑캐패시터 123으로 이루어진다. 제4도의 구성상 특징은 부우스트제어회로 100A내에 구비되는 펌핑캐패시터 123을 펌핑캐패시터 15와 서로 병렬로 접속한 것이다. 그래서 전원공급전압 VCC의 전압레벨이 3.3V 이하일때(이는 5V용 전원공급전압을 채용하는 칩에서 전원공급전압 VCC의 전압레벨이 3.3V 이하로 낮아지는 경우와, 3.3V용 전원공급전압을 채용하는 칩의 경우를 모두 의미한다.) 전압디텍터 101이 ″하이″신호를 출력하고, 이로부터 두개의 펌핑캐패시터 123과 15를 동시에 동작시켜 높은 전압레벨의 DOK신호를 발생시킨다.
다음 표 1에서와 같이 본 발명에 의한 데이타출력버퍼는 특히 저전원공급전압에서도 높은 전압레벨의 DOK를 고속으로 발생시키는 것이 본 발명자들의 시뮬레이션(si mulation)에 의해 확인되었다.
[표 1]
이때 시뮬레이션의 조건은, 전원공급전압 VCC=2.8V, 온도=83℃이며, 펌핑캐패시터 15의 크기는 3000μm2이고 펌핑캐패시터 104 및 123의 크기는 1000μm2이다. 그리고 DOK의 발생속도는 PTRST신호의 인에이블시점으로부터 계산된 지연시간을 나타낸다(단위 ns=10-9sec).
제2도 내지 제4도에 도시된 회로는 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예로서, 부우스트제어회로의 논리구성은 제2도 및 제4도에 도시된 회로와 동일한 효과를 얻는 한에서 논리 및 제어신호들을 고려하여 다르게 실시되어질 수 있다. 또한 본 발명에 의한 부우스트제어회로는 제1도에 도시된 종래의 데이타출력버퍼에 적용하였지만, 이는 다른 개방된 데이타출력버퍼에 적용하여도 그 효과를 동일하게 얻을 수 있음을 자명한 사실이다. 또한 본 발명의 전반적인 이해를 제공하기 위해 명세서 전반에 걸쳐 동작전압의 예를 5V와 3.3V로 나타내었지만, 동작전압의 전압 수치는 달라질 수 있음은 자명한 사실이며, 본 발명은 이러한 경우에도 전술한 바와 같이 동일하게 적용되어질 수 있음은 이 기술분야의 통상의 지식을 가진자에게는 명백한 사실이다.
상술한 바와 같이 본 발명은 반도체집적회로의 데이타출력버퍼에 전원공급전압 VCC의 전압레벨에 대응되는 신호를 출력하는 부우스트제어회로를 구비함에 의해, 예컨데 5V와 3.3V 겸용으로 제조되는 칩에서 풀엎단 제어전압을 부우스트하기 위해 마스크를 2단으로 사용하여야 하는 불편함이 제거된다. 또한 단일 마스크를 사용함에 따라 제조공정 및 비용의 절감이 향상된다. 또한 전원공급전압 VCC의 전압레벨이 현저히 낮아지는 경우에도 출력용 풀엎단으로 공급되는 높은 부우스트전압을 얻을 수 있으며, 동시에 고속으로 전압상승이 이루어지는 효과가 있다.

Claims (5)

  1. 서로 상보적으로 동작하는 출력용 풀엎단 및 풀다운단을 가지며, 상기 풀엎단의 제어신호를 승압시키기 위한 부우스트노드를 가지는 반도체집적회로의 데이타출력버퍼에 있어서, 상기 부우스트노드에 연결되고, 전원공급전압의 전압레벨이 제1상태에 있을시에는 상기 부우스트노드의 프리차아지상태를 유지시키고 상기 전원공급전압의 전압레벨이 제2상태에 있을시에는 상기 부우스트노드를 상기 프리차아지상태 이상으로 미리 부우스트시키도록 하는 부우스트제어회로를 구비함을 특징으로 하는 데이타출력버퍼.
  2. 제1항에 있어서, 상기 제1상태의 전압레벨이 상기 제2상태의 전압레벨보다 더 높음을 특징으로 하는 데이타출력버퍼.
  3. 제1항에 있어서, 상기 부우스트제어회로가, 상기 전원공급전압의 전압레벨을 검출하는 전압검출회로를 구비함을 특징으로 하는 데이타출력버퍼.
  4. 서로 상보적으로 동작하는 출력용 풀엎단 및 풀다운단을 가지며, 상기 풀엎단의 제어신호를 승압시키기 위한 부우스트노드를 가지는 반도체집적회로의 데이타출력버퍼에 있어서, 칩 외부에서 공급되는 전원공급전압의 전압레벨에 응답하여 미리 예정된 신호를 출력하는 전압검출회로와, 상기 전압검출회로의 출력신호와 데이타출력 인에이블신호를 각각 입력하는 논리부와, 상기 논리부의 출력단에 전극의 일단이 접속되는 펌핑캐패시터와, 상기 데이타출력버퍼의 구동신호를 입력하는 레벨변환회로와, 상기 펌핑캐패시터와 상기 부우스트노드 사이를 스위칭접속하고 상기 레벨변환회로의 출력신호에 응답하여 스위칭동작이 이루어지는 전송수단을 구비함을 특징으로 하는 데이타출력버퍼.
  5. 서로 상보적으로 동작하는 출력용 풀엎단 및 풀다운을 가지며, 상기 풀엎단의 제어신호를 승압시키기 위한 부우스트노드를 가지는 반도체집적회로의 데이타출력버퍼에 있어서, 칩 외부에서 공급되는 전원공급전압의 전압레벨에 응답하여 미리 예정된 신호를 출력하는 전압검출회로와, 상기 전압검출회로의 출력신호와 메모리 쎌로부터 독출된 데이타와 데이타출력버퍼의 구동신호를 각각 조합입력하는 논리부와, 상기 논리부의 출력단과 상기 부우스트노드 사이에 전극의 양단이 접속되는 펌핑캐패시터를 구비하는 데이타출력버퍼.
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