KR100487481B1 - 데이터출력구동회로를갖는반도체메모리장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 행들과 열들의 매트릭스로 배열된 메모리 셀들을 구비하며, 정보 비트들을 저장하기 위한 메모리 셀 어레이와; 외부로부터의 어드레스 신호 또는 칩 활성화 신호의 상태 천이를 검출하여 펄스 신호를 발생하는 입력 천이 검출 회로와; 상기 펄스 신호에 응답하여 승압 전압을 발생하고, 어드레스 신호에 의해서 어드레싱된 메모리 셀의 데이터가 논리 '1'일 때 승압 전압을 출력하는 제 1 전압 승압 회로와; 어드레싱된 메모리 셀의 데이터를 받아 반전시키고 지연시키기 위한 제 1 지연 회로와; 상기 제 1 지연 회로로부터의 데이터와 상기 승압 전압을 받아 풀업 신호를 출력하는 풀업 제어 회로와; 상기 펄스 신호에 응답하여 상기 승압 전압을 발생하고, 상기 어드레싱된 메모리 셀의 셀 데이터이 상보 데이터가 논리 '1'일 때 상기 승압 전압을 출력하는 제 2 전압 승압 회로와; 상기 상보 데이터를 받아 반전시키고 지연시키기 위한 제 2 지연 회로와; 상기 제 2 지연 회로로부터의 상기 상보 데이터와 상기 제 2 전압 승압 회로로부터의 승압 전압을 받아 풀다운 신호를 출력하는 풀다운 제어 회로와; 상기 풀업/풀다운 제어 회로로부터의 상기 풀업/풀다운 신호에 응답하여 논리 '1' 또는 논리 '0'를 출력하기 위한 출력 구동 회로를 포함한다.

Description

데이터 출력 구동 회로를 갖는 반도체 메모리 장치.{semiconductor memory device having data output driving circuit}
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 정보 비트들을 저장하기 위한 메모리 셀들을 갖는 반도체 메모리 장치에 관한 것이다.
최근 제품의 저 소비 전력화에 의한 요구가 증가하면서 낮은 공급 전력에서도 빠르게 동작하는 기억 장치가 필요하게 되었다. 통상적으로, 낮은 공급 전압 전력에서 데이터 출력 구동 회로로 인한 지연이 전체 제품의 속도에 미치는 영향은 상당히 큰 부분을 차지하고 있다. 따라서, 데이터 출력 구동 회로에 의한 지연을 감소시키는 것이 저 전압 고속 기억 장치의 구현에 중요한 구심점이 되고 있다.
도 1은 종래 기술에 따른 데이터 출력 구동 회로를 구비한 반도체 메모리 장치의 구성을 보여주는 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이 (memory cell array) (1), 어드레스 버퍼 회로 (address buffer circuit) (2), 행 선택 회로(row selecting circuit) (3), 열 선택 회로 (column selecting circuit) (4), 감지 증폭기 회로 (sense amplifier circuit) (5), 데이터 출력 버퍼 회로 (data output buffer circuit) (6), 풀업 제어 회로 (pull-up control circuit) (7), 풀 다운 제어 회로 (pull-down control circuit) (8), 그리고 출력 구동 회로 (output driving circuit) (9)를 포함한다.
상기 어레이 (1)는, 잘 알려진 바와같이, 데이터를 저장하기 위한 행들과 열들의 메트릭스로 배열된 메모리 셀들로 구성된다. 외부로부터의 어드레스 신호(address signal)를 받는 어드레스 버퍼 (2)는 그것을 내부 어드레스 신호로 변환한다. 그리고, 행 선택 회로 (3)는 내부 어드레스 신호 중 행 어드레스 (row address) (Ar)을 받아 상기 어레이 (1)의 행을 선택하고, 열 선택 회로 (4)는 내부 어드레스 신호 중 열 어드레스 (column address) (Ac)을 받아 상기 어레이 (1)의 열을 선택한다. 계속해서, 상기 감지 증폭기 회로 (5)는 행/열 선택 회로 (3) 및 (4)에 의해서 선택되는 메모리 셀에 저장된 데이터를 검출하고 증폭하여 출력한다. 그리고, 데이터 출력 버퍼 회로 (6)는 감지 증폭기 회로 (5)로부터의 데이터를 받아 버퍼링하여 데이터쌍 (D) 및 (
Figure pat00005
)을 출력한다. 풀업 제어 회로 (7) 및 풀다운 제어 회로 (8)는 각각 데이터 (D)와 상보 데이터 (
Figure pat00006
)을 받아 풀업 신호 (DOU) 및 풀 다운 신호 (DOD)를 출력하여 상기 출력 구동 회로 (9)를 제어하기 위한 것이다.
상기 풀업 제어 회로 (7)는 pMOSFET (MP1)와 nMOSFET (MN1)로 구성된다. 상기 pMOSFET (MP1)의 게이트 전극은 데이터 출력 버퍼 회로 (6)의 일 출력 노드 (N1)에 접속되고, 그것의 전류 통로가 전원과 상기 출력 구동 회로 (9)의 일 입력 단자(N2) 사이에 형성된다. 상기 nMOSFET (MN1)의 게이트 전극은 버퍼 회로 (6)의 일출력 노드 (N1)에 접속되고, 그것의 전류 통로는 상기 출력 구동 회로 (9)의 일 입력 단자 (N2)와 접지 사이에 형성된다. 상기 풀다운 제어 회로 (8) 역시 pMOSFET(MP2)와 nMOSFET (MN2)로 구성된다. 상기 pMOSFET (MP2)의 게이트 전극은 데이터 출력 버퍼 회로 (6)의 타 출력 노드 (N3)에 접속되고, 그것의 전류 통로가 전원과 상기 출력 구동 회로 (9)의 타 입력 단자 (N4) 사이에 형성된다. 상기 nMOSFET(MN2)의 게이트 전극은 버퍼 회로 (6)의 타 출력 노드 (N3)에 접속되고, 그것의 전류 통로는 상기 출력 구동 회로 (9)의 타 입력 단자 (N4)와 접지 사이에 형성된다. 그리고, 상기 출력 구동 회로 (9)는 nMOSFET로 구성된 풀업/풀다운 트랜지스터(MN3) 및 (MN4)와 인버터 (IV1)와 pMOSFET (MP3)로 구성된다. 상기 트랜지스터들(MN3) 및 (MN4)의 전류 통로들은 전원과 접지 사이에 직렬로 순차로 형성되며, 게다가 그것들 사이의 접속점에 출력 노드 (N5)가 접속되며, 그것들의 게이트 전극들은 상기 풀업 제어 회로 (7) 및 상기 풀다운 제어 회로 (8)의 출력 노드들 (N2) 및 (N4)에 각각 접속된다. 상기 pMOSFET (MP3)는 전원과 출력 노드 (N5) 사이에 형성되는 전류 통로와 인버터 (IV1)를 통해 상기 풀업 제어 회로 (7)의 출력 노드 (N2)에 접속된 게이트 전극을 갖는다.
상기한 회로 구성을 갖는 풀업/풀다운 제어 회로 (7) 및 (8)의 출력으로 출력 구동 회로 (9)의 트랜지스터들 (MP3) 및 (MN5)을 구동할 때 출력 구동 회로 (9)의 로드로 인해 그것의 구동 능력이 저하된다. 그 결과, 전체적인 디바이스 동작 속도가 저하되는 문제점이 생겼다.
따라서 본 발명의 목적은 저 전원 전압에서 동작 속도를 개선한 반도체 메모리 장치의 데이터 출력 구동 회로를 제공하는 것이다.
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행들과 열들의 매트릭스로 배열된 메모리 셀들을 구비하며, 정보 비트들을 저장하기 위한 메모리 셀 어레이와; 외부로부터의 어드레스 신호 또는 칩 활성화 신호의 상태 천이를 검출하여 펄스 신호를 발생하는 검출 수단과; 상기 어드레스 신호를 디코딩하여 상기 어레이의 행을 선택하기 위한 행 선택 수단과; 상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 열 선택 수단과; 상기 선택 수단들에 의해서 선택되는 메모리 셀에 저장된 데이터를 검출하고 증폭한 데이터와 상기 데이터의 상보 데이터를 출력하는 감지 증폭 수단과; 상기 펄스 신호에 응답하여 제 1 전압 레벨보다 높은 승압 전압을 발생하고, 상기 감지 증폭 수단으로부터의 데이터가 제 1 전압 레벨일 때 상기 승압 전압을 출력하는 제 1 전압 승압 수단과; 상기 감지 증폭 수단으로부터의 데이터를 받아 반전시키고 지연시키기 위한 제 1 지연 수단과; 상기 제 1 지연 수단으로부터의 데이터와 상기 승압 전압을 받아 풀업 신호를 출력하는 풀업 제어 수단과; 상기 펄스 신호에 응답하여 상기 승압 전압을 발생하고, 상기 감지 증폭 수단으로부터의 상보 데이터가 제 1 전압 레벨일 때 상기 승압 전압을 출력하는 제 2 전압 승압 수단과; 상기 상보 데이터를 받아 반전시키고 지연시키기 위한 제 2 지연 수단과; 상기 제 2 지연 수단으로부터의 상기 상보 데이터와 상기 제 2 전압 승압 수단으로부터의 승압 전압을 받아 풀다운 신호를 출력하는 풀다운 제어 수단과; 상기 풀업/풀다운 제어 수단으로부터의 상기 풀업/풀다운 신호에 응답하여 출력 노드를 제 1 전압 레벨과 제 2 전압 레벨 중 하나로 구동하기 위한 출력 구동 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 전압 레벨은 전원 전압 레벨이고, 상기 제 2 전압 레벨은 접지 전압 레벨이다.
이 실시예에 있어서, 상기 풀업 신호의 전압 레벨은 상기 제 1 지연 수단으로부터의 데이터가 접지 전압 레벨일 때 상기 제 1 전압 승압 수단으로부터의 승압 전압 레벨이고, 상기 데이터가 전원 전압 레벨일 때 상기 접지 전압 레벨이다.
이 실시예에 있어서, 상기 풀다운 신호의 전압 레벨은 상기 제 2 지연 수단으로부터의 데이터가 상기 접지 전압 레벨일 때 상기 제 2 전압 승압 수단으로부터의 승압 전압 레벨이고, 상기 데이터가 상기 전원 전압 레벨일 때 접지 전압 레벨이다.
이와같은 장치에 의해서, 출력 구동 회로의 트랜지스터들을 제어하기 위한 제어 회로들의 출력을 전원 전압보다 높은 전압으로 생성할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 2 내지 도 4에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 신규한 데이터 출력 구동 회로를 구비한 반도체 메모리 장치는 출력 구동 회로 (9)를 구동하기 위한 제어 회로들 (150) 및 (160)의 전원(power supply)을 전원 전압보다 높은 전압으로 승압하기 위한 전압 승압 회로들 (110) 및 (130)과 상기 승압 전압이 발생된 후 상기 제어 회로들 (150) 및 (160)의 입력 신호들 (DD) 및 (
Figure pat00007
D)이 그것들로 인가되도록 하기 위한 지연 회로들(120) 및 (140)을 제공한다. 따라서, 데이터 출력 구동 회로 (9)의 구동 능력을 향상시킴으로써, 그것으로 인한 지연을 감소시킬 수 있고, 그 결과 전체적인 칩 동작 속도를 향상시킬 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 데이터 출력 구동 회로를 구비한 반도체 메모리 장치의 구성을 보여주는 블럭도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 (1), 어드레스 버퍼 회로 (2), 행 선택 회로 (3), 열 선택 회로 (4), 감지 증폭기 회로 (5), 데이터 출력 버퍼 회로 (6), 입력 천이 검출 회로(input transient detecting circuit) (100), 제 1 및 제 2 전압 승압 회로들(first and second voltage boosting circuits) (110) 및 (130), 제 1 및 제 2 지연 회로들 (first and second delay circuits) (120) 및 (140), 풀업 제어 회로(150), 풀다운 제어 회로 (160), 그리고 출력 구동 회로 (output driving circuit)(9)를 포함한다. 여기서, 메모리 셀 어레이 (1), 어드레스 버퍼 회로 (2), 행 선택 회로 (3), 열 선택 회로 (4), 감지 증폭기 회로 (5), 데이터 출력 버퍼 회로(6), 그리고 출력 구동 회로 (output driving circuit) (9)는 도 1의 그것과 동일하기 때문에, 설명의 중복을 피하기 위해 그것들에 대한 설명은 생략된다.
입력 천이 검출 회로 (100)는 어드레스 신호 (A) 또는 칩 활성화 신호 (chip enable signal) (OE)가 천이되는 것을 검출하여 펄스 신호 (DETP)를 발생하며, 상기 펄스 신호 (DETP)의 활성화 구간이 데이터 출력 동작을 보장할 수 있는 동안 활성화되도록 구현됨은 이 분야의 통상적인 지식을 가진 자들에게 자명하다. 상기 제 1 전압 승압 회로 (110)는 입력 천이 검출 회로 (100)로부터의 펄스 신호(DETP)가 인가될 때 활성화되며, 그 결과 전원 전압보다 높은 승압 전압(Vboost)을 발생한다. 그리고, 상기 회로 (110)는 데이터 출력 버퍼 (6)로부터의 데이터 (D)가 하이 레벨(바람직한 실시예의 경우, 전원 전압)로 천이될 때, 상기 승압 전압(Vboost)을 출력한다. 제 1 지연 회로 (120)는 상기 버퍼 회로 (6)로부터의 데이터 (D)를 반전시키고 지연시기키 위한 것이다.
풀업 제어 회로 (150)는 pMOSFET (MP4)와 nMOSFET (MN5)로 구성된다. 상기 pMOSFET (MP4)의 게이트 전극은 제 1 지연 회로 (120)의 출력 노드 (N6)에 접속되고, 그것의 전류 통로가 제 1 전압 승압 회로 (110)의 출력 노드 (N7)과 상기 출력 구동 회로 (9)의 일 입력 단자 (N8) 사이에 형성되고, 게다가 그것의 벌크와 소오스 단자가 상호 접속되어 있다. 상기 nMOSFET (MN5)의 게이트 전극은 상기 제 1 지연 회로 (120)의 출력 노드 (N6)에 접속되고, 그것의 전류 통로는 상기 출력 구동 회로 (9)의 일 입력 단자 (N8)와 접지 사이에 형성된다.
상기 제 2 전압 승압 회로 (130)는 입력 천이 검출 회로 (100)로부터의 펄스신호 (DETP)가 인가될 때 활성화되며, 그 결과 전원 전압보다 높은 승압 전압(Vboost)을 발생한다. 그리고, 상기 회로 (130)는 데이터 출력 버퍼 (6)로부터의 데이터 (
Figure pat00008
)가 하이 레벨(바람직한 실시예의 경우, 전원 전압)로 천이될 때, 상기 승압 전압(Vboost)을 출력한다. 제 2 지연 회로 (140)는 상기 버퍼 회로 (6)로부터의 데이터 (
Figure pat00009
)를 반전시키고 지연시기키 위한 것이다.
풀다운 제어 회로 (160)는 pMOSFET (MP5)와 nMOSFET (MN6)로 구성된다. 상기 pMOSFET (MP5)의 게이트 전극은 제 2 지연 회로 (140)의 출력 노드 (N9)에 접속되고, 그것의 전류 통로가 제 2 전압 승압 회로 (130)의 출력 노드 (N10)과 상기 출력 구동 회로 (9)의 타 입력 단자 (N11) 사이에 형성되고, 게다가 그것의 벌크와 소오스 단자가 상호 접속되어 있다. 상기 nMOSFET (MN6)의 게이트 전극은 상기 제 2 지연 회로 (140)의 출력 노드 (N9)에 접속되고, 그것의 전류 통로는 상기 출력 구동 회로 (9)의 타 입력 단자 (N11)와 접지 사이에 형성된다.
도 3은 어드레스 인가시 도 2의 입력 천이 검출 회로의 출력에 따른 동작 타이밍도이고, 그리고 도 4는 칩 활성화 신호 인가시 도 2의 입력 천이 검출 회로의 출력에 따른 동작 타이밍도이다. 본 발명에 따른 동작이 참도 도면들 도 2 내지 도 4에 의거하여 이하 설명된다. 설명의 중복을 피하기 위해, 도 3 및 도 4의 타이밍도들 중 도 3의 어드레스 천이에 따른 동작 타이밍도를 참조하여 설명될 것이지만, 도 4 역시 동일한 방법으로 동작된다.
도 3에 도시된 바와같이, 어드레스 신호 (A)가 천이할 때 이를 검출한 입력 천이 검출 회로 (100)는 펄스 신호 (DETP)를 발생한다. 잘 알려진 바와같이, 어드레스 신호가 천이됨에 따라 어드레스 버퍼 (2)와 행/열 선택 회로들 (3) 및 (4)에 의해서 어레이 (1)의 메모리 셀이 선택되고, 감지 증폭기 (5)를 통해 선택된 메모리 셀에 저장된 데이터가 검출되고 증폭되어 데이터 출력 버퍼 (6)로 인가된다. 그 결과, 도 3에 도시된 바와같이, 데이터 출력 버퍼 (6)로부터 데이터쌍 (D) 및 (
Figure pat00010
) 중 하나가 하이 레벨(바람직한 실시예에의 경우 전원 전압)로 출력됨은 잘 알려진 사실이다. 여기서, 데이터 (D)가 하이 레벨이고, 데이터 (
Figure pat00011
)가 로우 레벨이라고 가정하자.
이러한 조건하에서, 제 1 전압 승압 회로 (110)는 입력 천이 검출 회로 (100)로부터의 펄스 신호 (DETP)에 응답하여 전원 전압보다 높은 승압 전압 (Vboost)을 발생하고, 상기 하이 레벨의 데이터 (D)에 응답하여 승압된 전압 (Vboost)을 출력한다. 이와 동시에, 제 1 지연 회로 (120)는, 도 3에 도시된 바와같이, 상기 데이터 (D)를 받아 반전시키고 지연시켜 출력한다. 이때, 상기 승압 전압 (Vboost)이 승압된 후, 제 1 지연 회로 (120)로부터 로우 레벨의 데이터 (DD)가 풀업 제어 회로 (150)로 인가된다. 따라서, 풀업 제어 회로 (150)의 pMOSFET (MP4)가 턴-온되어 승압 전압 (Vboost)의 레벨을 갖는 풀업 신호 (DOU)가 출력되고, 그 결과 출력 구동 회로 (9)의 풀업 트랜지스터 (MN7)가 턴-온되어 데이터 '1'을 출력한다.
이와 동시에, 로우 레벨의 데이터 (
Figure pat00012
)가 인가되는 제 2 전압 승압 회로 (130)는 입력 천이 검출 회로 (100)로부터의 펄스 신호 (DETP)에 의해서 활성화되더라도 그것을 출력하지 못한다. 상술한 바와같은 동일한 과정을 통해 데이터 출력 구동 회로 (9)의 풀다운 트랜지스터 (MN8)는 턴-오프된다. 그리고, 이와 반대의 조건에서 데이터 '0'를 출력하는 과정 역시 동일한 절차에 따라 출력됨은 이 분야의 통상적인 지식을 가진 자들에게 자명하다. 본 발명에 따른 데이터 출력 구동 회로를 갖는 반도체 메모리 장치에서, 출력 구동 회로 (9)의 풀업 트랜지스터 (MN7)의 게이팅 전압이 제 1 전압 승압 회로 (110)를 통해 전원 전압 레벨보다 높은 승압 전압 레벨 (Vboost)로 인가되기 때문에, 그것을 의해서 구동되는 출력 노드 (N12)는 전원 전압으로 충분히 구동될 수 있다. 결국, 출력 구동 회로 (9)의 구동 능력을 향상시킴으로써 그것에 의한 지연을 감소시키고 빠른 동작 속도를 얻을 수 있다.
상기한 바와같이, 출력 구동 회로의 게이팅 전압을 전원 전압보다 높게 인가함으로써 그것에 의한 지연을 방지할 수 있고, 그 결과 낮은 전원 전압하에서도 빠른 동작 속도를 얻을 수 있다.
도 1은 종래 기술에 따른 데이터 출력 구동 회로를 갖는 반도체 메모리 장치의 구성을 보여주는 블럭도;
도 2는 본 발명의 바람직한 실시예에 따른 데이터 출력 구동 회로를 구비한 반도체 메모리 장치의 구성을 보여주는 블럭도;
도 3은 어드레스 인가시 도 2의 입력 천이 검출 회로의 출력에 따른 동작 타이밍도;
도 4는 칩 활성화 신호 인가시 도 2의 입력 천이 검출 회로의 출력에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
1 : 메모리 셀 어레이 2 : 어드레스 버퍼
3 : 행 선택 회로 4 : 열 선택 회로
5 : 감지 증폭기 6 : 데이터 출력 버퍼
7, 150 : 풀업 제어 회로 8, 160 : 풀다운 제어 회로
9 : 출력 구동 회로 100 : 입력 천이 검출 회로
110 : 제 1 전압 승압 회로 120 : 제 1 지연 회로
130 : 제 2 전압 승압 회로 140 : 제 2 지연 회로

Claims (4)

  1. 행들과 열들의 매트릭스로 배열된 메모리 셀들을 구비하며, 정보 비트들을 저장하기 위한 메모리 셀 어레이와;
    외부로부터의 어드레스 신호 또는 칩 활성화 신호의 상태 천이를 검출하여 펄스 신호를 발생하는 검출 수단과;
    상기 어드레스 신호를 디코딩하여 상기 어레이의 행을 선택하기 위한 행 선택 수단과;
    상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 열 선택 수단과;
    상기 선택 수단들에 의해서 선택되는 메모리 셀에 저장된 데이터를 검출하고 증폭한 데이터와 상기 데이터의 상보 데이터를 출력하는 감지 증폭 수단과;
    상기 펄스 신호에 응답하여 제 1 전압 레벨보다 높은 승압 전압을 발생하고, 상기 감지 증폭 수단으로부터의 데이터가 제 1 전압 레벨일 때 상기 승압 전압을 출력하는 제 1 전압 승압 수단과;
    상기 감지 증폭 수단으로부터의 데이터를 받아 반전시키고 지연시키기 위한 제 1 지연 수단과;
    상기 제 1 지연 수단으로부터의 데이터와 상기 승압 전압을 받아 풀업 신호를 출력하는 풀업 제어 수단과;
    상기 펄스 신호에 응답하여 상기 승압 전압을 발생하고, 상기 감지 증폭 수단으로부터의 상보 데이터가 제 1 전압 레벨일 때 상기 승압 전압을 출력하는 제 2 전압 승압 수단과;
    상기 상보 데이터를 받아 반전시키고 지연시키기 위한 제 2지연 수단과;
    상기 제 2 지연 수단으로부터의 상기 상보 데이터와 상기 제 2 전압 승압 수단으로부터의 승압 전압을 받아 풀다운 신호를 출력하는 풀다운 제어 수단과;
    상기 풀업/풀다운 제어 수단으로부터의 상기 풀업/풀다운 신호에 응답하여 출력 노드를 제 1 전압 레벨과 제 2 전압 레벨 중 하나로 구동하기 위한 출력 구동 수단을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압 레벨은 전원 전압 레벨이고, 상기 제 2 전압 레벨은 접지 전압 레벨인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 풀업 신호의 전압 레벨은 상기 제 1 지연 수단으로부터의 데이터가 접지 전압 레벨일 때 상기 제 1 전압 승압 수단에서 승압된 승압 전압 레벨이고, 상기 데이터가 전원 전압 레벨일 때 상기 접지 전압 레벨인 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 풀다운 신호의 전압 레벨은 상기 제 2 지연 수단으로부터의 데이터가 상기 접지 전압 레벨일 때 상기 제 2 전압 승압 수단에서 승압된 승압 전압 레벨이고, 상기 데이터가 상기 전원 전압 레벨일 때 접지 전압 레벨인 반도체 메모리 장치.
KR1019970020511A 1997-05-24 1997-05-24 데이터출력구동회로를갖는반도체메모리장치 KR100487481B1 (ko)

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