KR100390898B1 - 데이타 출력 버퍼 - Google Patents

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KR100390898B1
KR100390898B1 KR10-1999-0025289A KR19990025289A KR100390898B1 KR 100390898 B1 KR100390898 B1 KR 100390898B1 KR 19990025289 A KR19990025289 A KR 19990025289A KR 100390898 B1 KR100390898 B1 KR 100390898B1
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    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

본 발명은 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것으로, 제 1풀업 트랜지스터와 제 1풀다운 트랜지스터가 상보적으로 결합된 제 1출력드라이버를 포함하며, 데이터 출력인에에블신호에 응답하여 입력데이터를 완충하여 출력하는 제 1출력버퍼 회로부와, 제 1풀업 트랜지스터와 제 2풀다운 트랜지스터가 상보적으로 결합된 제 2출력드라이버를 포함하며, 상기 데이터 출력인에에블신호에 응답하여 셀로부터 전송된 입력데이터를 완충하여 출력하는 제 2출력버퍼 회로부와, 상기 데이터 출력인에이블신호에 응답하여 상기 제 1출력버퍼 회로부에 소정 레벨의 포지티브 승압전압을 공급하며, 상기 데이터 출력인에이블신호가 제 2논리레벨에서 제 1논리레벨로 천이하는 시점부터 소정의 타이밍구간동안 상기 소정 레벨의 포지티브 승압전압을 상기 제 1출력드라이버의 구동신호로 공급하도록 하고, 상기 타이밍구간 이후에 상기 구동신호를 전원전압 레벨로 하강시키는 포지티브 스탭다운 회로부와, 상기 데이터 출력인에이블신호에 응답하여 상기 제 2출력버퍼 회로부에 소정 레벨의 네거티브 승압전압을 공급하며, 상기 데이터 출력인에이블신호가 제 2논리레벨에서 제 1논리레벨로 천이하는 시점부터 소정의 타이밍구간동안 상기 소정 레벨의 네거티브 승압전압을 상기 제 2출력드라이버의 구동신호로 공급하도록 하고, 상기 타이밍구간 이후에 상기 구동신호를 접지전압 레벨로 하강시키는 네거티브 스탭다운 회로부를 구비하는 것을 특징으로 한다.

Description

데이타 출력 버퍼{DATA OUTPUT BUFFER}
본 발명은 반도체 메모리 장치의 데이타 출력 버퍼(output buffer) 회로에 관한 것으로, 보다 상세하게는 부트스트랩핑 회로를 이용하여 높은 전압으로 출력 버퍼의 구동 능력을 향상시킨 데이타 출력 버퍼 회로에 관한 것이다.
도 1은 종래의 데이타 출력 버퍼를 도시한 회로도로서, 데이타 출력인에이블 신호(Poe)와 셀 데이타 신호(Sj)에 의해 풀업 드라이버(P1) 또는 풀다운 드라이버(N4)를 구동시켜 출력 단자로 '하이(Vcc)' 또는 '로우(Vss)'를 출력하도록 한다.
상기 풀업 드라이버(P1)는 도시한 바와 같이, 데이타 출력인에이블 신호(Poe)와 셀 데이타 신호(Sj)를 입력으로 하는 NAND 게이트(NA1)와, 이 NAND 게이트(NA1)의 출력단에 접속된 인버터(INV1)로 구성된 제어 회로에 의해 동작이 제어되며, 상기 인버터(INV1)의 출력 노드(Nd1)가 '로우'일 때 턴온되어 제 1 출력 단자(dq)로 전원전압(Vcc)을 공급하게 된다.
그리고, 상기 풀다운 드라이버(N4)는 상기 풀업 드라이버(P1)와 반대의 동작을 하도록 구성된다. 도시한 바와 같이, 데이타 출력인에이블 신호(Poe)와 셀 데이타바 신호(/Sj)를 입력으로 하는 NAND 게이트(NA2)의 출력 신호(Nd2)에 의해 제어되며, 상기 출력 노드(Nd2)가 '하이'일 때 턴온되어 제 2 출력 단자(dq)의 전하를 접지전압(Vss)으로 빼내는 역할을 한다.
상기 도면에서, 상기 제 1 출력 단자(dq)와 접지전압(Vss) 사이에 병렬접속된 NMOS 트랜지스터(N1)(N2,N3)는 상기 풀업 드라이버(P1)의 동작을 제어하는 노드(Nd1)의 신호가 '하이'일 때 턴온되어 상기 제 1 출력 단자(dq)의 전하를 접지 전압(Vss)으로 빼내게 된다.
그리고, 전원전압(Vcc)과 제 2 출력 단자(dq) 사이에 병렬접속된 PMOS 트랜지스터(P2,P3,P4)는 상기 풀다운 드라이버(N4)의 동작을 제어하는 노드(Nd2)의 신호가 '로우'일 때 턴온되어 상기 제 2 출력 단자(dn)로 전하를 공급해 주게 된다.
그런데, 이와 같이 구성된 종래의 데이타 출력 버퍼에 있어서는, 상기 풀업 드라이버(P1)와 풀다운 드라이버(N4)의 사이즈가 크기 때문에 NAND 게이트와 인버터로 구성된 제어 회로의 출력 신호에 의해 제어하게 되면 구동 능력이 떨어져 동작 속도가 느려지고 다이렉트 커런트 패스(direct current path)가 형성되어 전력 소모가 생기게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 출력드라이버의 구동전압을 포지티브 방향으로 및 네거티브 방향으로 승압시키는 포지티브 스텝다운 회로와 네거티브 스텝다운 회로로 이루어진 부트스트래핑 회로를 이용하여 데이터 출력버퍼 회로부의 구동 능력을 향상시킨 데이터 출력 버퍼를 제공하는 데 그 목적이 있다.
도 1은 종래 기술에 따른 데이타 출력 버퍼의 회로도
도 2는 본 발명에 의한 데이타 출력 버퍼의 회로도
도 3a 내지 도 3e는 본 발명의 포지티브 스탭 다운 회로부의 동작 타이밍도
도 4a 내지 도 4e는 본 발명의 네가티브 스탭 다운 회로부의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
100: 제 1출력버퍼 회로부 200: 제 2출력버퍼 회로부400: 포지티브 스탭다운 회로부
20 : 네거티브 스탭다운 회로부
상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 출력 버퍼는,제 1풀업 트랜지스터와 제 1풀다운 트랜지스터가 상보적으로 결합된 제 1출력드라이버를 포함하며, 데이터 출력인에에블신호에 응답하여 입력데이터를 완충하여 출력하는 제 1출력버퍼 회로부;제 1풀업 트랜지스터와 제 2풀다운 트랜지스터가 상보적으로 결합된 제 2출력드라이버를 포함하며, 상기 데이터 출력인에에블신호에 응답하여 셀로부터 전송된 입력데이터를 완충하여 출력하는 제 2출력버퍼 회로부;상기 데이터 출력인에이블신호에 응답하여 상기 제 1출력버퍼 회로부에 소정 레벨의 포지티브 승압전압을 공급하며, 상기 데이터 출력인에이블신호가 제 2논리레벨에서 제 1논리레벨로 천이하는 시점부터 소정의 타이밍구간동안 상기 소정 레벨의 포지티브 승압전압을 상기 제 1출력드라이버의 구동신호로 공급하도록 하고, 상기 타이밍구간 이후에 상기 구동신호를 전원전압 레벨로 하강시키는 포지티브 스탭다운 회로부; 및상기 데이터 출력인에이블신호에 응답하여 상기 제 2출력버퍼 회로부에 소정 레벨의 네거티브 승압전압을 공급하며, 상기 데이터 출력인에이블신호가 제 2논리레벨에서 제 1논리레벨로 천이하는 시점부터 소정의 타이밍구간동안 상기 소정 레벨의 네거티브 승압전압을 상기 제 2출력드라이버의 구동신호로 공급하도록 하고, 상기 타이밍구간 이후에 상기 구동신호를 접지전압 레벨로 하강시키는 네거티브 스탭다운 회로부를 구비하는 것을 특징으로 한다.본 발명의 실시예에 따르면, 상기 제 1 및 제 2풀업 트랜지스터는 PMOS로 구성되고, 상기 제 1 및 제 2풀다운 트랜지스터는 NMOS로 구성되는 것을 특징으로 한다.그리고, 상기 포지티브 승압전압은 '2Vcc - Vtn'인 것을 특징으로 한다.또한, 상기 네거티브 승압전압은 '-Vcc + Vtp'인 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 데이타 출력 버퍼의 회로도로서, 도시된 바와같이, 데이터 출력인에이블신호(poe)에 응답하여 셀 데이터를 완충하여 출력하는 제 1데이터 출력버퍼 회로부(100) 및 제 2데이터 출력회로부(200)와, 데이터 출력인에이블신호(poe)에 응답하여 제 1데이터 출력버퍼 회로부(100)에 소정 레벨의 포지티브 승압전원을 공급하고, 데이터 출력인에이블신호(poe)에 따라 출력버퍼 회로부(100)에 공급되는 소정 레벨의 포지티브 승압전원을 스탭 다운시키는 포지티브 스탭다운 회로부(400)와, 데이터 출력인에이블신호(poe)에 응답하여 제 2데이터 출력버퍼 회로부(200)에 소정 레벨의 네거티브 승압전원을 공급하고, 출력인에이블 신호(poe)에 따라 출력버퍼 회로부(200)에 공급되는 소정 레벨의 네거티브 승압전원을 스탭 다운시키는 네거티브 스탭다운 회로부(600)로 구성된다. 여기서, 인버터(INV2)는 셀 데이터 신호(sj)를 반전시켜 셀 데이타바 신호(/Sj)를 생성한다.상기 제 1데이터 출력버퍼 회로부(100)는 셀데이타 신호(Sj)를 논리조합하는 낸드게이트(NA1)와, 낸드게이트(NA1)의 출력신호에 따라 접지전압 또는 포지티브 승압전압을 구동신호로 출력하는 인버터 회로부(100a)와, 인버터 회로부(100a)의 출력신호에 따라 구동되어 완충된 데이터를 출력하는 제 1출력드라이버(100b)로 구성된다.상기 인버터 회로부(100a)는 상보적으로 결합된 PMOS 트랜지스터(P3)와, NMOS 트랜지스터(N5)로 구성되어 PMOS 트랜지스터(P3)의 일단을 통해 상기 포지티브 승압전압을 공급받고, 노드(Nd4)를 통해 제 1출력드라이버(100b)를 구동시키기 위한 구동신호를 출력한다.상기 제 1출력드라이버(100b)는 인버터 회로부(100a)의 구동신호에 따라 출력단을 전원전압(Vcc)으로 풀업시키는 풀업 트랜지스터(P1)와, 출력단을 접지전압(Vss)으로 풀다운시키는 풀다운 트랜지스터(N1)와, 출력단과 접지사이에 결합되며 풀업 트랜지스터(P1)가 디스에이블될 때 출력단자로 접지전압(Vss)을 공급하는 안정화 트랜지스터(N2,N3)로 구성된다.상기 제 2데이터 출력버퍼 회로부(200)는 셀데이타바 신호(Sj)를 논리조합하는 낸드게이트(NA2)와, 낸드게이트(NA2)의 출력신호를 반전하여 출력하는 인버터(INV3)와, 인버터(INV3)의 출력신호에 따라 전원전압 또는 네거티브 승압전압을 구동신호로 출력하는 인버터 회로부(200a)와, 인버터 회로부(200a)의 출력신호에 따라 구동되어 완충된 데이터를 출력하는 제 2출력드라이버(200b)로 구성된다.상기 인버터 회로부(200a)는 상보적으로 결합된 PMOS 트랜지스터(P4)와, NMOS 트랜지스터(N6)로 구성되어 NMOS 트랜지스터(N6)의 일단을 통해 상기 네거티브 승압전압을 공급받고, 노드(Nd6)를 통해 제 2출력드라이버(100b)를 구동시키기 위한 구동신호를 출력한다.상기 제 2출력드라이버(200b)는 인버터 회로부(200a)의 구동신호에 따라 출력단을 전원전압(Vcc)으로 풀업시키는 풀업 트랜지스터(P2)와, 출력단을 접지전압(Vss)으로 풀다운시키는 풀다운 트랜지스터(N4)와, 출력단과 접지사이에 결합되며 풀다운 트랜지스터(P1)가 디스에이블될 때 출력단자로 전원전압(Vcc)을 공급하는 안정화 트랜지스터(P3,P4)로 구성된다.상기 안정화 트랜지스터(N2,N3)는 NMOS 트랜지스터 구성되고, 안정화 트랜지스터(P3,P4)는 PMOS 트랜지스터로 구성된다.
본 발명의 실시예에서는 상기 데이타 출력인에이블신호(poe)가 '로우'에서 '하이'로 천이되는 초기의 일정 구간동안 포지티브로 승압된 '2Vcc-Vtn'을 발생한 후 전원전압(Vcc)을 발생시켜 제 1출력드라이버(100b)의 동작을 제어하는 포지티브 스탭다운 회로부(400)와, 상기 데이타 출력인에이블신호(poe)가 '로우'에서 '하이'로 천이되는 초기의 일정 구간동안 네거티브로 승압된 '-Vcc + Vtp'을 발생한 후 접지전압(Vss)을 발생시켜 제 2출력드라이버(200b)의 동작을 제어하는 네거티브 스탭다운 회로부(600)를 구비한다.
상기 포지티브 스탭다운 회로부(10)는 데이타 출력인에이블신호(poe)를 입력으로 하여 노드(Nd7)로 반전된 신호를 출력하는 인버터(INV4)와, 상기 노드(Nd7)와 노드(Nd8) 사이에 접속되고 게이트가 노드(Nd7)에 연결된 NMOS 트랜지스터(N7)와, 인버터(INV4)의 출력신호를 지연하여 출력하는 지연부(400a)와, 상기 노드(Nd8)와 노드(Nd9) 사이에 접속되고 지연부(400a)의 출력신호에 의해 스위칭되는 PMOS 트랜지스터(P9)와, 노드(Nd9)와 노드(Nd11)사이에 결합된 NNOS 커패시터(N12)와, 상기 데이타 출력인에이블신호(Poe)와 노드(Nd11)의 신호를 입력으로 하여 논리조합하여 출력하는 낸드게이트(NA3)와, 전원전압(Vcc) 및 노드(Nd13) 사이에 접속되고 게이트가 노드(Nd11)에 연결된 PMOS 트랜지스터(P10)와, 노드(Nd9)와 노드(N13) 사이에 접속되고 낸드게이트(NA3)의 출력신호에 의해 구동되는 PMOS 트랜지스터(P11)로 구성된다.상기 지연부(400a)는 종속적으로 결합되는 두 개의 인버터 회로로 구성된다. 첫 번째 인버터 회로는 전원전압(Vcc)과 접지사이에 상보적으로 결합되어 노드(Nd7)의 신호에 의해 구동되는 PMOS 트랜지스터(P5,P6,P7)와 NMOS 트랜지스터(N8)로 구성되고, 두 번째 인버터는 전원전압(Vcc)과 접지사이에 상보적으로 결합되어 노드(Nd10)의 신호에 의해 구동되는 PMOS 트랜지스터(P8)와 NMOS 트랜지스터(N9,N10,N11)로 구성된다.상기 네거티브 스탭다운 회로부(600)은 데이타 출력인에이블신호(poe)를 반전하여 노드(Nd15)로 반전된 신호를 출력하는 인버터(INV15)와, 인버터(INV15)의 출력을 반전하기 위한 인버터(INV6)와, 인버터(INV6)의 출력신호를 지연하여 출력하는 지연부(600a)와, 인버터(INV6)의 출력신호에 구동되어 인버터(INV6)의 출력신호를 스위칭시키는 PMOS 트랜지스터(P12)와, 지연부(600a)의 출력신호에 구동되어 PMOS 트랜지스터(P12)의 스위칭 신호를 노드(Nd18)로 스위칭시키는 NMOS 트랜지스터(N13)와, 노드(Nd178)과 노드(Nd18)사이에 결합된 PMOS 커패시터(P17)와, 지연부(400a)의 출력신호에 의해 구동되는 노드(Nd19)의 전위를 접지레벨로 풀다운 시키기 위한 NMOS 트랜지스터(N18)와, 반전된 데이타 출력인에이블신호(/poe)와 지연부(600a)의 출력신호를 논리조합하는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호에 구동되어 커패시터(P17)에 네거티브로 승압된 전압을 공급하기 위한 NMOS 트랜지스터(N19)로 구성된다.상기 지연부(400a)는 종속적으로 결합되는 두 개의 인버터 회로로 구성된다. 첫 번째 인버터 회로는 전원전압(Vcc)과 접지사이에 상보적으로 결합되어 인버터(INV6)의 출력신호에 의해 구동되는 PMOS 트랜지스터(P13,P14,P15)와 NMOS 트랜지스터(N14)로 구성되고, 두 번째 인버터 회로는 전원전압(Vcc)과 접지사이에 상보적으로 결합되어 노드(Nd16)의 신호에 의해 구동되는 PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N15,N16,N17)로 구성된다.그러면, 상기 구성에 의한 포지티브 스탭다운 회로부(400)의 동작을 도 3a 내지 도 3e에 나타낸 동작 타이밍도를 참조하여 상세히 설명하기로 한다.
먼저, 데이타 출력인에이블신호(Poe)가 제 1논리레벨 '하이'에서 제 2논리레벨 '로우'로 떨어지면서 NMOS 트랜지스터(N7,N9)가 턴온되고 이미 '로우'이였던 노드(Nd11)에 의해 턴온된 PMOS 트랜지스터(P10)를 통해 노드(Nd8)의 전압은 'Vcc-Vtn'의 포지티브 승압전원 레벨로 상승하게 된다(t1∼t2).
이와 동시에 노드(Nd7)의 신호가 PMOS(P5∼P7) 및 NMOS(N8) 트랜지스터로 구성된 인버터와, PMOS 트랜지스터(P8)및 NMOS 트랜지스터(N9∼N11)로 구성된 인버터를 거쳐 노드(Nd11)와 같은 신호가 되며, t2 이후로는 NMOS 커패시터(N12)에서 생기는 전하 공유 효과에 의해 노드(Nd9)의 전압은 '2Vcc-Vtn'으로 상승하게 된다.
또한, PMOS 트랜지스터(P9)는 노드(Nd9)의 전압이 '2Vcc-Vtn'으로 증가하는 시점(t2 이후)에서 디스에이블되어 노드(Nd9)에서 노드(Nd8)로 가는 전하 흐름을 막아서 노드(Nd9)의 전압 하강을 막는다(t2∼t3).
데이타 출력인에이블신호(Poe)가 제 2논리레벨 '로우'에서 제 1논리레벨 '하이'로 가는 t3 이후에는 NAND 게이트(NA3)의 출력 신호인 노드(Nd12)가 '로우'로 되어 PMOS 트랜지스터(P11)을 턴온시켜서 노드(Nd4)로 '2Vcc-Vtn'을 인가하여(이때, 셀 데이타 신호(sj)가 '하이'일 경우) 사이즈가 큰 NMOS 트랜지스터(N1,N2,N3)를 구동하게 된다.
상기 노드(Nd11)의 신호가 '하이'에서 '로우'로 가는 t4 이후에는 상기 NAND 게이트(NA3)의 출력 신호가 '하이'가 되어 PMOS 트랜지스터(P11)를 턴오프시키고, 동시에 상기 노드(Nd11)의 신호가 '로우'가 되어 PMOS 트랜지스터(P10)를 통해 상기 노드(Nd13)로 전원전압(Vcc)을 공급하게 된다(t4 이후).
그러면, 상기 구성에 의한 네거티브 스탭다운 회로부(600)의 동작을 도 4a 내지 도 4e에 나타낸 동작 타이밍도를 참조하여 상세히 설명하기로 한다.
먼저, 데이타 출력인에이블신호(Poe)가 제 1논리레벨 '하이'에서 제 2논리레벨 '로우'로 떨어지면서 PMOS 트랜지스터(P12)가 턴온되고 이미 '하이'이였던 노드(Nd17)에 의해 턴온된 NMOS 트랜지스터(N13)를 통해 노드(Nd8)의 전압은 'Vtn'으로 네거티브로 상승하게 된다(t1∼t2).
이와 동시에 노드(Nd15)의 신호가 PMOS 트랜지스터(P13∼P15) 및 NMOS(N14) 트랜지스터로 구성된 인버터 회로와, PMOS(P16) 및 NMOS(N15∼N17) 트랜지스터로 구성된 인버터 회로를 거쳐 노드(Nd17)와 같은 신호가 되며, t2 이후로는 PMOS 커패시터(P17)에서 생기는 전하 공유 효과에 의해 노드(Nd18)의 전압은 '-Vcc + Vtp'의 네거티브 승압전압 레벨로 상승하게 된다.
또한, NMOS 트랜지스터(N13)는 노드(Nd17)의 전압이 '-Vcc + Vtp'로 상승하는 시점(t2 이후)에서 디스에이블되어 노드(Nd18)에서 노드(Nd15)로 가는 전하 흐름을 막아서 노드(Nd18)의 전압 상승을 막는다(t2∼t3).
데이타 출력인에이블신호(Poe)가 제 2논리레벨 '로우'에서 제 1논리레벨 '하이'로 가는 t3 이후에는 NOR 게이트(NR1)의 출력 신호가 '로우'로 되어 NMOS 트랜지스터(N19)를 턴온시켜서 노드(Nd6)로 '-Vcc + Vtp'을 인가하여(이때, 데이타 신호(sj)가 '하이'일 경우) 사이즈가 큰 PMOS 트랜지스터(P2,P3,P4)를 구동하게 된다.
상기 노드(Nd17)의 신호가 '로우'에서 '하이'로 가는 t4 이후에는 상기 NOR 게이트(NR1)의 출력 신호가 '로우'가 되어 NMOS 트랜지스터(N19)를 턴오프시키고, 동시에 상기 노드(Nd17)의 신호가 '하이'가 되어 NMOS 트랜지스터(N18)를 통해 상기 노드(Nd19)로 접지전압(Vss)을 공급하게 된다(t4 이후).
상기 네가티브 스탭다운 회로부(600)를 도 4a 내지 도 4e에 나타낸 동작 타이밍을 참조하여 간단히 요약하면, 데이타 출력인에이블 신호(Poe)가 '로우'에서 '하이'로 천이할 때, 노드(Nd6)의 신호는 t3∼t4 구간에서 '-Vcc + Vtp'로, t4 이후 구간에서는 'Vss'로 스탭 다운시키도록 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 데이타 출력 버퍼에 의하면, 포지티브 스탭 다운회로부와 네거티브 스탭다운 회로부로 이루어진 부트스트랩핑 회로를 이용하여 비교적 사이즈가 큰 트랜지스터로 구성된 출력드라이버단의 풀업 및 풀다운 트랜지스터를 포지티브 또는 네거티브로 승압된 전압으로 구동시킴으로써, 데이터 출력버퍼 회로부의 구동 능력을 향상킬 수 있는 효과가 있다.아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. (정정)제 1풀업 트랜지스터와 제 1풀다운 트랜지스터가 상보적으로 결합된 제 1출력드라이버를 포함하며, 데이터 출력인에에블신호에 응답하여 입력데이터를 완충하여 출력하는 제 1출력버퍼 회로부;
    제 1풀업 트랜지스터와 제 2풀다운 트랜지스터가 상보적으로 결합된 제 2출력드라이버를 포함하며, 상기 데이터 출력인에에블신호에 응답하여 셀로부터 전송된 입력데이터를 완충하여 출력하는 제 2출력버퍼 회로부;
    상기 데이터 출력인에이블신호에 응답하여 상기 제 1출력버퍼 회로부에 소정 레벨의 포지티브 승압전압을 공급하며, 상기 데이터 출력인에이블신호가 제 2논리레벨에서 제 1논리레벨로 천이하는 시점부터 소정의 타이밍구간동안 상기 소정 레벨의 포지티브 승압전압을 상기 제 1출력드라이버의 구동신호로 공급하도록 하고, 상기 타이밍구간 이후에 상기 구동신호를 전원전압 레벨로 하강시키는 포지티브 스탭다운 회로부; 및
    상기 데이터 출력인에이블신호에 응답하여 상기 제 2출력버퍼 회로부에 소정 레벨의 네거티브 승압전압을 공급하며, 상기 데이터 출력인에이블신호가 제 2논리레벨에서 제 1논리레벨로 천이하는 시점부터 소정의 타이밍구간동안 상기 소정 레벨의 네거티브 승압전압을 상기 제 2출력드라이버의 구동신호로 공급하도록 하고, 상기 타이밍구간 이후에 상기 구동신호를 접지전압 레벨로 하강시키는 네거티브 스탭다운 회로부를 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
  2. (정정) 제 1 항에 있어서,
    상기 제 1 및 제 2풀업 트랜지스터는 PMOS로 구성되고,
    상기 제 1 및 제 2풀다운 트랜지스터는 NMOS로 구성되는 것을 특징으로 하는 데이타 출력 버퍼.
  3. (삭제)
  4. (삭제)
  5. (삭제)
  6. (정정)제 1 항에 있어서,
    상기 포지티브 승압전압은 '2Vcc - Vtn'인 것을 특징으로 하는 데이타 출력 버퍼.
  7. (정정) 제 1 항에 있어서,
    상기 네거티브 승압전압은 '-Vcc + Vtp'인 것을 특징으로 하는 데이타 출력 버퍼.
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