KR100214546B1 - 출력 버퍼회로 - Google Patents

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Abstract

본 발명은 반도체회로에 적용되는 데이터 출력버퍼의 설계기술에 관한 것으로, 종래의 출력 버퍼회로에 있어서는 동작속도가 느리고, 전력소모량이 많으며 많은 량의 방전전류에 의해 잡음이 발생되는 등의 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 출력인에이블신호(DOBEN)와 입력데이타(DOT)의 입력조건이 성립하거나 출력인에이블신호(DOBEN)와 반전입력데이터(

Description

출력 버퍼회로
제1도는 일반적인 출력 버퍼의 회로도.
제2도는 제1도에서 부트 스트랩부의 상세 회로도.
제3도a는 제1도에서의 출력전압 타이밍도.
제3b도는 전류 소모량을 보인 설명도.
제4도는 본 발명 출력 버퍼회로의 일실시 예시도.
제5도는 제4도에서 원쇼트펄스 발생기의 상세 회로도.
제6a도 내지 6b도는 제5도 각부의 파형도.
제7도는 제4도에서 부트 스트랩부의 상세 회로도.
제8a도는 본 발명에 의한 출력전압의 파형도.
제8b도는 본 발명에 의한 출력전류의 파형도.
* 도면의 주요부분에 대한 부호의 설명
31 : 데이터 입력 제어부 32 : 원쇼트펄스 발생기
33 : 부트 스트랩부 34 : 데이터 출력부
본 발명은 반도체회로에 적용되는 데이터 출력버퍼의 설계기술에 관한 것으로, 특히 고속동작이 가능하고 노이즈가 발생되는 것을 방지할 수 있도록 두 가지의 제어경로를 통해 구동이 제어 되도록한 출력 버퍼회로에 관한 것이다.
제1도는 일반적인 출력 버퍼의 회로도로서 이에 도시한 바와 같이, 소정 주파수의 신호를 생성하는 발진기(11)와; 출력인에이블신호(DOBEN)와 입력데이타(DOT)를 낸드조합하는 낸드게이트(ND11)와; 상기 낸드게이트(ND11)의 출력신호에 의해 구동되어 상기 발진기(11)의 출력신호를 근거로 직선성이 양호한 소정 레벨의 신호를 생성하는 부트 스트랩부(12)와; 상기 출력인에이블신호(DOBEN)와 반전입력데이타()를 낸드조합하는 낸드게이트(ND12)와; 상기 낸드게이트(ND12)의 출력신호를 반전출력하는 인버터(I11)와; 상기 부트 스트랩부(12) 및 인버터(I11)의 출력신호에 따라 출력데이타(DOUT)를 발생하는 데이터 출력부(13)로 구성된 것으로, 이의 작용을 제2도 및 제3도를 참조하여 설명하면 다음과 같다.
발진기(11)에 발진인에이블신호(OSCEN)가 공급되어 이로부터 소정 주파수의 발진신호(OSC)가 출력되고 있는 상태에서, 데이터를 출력하기 위해 출력인에이블 신호(DOBEN)를 하이로 공급하면, 입력 데이타(DOT)가 하이일 때 낸드게이트(ND11)에서 로우신호가 출력되어 부트 스트랩부(12)가 구동된다.
이때, 상기 부트 스트랩부(12)의 출력전압이 전원단자(Vcc)보다 높은 Vcc + 2VT가 되면 이에 의해 엔모스(NM11)가 온되고 이때, 엔모스(NM12)는 오프상태를 유지하므로 하이의 출력데이타(DOUT)가 발생된다.
그러나, 상기 입력데이타(DOT)의 반전입력데이타()가 하이로 공급되면 이에 의해 낸드게이트(ND12)에서 로우가 출력되고, 이는 인버터(I11)를 통해 하이로 반전되어 상기 엔모스(NM12)를 온시키게 되므로 이때에는 로우의 출력데이타(DOUT)가 발생된다.
제2도는 제1도에서 부트 스트랩부(12)의 상세 회로도로서 상기 낸드게이트(ND11)의 출력이 로우일때를 예로하면 이의 작용을 설명하면, 이때, 부트 스트랩회로부(21)에 의해 Vcc + 2VT이상의 전압이 발생되는데, 이때, 이 레벨을 유지하기 위하여 레벨 유지부(22)가 동작하고, 그 부트 스트랩회로부(21)의 출력전압이 그 Vcc + 2VT를 상회하는 순간 클램프회로(23)에 의해 클램핑되므로 그 전압이 더 이상 상승되는 것이 방지된다.
한편, 제3도는 제2도의 출력 타이밍을 보인 것이다. 즉, 제3도의 (a)는 출력전압의 타이밍도이고, 제3도의 (b)는 전류 소모량을 보인 설명도이다.
그러나, 이와 같은 종래의 출력 버퍼회로에 있어서는 출력데이타가 하이일 때 출력단에서 하나의 모스트랜지스터만이 구동되므로 동작속도가 느리고, 상측 모스트랜지스터의 게이트에 비교적 높은 전압(Vcc + 2VT)이 계속 유지되어 논리치 로우로 전이될때 많은 지연시간이 발생되며, 많은 량의 방전전류에 의해 잡음이 발생되는 등의 결함이 있었다.
따라서, 본 발명의 목적은 출력버퍼의 입력에 대한 두 개의 제어경로를 두어 하나는 부트 스트랩회로에 의해 출력의 상승시에만 도통되고, 다른 하나는 전원 단자전압까지 상승되어 출력이 논리 하이인 상태에서 계속 도통상태를 유지하는 출력 버퍼회로를 제공함에 있다.
제4도는 상기의 목적을 달성하기 위한 본 발명 출력 버퍼회로의 일실시 예시도로서 이에 도시한 바와 같이, 출력인에이블신호(DOBEN)와 입력데이타(DOT)의 입력조건이 성립하거나 출력인에이블신호(DOBEN)와 반전입력데이타()의 입력 조건이 성립할 때 출력데이타(DOUT)의 발생을 제어하기 위한 제어신호(A)나 제어신호(D)를 인에이블시키는 데이터 입력제어부(31)와; 상기 제어신호(A)를 가공하여 소정의 폭을 갖는 원쇼트 펄스를 발생하는 원쇼트 펄스 발생기(32)와; 원쇼트 펄스 발생기(32)의 출력신호가 인에이블상태를 유지하는 동안 소정 레벨(Vcc + 2VT) 이상의 신호(C)를 출력하는 부트 스트랩부(33)와; 논리 하이의 출력데이타(DOUT)를 발생할 때 소정 시간동안 상기 제어신호(A), (C)를 이용하여 출력전압을 급속히 상승시킨 후 그 제어신호(C)만을 이용하여 소정 레벨을 유지하고, 상기 제어신호(D)를 이용하여 논리 하이의 출력데이타(DOUT)를 발생하는 데이터 출력부(34)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 내지 제8도를 참조하여 상세히 설명하면 다음과 같다.
출력인에이블신호(DOBEN)가 논리치 하이로 공급되고 입력데이타(DOT)가 논리치 하이로 공급되면, 낸드게이트(ND31)에서 로우가 출력되고, 이는 인버터(I31)를 통해 하이로 반전되어 이로부터 제6도의 (a)와 같은 하이신호가 출력되며, 이에 의해 엔모스(NM32)가 온된다.
상기 인버터(I31)에서 출력되는 하이 신호가 다른 한편으로는 제5도와 같이 구성된 원쇼트 펄스 발생기(32)에 공급되어 직접 낸드게이트(ND51)의 일측 입력신호로 공급됨과 아울러 직렬접속된 인버터(I51-I55)를 통해 제6도의 (b)와 같이 소정 시간 지연된 후 낸드게이트(ND51)의 타측 입력단자에 공급되므로 이로부터 제6도의 (c)와 같은 부극성의 원쇼트 펄스가 출력된다.
이에 따라 상기 원쇼트 펄스의 주기동안 제7도와 같이 구성된 브트 스트랩부(33)가 구동되어 이로부터 Vcc + 2VT이상의 전압이 출력되고, 이에 의해 엔모스(NM31)가 온되므로 결국, 두 개의 엔모스(NM31), (NM32)를 통해 출력전압이 제8도의 (a)에서와 같이 급속히 상승된다. 더구나, 상기 엔모스(NM31)의 게이트에는 상기 Vcc + 2VT이상의 전압이 공급되어 엔모스(NM32)보다 더 많은 전류를 공급하게 되므로 출력단의 전압이 규정 레벨까지 상승되는데 소요되는 시간이 대폭적으로 단축된다.
한편, 상기 입력데이타(DOT)의 반전입력데이타()가 하이로 공급되면, 이에 의해 상기 낸드게이트(ND31)에서 하이가 출력되고, 이는 인버터(I31)를 통해 로우로 반전되어 상기 엔모스(NM32)의 게이트에 공급되고, 다른 한편으로는 상기 원쇼트 펄스 발생기(32)에 공급되어 상기 부트 스트랩부(33)가 구동 정지상태를 유지하게 되므로 즉, 상기 엔모스(NM31), (NM32)의 게이트에 모두 로우가 공급되므로 그들이 모두 오프상태를 유지한다.
그러나, 이때, 낸드게이트(ND12)에서 로우가 출력되고, 이는 인버터(I11)를 통해 하이로 반전되어 상기 엔모스(NM12)를 온시키게 되므로 로우의 출력데이타(DOUT)가 발생된다.
결국, 상기의 설명에서와 같이 출력데이타(DOUT)를 발생할 때 이중 경로를 통해 출력단을 제어하게 되므로 제8도의 (a)에서와 같이 출력전압이 고속으로 상승되고, 제8도의 (b)와 같이 전류소모량이 줄어들게 된다.
즉, 부트 스트랩부(33)를 사용하되, 출려단의 전압이 상승되는 시간에만 엔모스(NM31)의 게이트에 Vcc + 2VT이상의 전압을 공급하여 출력전압의 상승시간을 단축하고, 소정 시간이 경과된 후에는 하나의 엔모스(NM32)의 게이트에만 전원단자전압(Vcc) 레벨의 전압을 공급하여 최종 출력전압이 Vcc - VT가 되도록 함으로써 다음 사이클에서 출력데이타(DOUT)가 반전되거나 하이 임피던스 상태로 될 때 그만큼 방전전류가 감소되어 잡음이 발생되는 것을 방지할 수 있게 되고, 반전시간을 단축할 수 있게 된다.
왜냐하면, 통상적으로 반도체 메모리의 인터페이스 전압이 TTL 레벨인 경우 논리치 하이가 2.4V로서 5V의 전원단자전압(Vcc)에 비하여 낮기 때문에 2.4V 까지의 상승시간을 단축시키고 그 이후의 레벨은 기존의 레벨보다 낮게 하는 것이 유리하기 때문이다.
물론, 출력데이타(DOUT)가 논리치 로우일 때에도 상기의 제어동작은 동일하게 적용된다. 이때, 엔모스(NM33)의 게이트에 전원단자전압(Vcc)이 공급되므로 VT드롭현상이 발생되지 않는다.
이상에서 상세히 설명한 바와 같이, 본 발명은 출력단자의 전압이 상승되는 시간에 추가된 엔모스를 통해 출력전압의 상승시간을 단축하고, 소정 시간이 경과된 후에는 원래의 엔모스를 통해 일정 레벨의 출력전압(Vcc-VT)이 유지되게 함으로써 다음 사이클에서 출력데이타가 반전되거나 하이 임피던스 상태로 될 때 그만큼 방전전류가 감소되어 잡음이 발생되는 것을 방지할 수 있게 되고, 반전시간을 단축할 수 있게 되어 결과적으로 동작속도가 향상되고, 전력소모량을 줄일 수 있게 되는 효과가 있다.

Claims (3)

  1. 출력인에이블신호(DOBEN)와 입력데이타(DOT)의 입력조건이 성립하거나 출력인에이블신호(DOBEN)와 반전입력데이타()의 입력조건이 성립할 때 출력데이타(DOUT)의 발생을 제어하기 위한 제어신호(A)나 제어신호(D)를 인에이블시키는 데이터 입력제어부(31)와; 상기 제어신호(A)를 가공하여 소정의 폭을 갖는 원쇼트 펄스를 발생하는 원쇼트펄스 발생기(32)와; 원쇼트펄스 발생기(32)의 출력신호가 인에이블상태를 유지하는 동안 소정 레벨(Vcc + 2VT) 이상의 신호(C)를 출력하는 부트 스트랩부(33)와; 논리 하이의 출력데이타(DOUT)를 발생할 때 소정시간동안 상기 제어신호(A), (C)를 이용하여 출력전압을 급속히 상승시킨 후 그 제어신호(C)만을 이용하여 소정 레벨을 유지하고, 상기 제어신호(D)를 이용하여 논리 하이의 출력데이타(DOUT)를 발생하는 데이터 출력부(34)로 구성한 것을 특징으로 하는 출력 버퍼회로.
  2. 제1항에 있어서, 원쇼트 발생기(32)는 상기 데이터 입력제어부(31)에서 출력되는 제어신호(A)를 소정 시간 지연시켜 출력하는 직렬접속된 인버터(I51-I55)와; 상기 제어신호(A)와 인버터(I51-I55)의 출력신호를 낸드조합하여 원쇼트 펄스를 발생하는 낸드게이트(ND51)로 구성한 것을 특징으로 하는 출력 버퍼회로.
  3. 제1항에 있어서, 데이터 출력부(34)는 전원단자(Vcc)를 엠모스(NM31),(NM32)를 각기 통해 출력데이타(DOUT) 단자에 접속함과 아울러 그 접속점을 엔모스(NM33)를 통해 접지단에 접속하고, 상기 제어신호(C), (A)단자를 그 엔모스(NM31), (NM32)의 게이트에 각기 접속하여 구성한 것을 특징으로 하는 출력 버퍼회로.
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