KR0155676B1 - 데이터 출력 버퍼 - Google Patents

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KR0155676B1 KR1019960011182A KR19960011182A KR0155676B1 KR 0155676 B1 KR0155676 B1 KR 0155676B1 KR 1019960011182 A KR1019960011182 A KR 1019960011182A KR 19960011182 A KR19960011182 A KR 19960011182A KR 0155676 B1 KR0155676 B1 KR 0155676B1
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Abstract

본 발명은 데이터 출력 버퍼에 관한 것으로서 입력되는 데이터를 승압 전압 레벨이나 접지 레벨로 각각 레벨 변환하여 출력하는 제1레벨쉬프터와, 상기 제1레벨쉬프터의 출력을 소정 시간 지연시켜 출력하는 제2레벨쉬프터와, 일측입력단에 기준전압과 타측입력단에 구동부에서 출력되는 출력데이터가 궤환되어 입력되며 풀 다운시 입력데이터에 의해 제어되어 동작되어 비교 신호를 출력하는 비교기와, 상기 비교기의 출력를 입력받아 소정 시간의 펄스 폭을 갖는 신호를 출력하는 제1펄스발생기와, 상기 풀 다운시 입력되는 데이터를 소정 시간 지연하는 지연부와, 상기 제1펄스발생기의 출력과 지연부의 출력이 입력되어 상기 지연부의 지연 시간의 펄스 폭을 갖는 신호를 출력하는 제2펄스발생기와, 상기 제1 및 제2레벨쉬프터의 출력에 의해 소정 시간의 차를 갖고 순차적으로 '턴-온'되는 다수 개의 풀 업 트랜지스터와 풀 다운시 출력되는 데이터가 궤환되는 소정 시간의 차를 갖고 '턴-온'되었다가 상기 지연부의 지연 시간 동안 '턴-오프'되는 것을 포함하는 다수 개의 풀 다운 트랜지스터로 이루어진 구동부를 포함한다. 따라서, 지연부의 지연 시간 동안 풀 다운되는 전류 량을 감소시켜 출력 노드의 출력 데이터 레벨이 접지 보다 낮아지는 것을 최소화하여 동작 속도를 향상시킬 수 있다.

Description

데이터 출력 버퍼
제1도는 종래 기술에 따른 데이터 출력 버퍼의 회로도.
제2도는 본 발명에 따른 데이터 출력 버퍼의 회로도.
제3도는 제2도의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1레벨쉬프터 20 : 제2레벨쉬프터
30 : 구동부 40 : 비교기
50 : 지연부 60 : 펄스 발생기
본 발명은 데이터 출력 버퍼에 관한 것으로서, 특히, 언더슈트(undershoot)를 감소하여 동작 속도를 향상시킬 수 있는 데이터 출력 버퍼에 관한 것이다.
일반적으로, 반도체소자는 출력되는 데이터가 스위칭할 때 저레벨 또는 고레벨을 넘어서 과도하게 내려가거나 또는 올라가는 언더슈트와 오버슈트(overshoot)를 감소시켜 동작 속도를 저하시키는 것을 방지하기 위해 데이터 출력 버퍼가 채용된다.
제1도는 종래 기술에 따른 데이터 출력 버퍼의 회로도이다.
종래의 데이터 출력 버퍼는 제1 및 제2레벨쉬프터(11)(13), 지연부(15) 및 구동부(17)로 이루어진다.
상기 제1 및 제2레벨쉬프터(11)(13)는 전원전압(Vdd) 레벨로 입력되는 데이터(Din)를 승압전압(Vpp) 레벨이나 접지 레벨로 각각 레벨 변환시켜 출력한다. 즉, 상기 제1 및 제2레벨쉬프터(11)(13)는 데이터(Din)가 전원전압(Vdd) 레벨로 입력되면 승압전압(Vpp) 레벨로 출력하며, 접지 레벨로 입력되면 접지 레벨로 출력한다. 상기 제1 및 제2레벨쉬프터(11)(13)에서 각각 레벨 변환된 출력은 소정 시간의 차를 갖고 출력된다.
지연부(15)는 다수 개의 인버터(I11)(I12)로 이루어져 입력되는 데이터(/Din)를 소정 시간 지연시킨다.
구동부(17)는 전원전압(Vdd)과 접지 사이에 각각 직렬로 연결된 N모스트랜지스터(N11)(N12)와 N모스트랜지스(N13)(N14)가 병렬로 연결된다. 상기 N모스트랜지스터(N11)(N13)는 풀 업(pull up) 트랜지스터이고 N모스트랜지스터(N12)(N14)는 풀 다운(pull down) 트랜지스터이다. 상기에서 데이터(Din)가 전원전압(Vdd) 레벨로 입력되면 N모스트랜지스터(N11)(N13)는 제1 및 제2레벨쉬프터(11)(13)의 출력에 의해 소정 시간의 차를 갖고 순차적으로 '턴-온(turn-on)'되어 '하이'의 데이터(Dout)를 출력한다. 또한, 데이터(Din)가 접지 레벨로 입력되면, 즉, 데이터(/Din)가 전원전압(Vdd) 레벨로 입력되면 N모스트랜지스터(N12)(N14)가 '턴-온'되는데, 상기 N모스트랜지스터(N14)는 지연부(15)에 N모스트랜지스터(N12)가 '턴-온'된 후 소정 시간의 차를 갖고 '턴-온(turn-on)'되어 '로우'의 데이터(Dout)를 출력한다. 상기에서, 풀 업시 N모스트랜지스터(N11)(N13)가 풀 다운시 N모스트랜지스터(N12)(N14)가 각각 순차적으로 '턴-온'되어 전류를 분산시키므로 오버슈트와 언더슈트를 감소시킬 수 있다.
상술한 구성의 데이터 출력 버퍼는 데이터(Din)가 전원전압(Vdd) 레벨로 입력되면 제1레벨쉬프터(11)는 승압전압(Vpp)으로 레벨 변화시켜 N모스트랜지스터(N111)의 게이트로 출력한다. 그리고, 제2레벨쉬프터(13)는 제1레벨쉬프트(11)에서 출력되는 습압전압(Vpp)에 의해 구동되어 제1레벨쉬프트(11) 보다 소정 시간 지연되어 승압전압(Vpp)을 출력한다. 이에, N모스트랜지스터(N11)(N13)는 소정 시간의 차를 갖고 순차적으로 '턴-온(turn-on)'되어 '하이'의 데이터(Dout)를 출력한다. 이때, 데이터(/Din)가 접지 레벨이므로 N모스트랜지스터(N12)(N14)는 '턴-오프'된다. 상기에서 N모스트랜지스터(N11)(N13)가 순차적으로 '턴-온'되어 전류를 분산시키므로 오버슈트를 감소시킬 수 있다.
그리고, 데이터(Din)가 접지 레벨로 입력되면, 즉, 데이터(/Din)가 전원전압(Vdd) 레벨로 입력되면 N모스트랜지스터(N12)가 '턴-온'되고, 지연부(15)에 의해 소정 시간 지연되어 N모스트랜지스터(N14)가 '턴-온'되어 '로우'의 데이터(Dout)를 출력한다. 상기에서 N모스트랜지스터(N12)(N14)가 순차적으로 '턴-온'되어 전류를 분산시키므로 언더슈트를 감소시킬 수 있다.
그러나, 상술한 종래의 데이터 출력 버퍼는 풀 다운시 언더슈트가 과도하게 발생되면 출력되는 데이터가 출력 전압을 '로우'로 인식하는 최대 전압 Vol 보다 높게 바운싱(bouncing)될 수 있어 동작 속도를 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 풀 다운시 언더슈트가 과도하게 발생되는 것을 방지하여 동작 속도를 향상시킬 수 있는 데이터 출력 버퍼를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 데이터 출력 버퍼는 입력되는 데이터를 승압전압 레벨이나 접지 레벨로 각각 레벨 변환하여 출력하는 제1레벨쉬프터와, 상기 제1레벨쉬프터의 출력을 소정 시간 지연시켜 출력되는 출력데이터가 궤환되어 입력되며 풀 다운시 입력데이터에 의해 제어되어 동작되어 비교 신호를 출력하는 비교기와, 상기 비교기의 출력를 입력받아 소정 시간의 펄스 폭을 갖는 신호를 출력하는 제1펄스발생기와, 상기 풀 다운시 입력되는 데이터를 소정 시간 지연하는 지연부와, 상기 제1펄스발생기의 출력과 지연부의 출력이 입력되어 상기 지연부의 지연 시간의 펄스 폭을 갖는 신호를 출력하는 제2펄스발생기와, 상기 제1 및 제2레벨쉬프터의 출력에 의해 소정 시간의 차를 갖고 순차적으로 '턴-온'되는 다수 개의 풀 업 트랜지스터와 풀 다운시 출력되는 데이터가 궤환되는 소정 시간의 차를 갖고 '턴-온'되었다가 상기 지연부의 지연 시간 동안 '턴-오프'되는 것을 포함하는 다수 개의 풀 다운 트랜지스터로 이루어진 구동부를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 데이터 출력 버퍼의 회로도이다.
본 발명에 따른 데이터 출력 버퍼는 제1 및 제2레벨쉬프터(21)(23), 비교기(25), 지연부(29), 제1 및 제2펄스발생기(27)(31) 및 구동부(33)로 이루어진다.
상기 제1 및 제2레벨쉬프터(11)(13)는 입력되는 데이터(Din)를 승압전압(Vpp) 레벨이나 접지 레벨로 각각 레벨 변환시켜 출력한다. 즉, 상기 제1 및 제2레벨쉬프터(21)(23)는 데이터(Din)가 전원전압(Vdd) 레벨로 입력되면 승압전압(Vpp) 레벨로 출력하며, 접지 레벨로 입력되면 접지 레벨로 출력한다. 상기 제1 및 제2레벨쉬프터(21)(23)에서 각각 레벨 변환된 출력은 소정 시간의 차를 갖고 출력된다.
상기 비교기(25)는 +단에 기준전압(Vref)이, -단에 구동부(31)에서 출력되는 데이터(Dout)가 궤환되어 입력되며, 그리고, 데이터(/Din)가 제어신호로 입력되게 연결되어 있다. 상기 비교기(25)는 상기 데이터(/Din)가 '하이'일 때만 구동되는 것으로 기준전압(Vref)은 출력되는 전압을 '로우'로 인식하는 최대 전압 Vol 보다 소정 전압(αV)이 높은 (Vol+α)V의 레벨을 갖는다. 그러므로, 비교기(25)는 데이터(/Din)가 '하이'로 천이되어 입력되면 '로우'로 천이하는 신호를 출력한다.
제1펄스발생기(27)는 상기 비교기(25)의 출력를 입력받아 소정 시간(t1) 동안만 '로우'인 펄스를 갖는 신호를 출력한다.
지연부(29)는 다수 개의 인버터(121)(122)로 이루어져 입력되는 데이터(/Din)를 소정 시간 지연시킨다.
제2펄스발생기(31)는 제1펄스발생기(27)와 지연부(29)의 출력이 입력되어 상기 지연부(29)의 지연 시간, 즉, 제1펄스발생기(27)와 지연부(29)의 출력이 공통으로 '하이'인 소정 시간(t2)의 폭을 갖는 펄스를 갖는 신호를 출력한다.
구동부(33)는 전원전압(Vdd)과 접지 사이에 각각 직렬로 연결된 N모스트랜지스터(N21)(N22)와 N모스트랜지스(N23)(N24)가 병렬로 연결된다. 상기 N모스트랜지스터(N21)(N23)는 풀 업 트랜지스터이고 N모스트랜지스터(N22)(N24)는 풀 다운 트랜지스터이다. 상기에서 데이터(Din)가 전원전압(Vdd) 레벨로 입력되면 N모스트랜지스터(N21)(N23)는 제1 및 제2레벨쉬프터(21)(23)의 출력에 의해 소정 시간의 차를 갖고 순차적으로 '턴-온(turn-on)'되어 '하이'의 데이터(Dout)를 출력한다. 또한, 데이터(Din)가 접지 레벨로 입력되면, 즉, 데이터(/Din)가 전원전압(Vdd) 레벨로 입력되면 N모스트랜지스터(N23)(N24)가 '턴-온'되는 데, 상기 N모스트랜지스터(N24)는 N모스트랜지스터(N22)가 '턴-온'된 후 데이터(Dout)가 궤환되는 소정 시간의 차를 갖고 상기 지연부(29)의 지연 시간(t2) 동안 '턴-온(turn-on)'되며, 그리고, 소정 시간(t1) 동안 '턴-오프'되었다가 다시 '턴-온'된다. 그러므로, 상기 N모스트랜지스터(N24)는 상기 소정 시간(t2) 동안 '턴-오프'되어 풀 다운되는 전류 량을 감소시켜 데이터(Dout)의 출력 노드의 레벨이 접지 보다 낮아지는 것을 최소화한다.
제3도는 제2도의 동작 파형도이다.
제3도를 참조하여 제2도의 동작을 설명한다.
상술한 구성의 데이터 출력 버퍼는 데이터(Din)가 전원전압(Vdd) 레벨로 입력되면 제1레벨쉬프터(21)는 승압전압(Vpp)으로 레벨 변환시켜 N모스트랜지스터(N211)의 게이트로 출력한다. 그리고, 제2레벨쉬프터(23)는 제1레벨쉬프터(21)에서 출력되는 승압전압(Vpp)에 의해 구동되어 제1레벨쉬프터(21) 보다 소정 시간 지연되어 승압전압(Vpp)을 출력한다. 이에, N모스트랜지스터(N21)(N23)는 소정 시간의 차를 갖고 순차적으로 '턴-온(turn-on)'되므로 구동부(33)는 '하이'의 데이터(Dout)를 출력한다. 이 때, 데이터(/Din)가 접지 레벨이므로 비교기(29)는 동작되지 않으며, N모스트랜지스터(N22)(N24)는 '턴-오프'된다.
그리고, 데이터(Din)가 접지 레벨로, 즉, 데이터(/Din)가 제3도(a)와 같이 전원전압(Vdd) 레벨로 천이되어 입력되면 N모스트랜지스터(N22)가 '턴-온'되어 구동부(33)는 '로우'로 천이되며, 이 신호는 궤환되어 비교기(25)의 -단으로 입력된다. 이때, 비교기(25)의 +단으로 '로우'로 인식하기 시작하는 최대 전압 Vol 보다 소정 전압(αV)이 높은 (Vol+α)V의 레벨을 갖는 기준전압(Vref)이 인가된다. 상기에서 비교기(25)는 데이터(/Din)가 '하이'일 때만 구동되는 것으로 +단의 기준전압(Vref)이 -단의 궤환신호보다 크므로 제3도(b)에 도시된 신호를 출력한다. 이에, 제1펄스발생기(27)는 상기 비교기(25)의 출력를 입력받아 제3도(c)와 같이 소정 시간 (t1) 동안만 '로우'인 펄스를 갖는 신호를 출력한다.
그리고, 제2펄스발생기(31)는 제1펄스발생기(27)의 출력과 상기 입력되는 데이터(/Din)를 소정 시간 지연시킨 신호가 낸딩(nanding) 및 반전되어 제3도(d)와 같이 상기 지연부(29)의 지연 시간, 즉, 제1펄스발생기(27)와 지연부(29)의 출력이 공통으로 '하이'인 소정 시간(t2)의 폭을 갖는 펄스를 갖는 신호를 출력한다. 이에, 상기 구동부(33)의 N모스트랜지스터(N24)는 '턴-온'된다. 즉, 상기 데이터(/Din)가 전원전압(Vdd) 레벨로 입력되면 N모스트랜지스(N22)(N24)가 데이터(Dout)가 궤환되는 소정 시간의 차를 갖고 순차적으로 '턴-온'되는 데, N모스트랜지스터(N24)가 지연부(29)의 지연 시간(t1) 동안 '턴-온'된 후 소정 시간(t2) 동안 '턴-오프'되었다가 다시 '턴-온'된다. 그러므로, 상기 N모스트랜지스터(N24)가 소정 시간(t1) 동안 '턴-오프'되어 풀 다운되는 전류 량을 감소시켜 제3도(e)와 같이 출력 노드의 데이터(Dout) 레벨이 접지 보다 낮아지는 것을 최소화한다.
따라서, 본 발명에 따른 데이터 출력 버퍼는 지연부의 지연 시간 동안 풀 다운되는 전류 량을 감소시켜 출력 노드의 데이터(Dout) 레벨이 접지보다 낮아지는 것을 최소화하여 동작 속도를 향상시킬 수 있는 잇점이 있다.

Claims (2)

  1. 입력되는 데이터를 승압전압 레벨이나 접지 레벨로 각각 레벨 변환하여 출력하는 제1레벨쉬프터와, 상기 제1레벨쉬프터의 출력을 소정 시간 지연시켜 출력하는 제2레벨쉬프터와, 일측입력단에 기준전압과 타측입력단에 구동부에서 출력되는 출력데이터가 궤환되어 입력되며 풀 다운시 입력데이터에 의해 제어되어 동작되어 비교 신호를 출력하는 비교기와, 상기 비교기의 출력를 입력받아 소정 시간의 펄스 폭을 갖는 신호를 출력하는 제1펄스발생기와, 상기 풀 다운시 입력되는 데이터를 소정 시간 지연하는 지연부와, 상기 제1펄스발생기의 출력과 지연부의 출력이 입력되어 상기 지연부의 지연 시간의 펄스 폭을 갖는 신호를 출력하는 제2펄스발생기와, 상기 제1 및 제2레벨쉬프터의 출력에 의해 소정 시간의 차를 갖고 순차적으로 '턴-온'되는 다수 개의 풀 업 트랜지스터와 풀 다운시 출력되는 데이터가 궤환되는 소정 시간의 차를 갖고 '턴-온'되었다가 상기 지연부의 지연 시간 동안 '턴-오프'되는 것을 포함하는 다수 개의 풀 다운 트랜지스터로 이루어진 구동부를 포함하는 데이터 출력 버퍼.
  2. 제1항에 있어서, 상기 비교기의 기준전압이 출력되는 전압을 '로우'로 인식하는 최대 전압 Vol 보다 소정 전압(αV)이 높은 (Vol+α)V의 레벨을 갖는 데이터 출력 버퍼.
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