KR100673697B1 - 출력 드라이버 - Google Patents

Abstract

본 발명은 출력 드라이버에 관한 것으로, 본 발명에서는 출력 드라이버의 풀-다운 트랜지스터와 병렬로 접속되도록 제어 트랜지스터를 배치하고, 상기 풀-다운 트랜지스터를 인에이블시켜주는 풀-다운 제어신호의 전단 신호를 이용하여 생성된 쇼트 펄스(short pulse)를 통해 제어 트랜지스터의 동작을 제어하여 출력 드라이버의 출력단으로부터 접지전압원으로 전류를 바이패스시키는 전체 트랜지스터의 채널의 크기를 제어한다. 따라서, 본 발명에서는 출력 드라이버에 흐르는 피크 전류를 현저하게 감소시킬 수 있다.

출력 드라이버, 풀-업 트랜지스터, 풀-다운 트랜지스터, 제어 트랜지스터, 피크 전류

Description

출력 드라이버{OUTPUT DRIVER}

도 1은 본 발명의 바람직한 실시예에 따른 출력 드라이버의 구성도이다.

도 2는 도 1에 도시된 출력 드라이버의 상세 회로도이다.

도 3은 도 2에 도시된 인버터의 상세 회로도이다.

도 4는 도 1 및 도 2에 도시된 쇼트 펄스 발생 회로부의 동작특성을 설명하기 위하여 도시된 파형도들이다.

도 5는 종래기술에 따른 출력 드라이버의 피크 전류와 본 발명의 바람직한 실시예에 따른 출력 드라이버의 피크 전류를 비교하기 위해 도시된 비교 예시도이다.

도 6은 종래기술에 따른 출력 드라이버의 구성도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 구동 회로부

20 : 쇼트 펄스 발생 회로부

P1 : 풀-업 트랜지스터

N1 : 풀-다운 트랜지스터

N2 : 제어 트랜지스터

본 발명은 출력 드라이버에 관한 것으로, 특히 출력 드라이버의 피크 전류(peak current)를 감소시켜 출력 드라이버의 출력단에 잡음이 유발되는 것을 억제시킬 수 있는 출력 드라이버에 관한 것이다.

최근에는, 반도체 소자가 고집적화 되어감에 따라 액세스 타임(access time)이 감소되고 있으며, 입/출력신호의 비트수가 증가함에 따라 칩(chip)에서 발생하는 잡음(noise)이 큰 이슈로 부각되고 있다. 칩 내부에서는 여러 회로의 동작에 의해 잡음이 발생하는데, 그 중에서도 특히 칩 내부의 신호를 외부로 출력하는 출력 드라이버(output driver)에서 발생하는 잡음은 소자의 동작에 큰 영향을 미치고 있다.

이하에서는, 일례로 도 6을 참조하여 종래기술에 따른 출력 드라이버의 구성을 간략하게 설명하기로 한다. 도 6은 종래기술에 따른 출력 드라이버의 상세 회로도이다.

도 6에 도시된 바와 같이, 종래기술에 따른 출력 드라이버는 전원전압원(VDD)과 접지전압원(VSS) 사이에 직렬접속되고, 각각 풀-업 제어신호(Pull-Up Control Signal, PUCS)와 풀-다운 제어신호(Pull-Down Control Signal, PDCS)에 의해 동작되는 풀-업 트랜지스터(P1) 및 풀-다운 트랜지스터(N1)로 구성된다. 한편, 참조부호 'C1'은 부하 캐패시터로서, 풀-다운 트랜지스터(N1)와 병렬접속된다.

이러한 구성을 갖는 종래기술에 따른 출력 드라이버의 동작특성을 설명하기로 한다. 우선 출력단(out PAD, PDout)을 하이레벨(HIGH level)의 전원전압으로 구동시키고자 하는 경우에는 로우레벨(LOW level)의 풀-업 제어신호(PUCS)를 풀-업 트랜지스터(P1)의 게이트(gate)로 인가하고, 로우레벨의 풀-다운 제어신호(PDCS)를 풀-다운 트랜지스터(N1)의 게이트로 인가하여 풀-업 트랜지스터(P1)를 턴-온(turn-ON)시키고, 풀-다운 트랜지스터(N1)를 턴-오프(turn-OFF)시킨다. 이에 따라, 풀-업 트랜지스터(P1)를 통해 전압전압원(VDD)으로부터 전원전압이 출력단(PDout1)으로 공급되어 출력단(PDout1)은 하이레벨로 구동된다.

이에 반해, 출력단(PDout1)을 로우레벨의 접지전압으로 구동시키고자 하는 경우에는 하이레벨의 풀-업 제어신호(PUCS)를 풀-업 트랜지스터(P1)의 게이트로 인가하고, 하이레벨의 풀-다운 제어신호(PDCS)를 풀-다운 트랜지스터(N1)의 게이트로 인가하여 풀-업 트랜지스터(P1)를 턴-오프시키고, 풀-다운 트랜지스터(N1)를 턴-온시킨다. 이에 따라, 풀-다운 트랜지스터(N1)를 통해 전류 바이패스(current by-pass)가 형성되어 출력단(PDout1)은 접지전압원(VSS)의 전위와 거의 동일한 전위로 유지되어 출력단(PDout1)은 로우레벨로 구동된다.

한편, 출력단(PDout1)은 큰 구동력으로 구동되어져야만 하는데, 이를 위해, 풀-업 트랜지스터(P1)와 풀-다운 트랜지스터(N1)의 크기(size)를 일반적인 트랜지스터의 크기보다 크게 설계하고 있다. 이에 따라 출력 드라이버가 신호 천이 동작을 수행하는 경우 큰 피크 전류(peak current)가 발생하여 잡음이 유발되는 현상이 발생되고 있다. 이러한 피크 전류는 풀-업 트랜지스터(P1)에서보다 풀-다운 트랜지 스터(N1)에서 크게 발생하는데, 그 이유는 일반적으로 같은 길이(Length)일 때 풀-다운 트랜지스터(N1)의 전류가 풀-업 트랜지스터(P1)보다 대략 2배 정도 전류가 많이 흐르기 때문이다. 따라서, 풀-다운 트랜지스터(N1)에서 발생되는 큰 피크 전류를 감소시킬 수 있는 방안이 모색되어져야 할 것이다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 출력 드라이버의 풀-다운 트랜지스터를 통해 바이패스(by-pass)되는 전류의 양을 가변시켜 출력 드라이버의 피크 전류(peak current)를 감소시킴으로써 출력 드라이버의 출력단에서 잡음이 유발되는 것을 억제시킬 수 있는 출력 드라이버를 제공하는데 그 목적이 있다.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 제1 전압원과 제2 전압원 사이에 직렬접속되어 제1 및 제2 제어신호에 의해 인에이블되는 제1 및 제2 트랜지스터와, 상기 제2 제어신호의 반전신호를 이용하여 쇼트 펄스를 생성하는 쇼트 펄스 발생 회로부와, 상기 제2 트랜지스터와 병렬접속되고, 상기 쇼트 펄스에 의해 인에이블되는 제3 트랜지스터를 포함하는 출력 드라이버가 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 바람직한 실시예에 따른 출력 드라이버를 설명하기 위하여 도시된 구성도이고, 도 2는 도 1에 도시된 출력 드라이버의 구성을 상세하게 도시한 회로도이다.

도 1 및 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 출력 드라이버는 풀-업 트랜지스터(P1)와 풀-다운 트랜지스터(N1)를 선택적으로 구동시키는 구동 회로부(10)와, 풀-다운 트랜지스터(N1)와 병렬접속되어 풀-다운 트랜지스터(N1)을 통해 접지전압원(VSS)으로 바이패스되는 전류의 양을 제어하는 제어 트랜지스터(N2)와, 구동 회로부(10)의 출력신호(Vout1)에 따라 쇼트 펄스(short pulse)를 발생시켜 제어 트랜지스터(N2)의 동작을 제어하는 쇼트 펄스 발생 회로부(20)를 포함한다. 한편, 참조부호 'C1'은 부하 캐패시터이고, 'R1' 및 'R2'는 외부 부하들과의 임피던스 매칭(impedance matching)을 위해 접속된 저항들이다.

구동 회로부(10)는 입력신호(Vin1, Vin2)를 입력받아 풀-업 제어신호(PUCS)와 풀-다운 제어신호(PDCS)를 생성하여 풀-업 트랜지스터(P1)와 풀-다운 트랜지스터(N1)를 구동시킨다. 이러한 구동 회로부(10)는 입력신호(Vin1)를 래치(latch)하는 인버터(INV1, INV2)와, 입력신호(Vin2)를 반전시키는 인버터(INV3)와, 인버터(INV1)의 출력신호와 인버터(INV3)의 출력신호를 부정 논리합하는 노아 게이트(NOR1)와, 인버터(INV1)의 출력신호와 입력신호(Vin2)를 부정 논리곱하는 난드 게이트(NAND)와, 노아 게이트(NOR1)의 출력신호를 반전시켜 풀-업 제어신호(PUCS) 를 출력하는 인버터(INV4)와, 난드 게이트(NAND)의 출력신호를 반전시켜 풀-다운 제어신호(PDCS)를 출력하는 인버터(INV5)를 포함한다.

쇼트 펄스 발생 회로부(20)는 구동 회로부(10)의 난드 게이트(NAND)의 출력신호(Vout1)를 입력받고, 풀-다운 트랜지스터(N1)가 인에이블(enable) 신호인 풀-다운 제어신호(PDCS)에 의해 턴-온된 후 소정 시간 동안 제어 트랜지스터(N2)를 턴-온시키기 위해 쇼트 펄스인 출력신호(Vout3)를 생성하여 출력한다. 이를 위해, 쇼트 펄스 발생 회로부(20)는 출력신호(Vout1)를 지연시키기 위한 지연부(22)와, 출력신호(Vout1)와 지연부(22)의 출력신호(Vout2)를 부정 논리합하여 쇼트 펄스인 출력신호(Vout3)를 출력하는 노아 게이트(NOR2)를 포함한다. 여기서, 제어 트랜지스터(N2)의 턴-온 유지시간은 지연부(22)의 지연값에 의해 결정된다. 이에 대해서는 후술하기로 한다.

지연부(22)는 제어 트랜지스터(N2)의 턴-온 유지시간을 결정하는 요소로 기능하며, 출력신호(Vout1)를 입력받아 반전된 출력신호(Vout2)를 생성시킬 수 있는 구성으로 이루어지도록 다수의 인버터(INV6 내지 INV10)로 구성된다. 지연부(22)에 의한 지연값은 출력신호(Vout3)의 펄스 폭을 결정하며, 이는 제어 트랜지스터(N2)의 턴-온 시간을 결정한다. 한편, 도 2에는 지연부(22)가 5개의 인버터(INV6 내지 INV10)로 구성되어 있으나, 이는 본 발명의 바람직한 실시예를 설명하기 위하여 일례로 도시한 것이며, 본 발명이 이에 한정되는 것은 결코 아니다. 그리고, 지연부(22)의 인버터(INV6 내지 INV10)는 도 3에 도시된 바와 같이 다수의 트랜지스터(P2 내지 P9, N3 내지 N11)로 구성될 수 있다.

한편, 풀-다운 트랜지스터(N1)는 도 6에 도시된 종래기술에 따른 풀-다운 트랜지스터(N1)의 크기보다 작게 설계한다. 즉, 종래기술에 따른 풀-다운 트랜지스터(N1)의 크기는 풀-다운 트랜지스터(N1)의 크기와 제어 트랜지스터(N2)의 크기의 합과 동일하게 설계한다. 이는 출력 드라이버가 설계 스펙(spec)의 범위 내에서 고려되어져야 하기 때문이다. 한편, 상기에서 언급된 트랜지스터의 크기란 트랜지스터의 폭(width)과 길이(length)에 따라 결정되며, 이러한 사항은 당업계에서 보편적으로 적용되는 사항이다. 그리고, 풀-다운 트랜지스터(N1)와 제어 트랜지스터(N2)의 크기 비율은 회로설계에 따라 여러 특성을 고려하여 적절히 설정되는 것이 바람직하다.

이하에서는, 본 발명의 바람직한 실시예에 따른 출력 드라이버의 동작특성을 도 4를 참조하여 설명하기로 한다. 여기서, 도 4는 본 발명의 바람직한 실시예에 따른 쇼트 펄스 발생 회로부(20)를 통해 쇼트 펄스인 출력신호(Vout3)가 생성되는 동작을 설명하기 위한 파형도이다.

도 2 및 도 4를 참조하면, 우선 입력신호(Vin1)가 로우레벨로 입력되는 상태에서 입력신호(Vin2)가 로우레벨에서 하이레벨(LOW to HIGH)로 천이하는 경우, 노아 게이트(NOR1)와 난드 게이트(NAND)는 로우레벨의 출력신호(Vout1)를 출력한다. 이에 따라 풀-업 트랜지스터(P1)는 턴-오프되고, 풀-다운 트랜지스터(N1)는 턴-온된다. 실제로 풀-다운 트랜지스터(N1)는 인버터(INV5)의 지연값만큼 지연시간을 갖고 턴-온된다. 한편, 풀-다운 트랜지스터(N1)가 턴-온되기 전에 출력신호(Vout1)는 노아 게이트(NOR3)의 제1 입력단과 지연부(22)의 입력단으로 동시에 입력되게 된다.

도 4에 도시된 바와 같이, 풀-다운 트랜지스터(N1)는 인버터(INV3)의 지연값만큼 지연된 후 턴-온상태가 되어 풀-다운 트랜지스터(N1)를 통해 출력단(PDout)의 전류는 접지전압원(Vss)으로 바이패스된다. 여기서, 본 발명의 바람직한 실시예에 따른 풀-다운 트랜지스터(N1)는 종래기술에 따른 풀-다운 트랜지스터(N1)보다 그 크기가 작기 때문에 접지전압원(VSS)으로 바이패스되는 전류의 양은 그 만큼 작게 된다.

한편, 풀-다운 트랜지스터(N1)가 턴-온되기에 앞서, 노아 게이트(NOR2)의 출력신호는 로우레벨의 출력신호(Vout3)를 출력한다. 이에 따라 제어 트랜지스터(N2)는 턴-오프상태로 유지된다. 이후, 풀-다운 트랜지스터(N1)가 턴-온상태로 천이되고 지연부(22)의 지연값에 의해 일정 시간 후 노아 게이트(NOR2)는 쇼트 펄스인 하이레벨의 출력신호(Vout3)를 출력한다. 이로써, 제어 트랜지스터(N2)는 짧은 시간동안 턴-온되게 된다. 제어 트랜지스터(N2)가 턴-온되는 동안 출력단(PDout2)의 전류는 풀-다운 트랜지스터(N1)와 제어 트랜지스터(N2)를 통해 접지전압원(VSS)으로 바이패스되게 된다.

이런 상태에서 제어 트랜지스터(N2)가 다시 턴-오프되게 되면 접지전압원(VSS)으로 바이패스되는 경로가 오직 풀-다운 트랜지스터(N1)에 의해서만 형성되어 접지전압원(VSS)으로 바이패스되는 전류의 양은 그 만큼 감소하게 된다. 결국, 출력 드라이버의 피크 전류는 제어 트랜지스터(N2)의 크기만큼 감소하게 된다.

이러한 출력 드라이버의 피크 전류의 감소는 도 5에서 구체적으로 도시되었다. 도 5은 종래기술에 따른 출력 드라이버에 의한 피크 전류(A)와 본 발명의 바람직한 실시예에 따른 피크 전류(B)의 비교하기 위한 비교 파형도이다. 도 5에 도시된 바와 같이, 종래기술에 따른 출력 드라이버에 의한 피크 전류(A)와 본 발명의 바람직한 실시예에 따른 출력 드라이버에 의한 피크 전류(B)를 비교하여 보면, 본 발명의 바람직한 실시예에 따른 출력 드라이버의 피크 전류(B)가 현저하게 감소된 것을 알 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기에서 설명한 바와 같이, 본 발명에 의하면, 출력 드라이버의 풀-다운 트랜지스터와 병렬로 접속되도록 제어 트랜지스터를 배치하고, 상기 풀-다운 트랜지스터를 인에이블시켜는 풀-다운 제어신호의 전단 신호를 이용하여 생성된 쇼트 펄스(short pulse)를 통해 제어 트랜지스터의 동작을 제어하여 출력 드라이버의 출력단으로부터 접지전압원으로 전류를 바이패스시키는 전체 트랜지스터의 채널의 크기를 제어함으로써 출력 드라이버에 흐르는 피크 전류를 현저하게 감소시킬 수 있다. 따라서, 본 발명은 높은 동작전압과 낮은 온도의 반도체 제품군에서 유리할 것으로 기대된다.

Claims (3)

1. 제1 전압원과 제2 전압원 사이에 직렬접속되어 제1 및 제2 제어신호에 의해 인에이블되는 제1 및 제2 트랜지스터;

   상기 제2 제어신호의 반전신호를 이용하여 쇼트 펄스를 생성하는 쇼트 펄스 발생 회로부; 및

   상기 제2 트랜지스터와 병렬접속되고, 상기 쇼트 펄스에 의해 인에이블되는 제3 트랜지스터를 포함하는 출력 드라이버.
2. 제 1 항에 있어서,

   상기 제3 트랜지스터는 상기 쇼트 펄스에 의해 상기 제2 트랜지스터와 함께 턴-온된 후 상기 제2 트랜지스터보다 먼저 턴-오프되는 출력 드라이버.
3. 제 1 항에 있어서, 상기 쇼트 펄스 발생 회로부는,

   상기 제2 제어신호의 반전신호를 입력받고, 상기 제2 제어신호의 반전신호를 소정의 시간만큼 지연 및 반전시킨 반전 지연신호를 출력하는 지연부; 및

   상기 제2 제어신호의 반전신호와 상기 지연부의 반전 지연신호를 논리조합하여 상기 쇼트 펄스를 생성하여 출력하는 노아 게이트를 포함하는 출력 드라이버.

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