KR950002085B1 - 개선된 래치회로를 갖는 데이타 출력버퍼 - Google Patents

개선된 래치회로를 갖는 데이타 출력버퍼 Download PDF

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Abstract

내용없음.

Description

개선된 래치회로를 갖는 데이타 출력버퍼
제1도는 종래의 데이타 출력버퍼를 도시한 회로도.
제2도 및 제3도는 종래의 데이타 출력버퍼의 신호 타이밍도.
제4도는 본 발명의 데이타 출력버퍼를 도시한 회로도.
제5도 및 제6도는 본 발명의 데이타 출력버퍼의 신호 타이밍도.
본 발명은 반도체 기억소자의 데이타 출력버퍼(Data Output Buffer)에 관한 것으로, 특히, 유효, 리드데이타가 데이타 출력버퍼에 도달하기도 전에 데이타 출력버퍼 인에이블 신호 ODE가 인에이블되어 데이타 출력단에 무효데이타가 전달되므로써 노이지(Noise)가 발생하는 것을 방지하기 위해 개선된 개치(Lactch)회로를 사용하여 무효데이타가 출력되지 못하도록 구현한 데이타 출력버퍼에 관한 것이다.
일반적으로 ,데이타 출력버퍼는 외부핀으로 리드 데이타를 전달하는데 있어서 ,큰 로드(load)를 구동해야 하므로 유효데이타가 출력되기 전에 원하지 않는 무효데이타가 전달되게 되면 데이타 출력단에 노이즈가 발생할 뿐 아니라, 발생된 노이즈로 인해 데이타 출력속도가 현저하게 느려져 반도체 기억소자의 특성을 저하시키게 되므로, 데이타 출력속도도 저하시키지 않으면서 무효데이타의 출력을 막을 수 있는 데이타 출력 버퍼를 구현하는 것이 매우 중요하다.
그러나, 종래의 데이타 출력버퍼의 래치회로는 데이타 출력버퍼가 동작하지 않는 동안에도 이전의 데이타를 계속 래치하고 있으므로 해서 새로운 리드 데이타가 데이타 출력버퍼에 전달되기 전에 데이타 출력버퍼인에이블 신호 ODE가 인에이블되면 새로운 데이타에 앞서 이전의 데이타를 데이타 출력단으로 전달하는 경우가 발생하게 되어 여러가지 문제를 야기시키게 된다.
이에, 본 발명에서는 상기의 래치회로가 이전의 데이타를 래치하지 못하도록 데이타 출력 드라이버를 제어하는 신호를 출력하는 낸드게이트의 한 입력단에 연결된 래치회로의 출력에 NMOS트랜지스터를 연결하여 데이타 출력버퍼가 동작하지 않는 동안에는 래치회로의 출력이 항상 로우레벨을 유지하도록 하여 데이타 출력 드라이버를 턴-오프(Turn-off)시키므로써 데이타 출력단이 일정한 중간레벨을 그대로 유지하도록하고 일정시간이 경과하여 새로운 유효데이타가 전달되면 전달된 유효데이타에 의해 데이타 출력 드라이버가 동작하여 데이타를 출력단에 전달하게 하므로써 종래의 데이타 출력버퍼의 문제점을 제거하고자 하는데에 그 목적이 있다.
이하, 제1도 내지 제5도를 참조하여 종래의 데이타 출력버퍼와 본 발명의 데이타 출력버퍼의 동작을 상세히 설명하고자 한다.
제1도에 도시된 종래의 데이타 출력버퍼는, 리드데이타를 입력으로하는 데이타 센스앰프의 출력 SOUT, /SPOUT신호를 입력으로 받아들이고, 데이타 센스앰프(Sense Amplifier)가 동작되어 새로운 SOUT, /SOUT신호를 출력하는 시간에 맞추어 일정시간 인에이블되는 신호 LCH, /LCH에 의해 PMOS 트랜지스터 P1, P4와 NMOS 트랜지스터 N2, N6가 인에이블되면 SOUT, /SOUT신호에 의해 선택적으로 인에이블되는 PMOS 트랜지스터 P2, P5나 NMOS 트랜지스터 N1,N5가 턴-온(Turn-On) 또는 턴-오프되어 노드 A, 노드 B로 적정신호를 전달하게 된다. 상기 데이타 센서앰프의 출력 SOUT는 전위의 데이타 신호이고, 그리고 상기 데이타 센서앰프의 출력 /SOUT는 보수의 데이타신호이다.
노드 A, 노드 B에 전달된 리드데이타 신호는 상기 LCH, /LCH신호가 일정시간 인에이블된 후 디제이블(Disable)되면 PMOS 트랜지스터 P3, P6와 NMOS 트랜지스터 N3, N7이 턴-온되어 노드 A, 노드 B에 입력단이 연결된 인버터 INV1, INV4와 인버터 INV1, INV4에 연결된 인버터 INV2, INV5로 구성된 인버터 루프가 형성되어 노드 A, 노드 B에 전달된 리드데이타를 래치하게 된다. 이때 LCH, /LCH신호를 게이트 입력으로 하는 PMOS 트랜지스터 P1, P4와 NMOS 트랜지스터 N2, N6는 모두 턴-오프되어 노드 A, 노드 B에 전달된 데이타가 래치되도록 한다.
노드 A, 노드 B에 래치된 리드 데이타는 일측의 입력을 데이타 출력버퍼 인에이블 신호 ODE로 하는 낸드게이트 NAND1, NAND2의 타측의 입력으로 각각 들어가서 ODE신호가 하이레벨일 때, 낸드게이트 NAND1, NAND2의 출력단 즉, 인버터 INV3, INV6의 입력단으로 리드 데이타를 전달한다.
상기 낸드게이트 NAND1의 출력레벨에 의해 제어되는 PMOS트랜지스터 P7과 전달된 리드데이타가 인버터 INV3, INV6를 지나 출력된 신호에 의해 제어되는 데이타 출력 드라이버인 풀-업 트랜지스터 N4, 풀-다운 트랜지스터 N8의 동작에 의해 데이타 출력단에 리드데이타가 출력되게 된다.
제1도에 도시된 낸드게이트 NAND1, NAND2의 일측 입력인 ODE신호가 인에이블 되었을 때 상기의 데이타 출력버퍼는 데이타를 출력하게 되며, 상기의 데이타 출력버퍼 인에이블 신호 ODE가 로우레벨로 디제이블되면 상기의 데이타 출력단인 트랜지스터 N4,, N8, P7은 모두 턴-오프되며 데이타 출력단은 연결된 저항 R1, R2와 외부 바이어스(Bias)에 의해 일정한 중간레벨을 유지하게 된다.
제2도는 상기 제1도에서 설명한 데이타 출력버퍼로 처음 어드레서(Address)가 AN일 때 하이레벨의 데이타를 출력한 후, 차기의 AN+1 어드레스에서 로우데이타를 출력할 때의 데이타 출력버퍼에 연결된 각 신호들의 동작시간을 도시한 타이밍도이다.
제2도(c)의 데이타 출력버퍼 인에이블 신호 ODE는 어드레스가 전이할 때마다 인정한 폭의 펄스신호로 출력되는 제2도(b)의 EQ신호에 의해 생성되는 신호로 어드레스가 전이한 후, 일정시간동안 로우레벨을 유지하게 된다.
상기 ODE신호가 로우에서 하이로 인에이블 되었을 때, 제2도(d)의 데이타 센스앰프 출력 SOUT, /SOUT에 제2도(a)의 AN+1 어드레스에 의해 선택된 새로운 데이타가 전달되지 못했을 경우에는 제2도(a)의 전 어드레스 AN에 의해 선택된 데이타를 래치하고 있던 제2도(e)의 노드 A, 노드 B의 전압레벨에 의해 이전의 하이레벨의 데이타가 데이타 출력단으로 출력되므로 중간레벨을 유지하던 제2도(f)의 데이타 출력단은 하이레베로 전이하다가 AN+1 어드레스에 의해 선택된 새로운 오루레벨의 데이타가 전달되면 로우레벨로 전이하게 된다.
이때, 제2도(g)의 LCH, /LCH신호는 새로운 리드데이타가 전달된 SOUT, /SOUT신호가 노드 A, 노드 B에 완전히 전달되면 PMOS 트랜지스터 P1, P4와 NMOS 트랜지스터 N2, N6를 턴-오프시켜 노드 A와 노드 B로의 전하의 충전이나 방전을 차단시키고, 패스트랜지스터 P3, N3, P6, N7을 턴-온시켜 노드 A, 노드 B에 SLUT, /SOUT신호에 의해 전달된 데이타를 래치시키게 된다.
제3도는 종래의 데이타 출력버퍼에서 리드데이타가 로우레벨에서 하이레벨로 전환할 때의 각 신호들의 동작시간을 도시한 타이밍도로써, 제2도에서 설명한 바와같이, 중간레벨을 유지하던 데이타 출력단이 AN어드레스에 의해 선택된 이전의 로우데이타로 잠깐 전이한 후, AN+1 어드레스에 의해 선택전 새로운 하이데이타를 출력하게 된다.
제2도 및 제3도에 도시된 바와같이 종래의 데이타 출력버퍼는 SOUT, /SOUT신호가 바뀌기전에 ODE신호가 인에이블되면 새로운 데이타가 출력되기 전에 이전의 데이타를 데이타 출력단으로 잠시동안 출력하게 되므로써, 데이타 출력단의 전압레벨 변화폭이 커지게 되어 노이즈가 발생할 위험성이 있을 뿐만 아니라, 데이타 전달속를 저하시키는 문제점도 가지게 된다.
따라서, 본 발명에서는 개선된 래치회로를 갖는 데이타 출력버퍼를 사용하여 상기의 문제점을 제거하고자 한다.
제4도에 도시된 본 발명의 데이타 출력버퍼는 종래의 데이타 출력버퍼의 래치회로의 노드 A, 노드 B에 데이타 출력버퍼 인에이블신호 ODE가 반전된 LSET신호에 의해 게이트가 제어되는 NMOS트랜지터 N10, N11을 포함시킨 구조이다.
상기의 NMOS 트랜지스터 N10, N11은 노드 A, 노드 B에 드레인에 연결되어 있어서, 데이타 출력버퍼 인에이블 신호 ODE가 로우상태를 유지할 때 LSET신호가 하이레벨을 갖게 되므로 NMOS 트랜지스터 N10, N11을 턴-온시켜 노드 A, 노드 B를 로우레벨로 방전시키게 된다. 그러므로, 데이타 출력버퍼가 동작하지 않는 동안에도 이전의 데이타가 노드 A, 노드 B에 래치되어 있지 않을뿐만 아니라, 상기 데이타 센서앰프의 출력 SOUT, /SOUT에 의해 새로운 데이타가 전달된 때까지 노드 A, 노드 B가 로우레벨을 유지하므로 상기 데이타 센서앰프의 출력 SOUT, /SOUT에 의해 새로운 데이타가 전달하기 전에 상기의 ODE신호가 인에이블되어 데이타 출력버퍼를 구동하더라고 낸드게이트 NAND1, NAND2의 울력은 노드 A, 노드 B 의 전압레벨에 의해 하이레벨을 갖게되어 트랜지스터 N4, P7, N8을 턴-오프시키므로 데이타 출력단은 계속 중간레벨을 유지하게 된다.
제5도 및 제6도는 제4도에서 설명한 본 발명의 데이타 출력버퍼의 각 신호들의 타이밍도를 도시한 것이다.
제5도 및 제6도에 도시한 바와같이 제5도(f)와 제6도(f)의 노드 A, 노드 B의 전압레벨은 제5도(d)와 제6도(d)의 LSET신호가 하이레벨로 인에이블되면 둘다 로우레벨로 떨어졌다가, 레5도(h)와 제6도(h)의 LCH, /LCH신호가 인에이블되면 제5도(e)와 제6도(e)의 새로운 데이타신호 SOUT, /SOUT에 따라 노드 A, 노드 B중 한 노드의 전압레벨만 하이레벨로 전이하여 제5도(c)와 제6도(c)의 데이타 출력버퍼인에블 신호 ODE와 함께 낸드케이트 NAD1, NAD2의 입력으로 들어가서 데이타 출력 드라이버를 구동하므로써, 데이타 출력단에 리드데이타를 전달하게 된다.
이상에서 설명한 바와 같이, NMOS 트랜지스터 N10, N11포함하는 개선된 래치회로를 갖는 데이타 출력 버퍼를 사용하여 리드데이타를 외부핀으로 출력하게 되면 SOUT, /SOUT신호에 새로운 리드에이타가 전달되기 전에 데이타 출력버퍼 인에이블 신호 ODE가 인에이블되더라고 데이타 출력단은 저항 /R1, R2와 외부바이어스에 의해 결정되는 중간레벨을 그대로 유지하고 있게되므로써, 종래의 데이타 출력버퍼에서의 노이즈의 발생이나 리드데이타 전달속도가 저하되는 등의 문제점이 생기지 않게 되므로 반도체 소자의 특성이 향상되는 효과를 가져온다.

Claims (1)

  1. 데이타 센스앰프의 진위의 출력신호(SOUT)를 제1노드(A)쪽으로 반전시켜 전송하기 위하여 상기 자신들의 게이트쪽으로 상기 진위의 출력신호(SOUT)를 입력하고 상기 제1노드(A)에 자신들의 드레인을 공통적으로 접속하여 하나의 CMOS인버터를 구성하는 PMOS 및 NMOS 트랜지스터(P2, N1)와, 상기 데이타 센스앰프의 보수의 출력신호(/SOUT)를 제2노드(B)쪽으로 반전시켜 전송하기 위하여 상기 자신들의 게이트쪽으로 상기 보수의 출력신호(/SOUT)를 입력하고 상기 제2노드(B)에 자신들의 드레인을 공통적으로 접속하여 하나의 CMOS인버터를 구성하는 PMOS 및 NMOS 트랜지스터(P5, N5)와, 상기 데이타 센스엠프의 동작시간에 맞추어 발생되는 제1전위의 제어신호(LCH)에 의하여 상기 NMOS트랜지스터(N1, N5)의 소오스를 그라운드(Vss)에 선택적으로 접속시켜 상기 NMOS 트랜지스터(N1, N5)의 동작을 제어하는 NMOS 트랜지스터(N2, N6)와, 상기 데이타 센스앰프의 동작시간에 맞추어 발생되는 제1보수의 제어신호(/LCH)를 자신들의 게이트쪽으로 공통적으로 입력하고 각각 상기 제1보수의 제어신호(/LCH)에 의하여 상기 PMOS 트랜지스터(P2, P5)의 소오스를 전원(Vcc)에 선택적으로 저복시켜 상기 PMOS 트랜지스터(P2, P5)의 동작을 제어하는 PMOS 트랜지스터(P1, P4)와, 상기 제1노드(A)상의 신호를 자신들의 전파지연시간의 합에 해당하는 시간 만큼 지연시키기 위하여 상기 제1노드(A)에 직렬접속된 두개의 인버터(INV1, INV2)와, 자신들의 게이트쪽으로 각각 인가되는 상기 제1 진위 및 보수의 제어신호(LCH, /LCH)의 논리상태에 따라 상기 두개의 인버터(INV1, INV2) 직렬회로의 출력을 상기 제1노드(A)에 접속시켜 상기 인버터 직렬회로(INV1, INV2)와함께 래치회로를 구성하는 PMOS 및 NMOS 트랜지스터(P3, N3)와, 상기 제2노드(B)상의 신호를 자신들의 전파지연시간의 합에 해당하는 시간만큼 지연시키기 위하여 상기 제2노드(B)에 직렬접속된 두개의 인버터(INV4, INV5)와, 자신들의 게이트쪽으로 각각 인가되는 상기 제2노드(B)에 접속시켜 상기 인버터 직렬회로(INV4, INV5)와, 자신들의 게이트쪽으로 각각 인가되는 상기 제1진위 및 보수의 제어신호(LCH, /LCH)의 논리상태에 따라 상기 두개의 인버터(INV4, INV5) 직렬회로의 출력을 상기 제2노드(B)에 접속시켜 상기 인버터 직렬회로(INV4, INV5)와, 함께 래치회로를 구성하는 PMOS 및 NMOS 트랜지스터(P6, N7)와, 상기 제1노드(A)상의 신호를 데이타 출력버퍼 인에이블신호(ODE)를 NAND 연산하기 위한 NAND 게이트(NAND1)과, 상기 NAND 게이트(NAND1)의 출력신호를 반전시키기 위한 인버터(INV3)와, 상기 인버터(INV3)와, 상기 제2노드(B)상의 신호를 상기 데이타 출력버퍼 인에이블신호(ODE)를 NAND 연산하기 위한 NAND 게이트(NAND2)과, 상기 NAND 게이트(NAND2)의 출력신호를 반전시키기 위한 인버터(INV6)와, 상기 인버터(INV3)으로부터 자신의 게이트쪽으로 인가되는 신호에 의하여 전원(Vcc)으로부터의 전원전압을 출력라인쪽으로 선택적으로 전송하여 상기 출력라인을 충전시키는 NMOS 트랜지스터(N4)와, 상기 인버터(INV6)으로부터 자신의 게이트쪽으로 인가되는 신호에 의하여 상기 출력라인상의 전하를 상기 그라운드(Vss)쪽으로 선택적으로 전송하여 상기 출력라인을 방전시키는 NMOS 트랜지스터(N8)와, 상기 NAND 게이트(NAND1)으로부터 자신의 게이트쪽으로 인가되는 신호에 의하여 전원(Vcc)으로부터의 전원전압을 출력라인쪽으로 선택적으로 전송하여 상기 출력라인을 충전하는 PMOS 트랜지스터(P7)를 갖는 데이타 출력버퍼에 있어서, 상기 데이타 출력버퍼 인에이블 신오(ODE)가 반전됨으로 인하여 생성되는 반전된 데이타 출력버퍼 인에이블 신호(LSET)를 자신의 게이트쪽으로 입력하고 상기 반전된 데이타 출력버퍼 인에이블 신호(LSET)에 의하여 상기 데이타 출력버퍼가 디제이블되는 시간에 상기 제1노드(A)상의 신호를 그라운드 레벨로 래치시켜 상기 두개의 인버터(INV1, INV2), 상기 PMOS 및 NMOS 트랜지스터(P3, N3)와 함께 개선된 래치를 구현하는 NMOS트랜지스터(N10)와, 상기 반전된 데이타 출력버퍼 인에이블 신호(LSET)는 자신의 게이트쪽으로 입력하고, 상기 번전된 데이타 출력버퍼 인에이블 신호(LSET)에 의하여 상기 데이타 출력버퍼가 디제이블되는 시간에 상기 제2노드(B)상의 신호를 그라운드 레벨로 래치시켜 상기 두개의 인버터(INV4, INV5), 상기 PMOS 및 NMOS 트랜지스터(P6, N7)와 함께 개선된 래치를 구현하는 NMOS 트랜지스터(N10)를 포함하는 것을 특징으로 하는 개선된 래치회로를 갖는 데이타 출력버퍼.
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