KR20010063624A - 반도체 장치의 데이타 출력 버퍼 - Google Patents

반도체 장치의 데이타 출력 버퍼 Download PDF

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KR20010063624A
KR20010063624A KR1019990060802A KR19990060802A KR20010063624A KR 20010063624 A KR20010063624 A KR 20010063624A KR 1019990060802 A KR1019990060802 A KR 1019990060802A KR 19990060802 A KR19990060802 A KR 19990060802A KR 20010063624 A KR20010063624 A KR 20010063624A
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박종섭
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Abstract

본 발명은 반도체 장치의 데이타 출력 버퍼 회로에 관한 것으로, 출력버퍼인에이블신호와 셀 데이타 신호를 각각 입력으로 하는 입력 수단과, 상기 출력버퍼인에이블신호와 셀 데이타 신호에 의해, 제1 출력 단자로 제1 전원전압원을 공급하는 풀업 드라이버단과 상기 제1 출력 단자로 제2 전원전압원을 단시간에 빠르게 공급해 주기 위한 적어도 2개 이상의 스위칭 소자로 구성된 풀다운 드라이버단으로 이루어진 제1 출력 드라이버 수단과, 상기 출력버퍼인에이블신호와 셀 데이타 신호에 의해, 제2 출력 단자로 제1 전원전압원을 단시간에 빠르게 공급해 주기 위한 적어도 2개 이상의 스위칭 소자로 구성된 풀업 드라이버단과 상기 제2 출력 단자로 제2 전원전압원을 공급하는 풀다운 드라이버단으로 이루어진 제2 출력 드라이버 수단과, 상기 출력버퍼인에이블신호가 제1 전위 레벨 상태에서 상기 셀 데이타 신호가 제1 전위 레벨을 가질 때 상기 제1 출력 드라이버 수단의 풀다운 드라이버단으로 승압 전압을 공급하여 주고, 상기 출력버퍼인에이블신호가 제1 전위 레벨 상태에서 상기 셀 데이타 신호가 제2 전위 레벨을 가질 때 상기 제2 출력 드라이버 수단의 풀업 드라이버단으로 하강 전압을 공급하여 주는 부트스트랩핑 수단을 포함하여 이루어진 것을 특징으로 한다. 또한, 본 발명의 데이타 출력 버퍼는 부트스트랩핑 회로를 이용하여 승압 전압으로 출력 버퍼의 풀업 및 풀다운 드라이버를 구동하도록 함으로써 구동 능력을 향상시켜 동작 속도를 빠르게 하고 전력 소모를 줄일 수 있는 효과가 있다.

Description

반도체 장치의 데이타 출력 버퍼{DATA OUTPUT BUFFER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 데이타 출력 버퍼에 관한 것으로, 특히 큰 사이즈를 가진 출력 버퍼의 풀업 및 풀다운 트랜지스터를 부트스트랩핑(bootstrapping) 전압을 이용하여 구동시킴으로써, 동작 속도를 향상시키고 전력 소모를 줄인 데이타 출력 버퍼에 관한 것이다.
도 1은 종래의 데이타 출력 버퍼를 도시한 회로도로서, 데이타출력버퍼 인에이블 신호(Poe)와 셀 데이타 신호(Sj)를 입력으로 하는 입력부(10)에 의해 제1 출력 드라이버부(20) 또는 제2 출력 드라이버부(30)를 구동시켜 출력 단자로 '하이(Vcc)' 또는 '로우(Vss)' 데이타 신호를 출력하도록 한다.
상기 입력부(10)는 도시한 바와 같이, 데이타출력버퍼 인에이블 신호(Poe)의 반전 신호와 셀 데이타 신호(Sj)를 입력으로 하는 NAND 게이트(NA1)와, 이 NAND 게이트(NA1)의 출력단에 접속된 인버터(INV1)와, 상기 데이타출력버퍼 인에이블 신호(Poe)의 반전 신호와 셀 데이타 신호(Sj)의 반전 신호를 입력으로 하는 NAND 게이트(NA2)로 구성된다. 상기 입력부(10)는 데이타출력버퍼 인에이블 신호(Poe)가 '로우' 상태에서 셀 데이타 신호(Sj)가 '하이'이면 상기 인버터(INV1)의 출력 노드(Nd1) 및 상기 NAND 게이트(NA2)의 출력 노드(Nd2)를 모두 '하이'로 만들고, 상기 데이타출력버퍼 인에이블 신호(Poe)가 '로우' 상태에서 셀 데이타 신호(Sj)가 '로우'이면 상기 인버터(INV1)의 출력 노드(Nd1) 및 상기 NAND 게이트(NA2)의 출력 노드(Nd2)를 모두 '로우'로 만든다.
상기 제1 출력 드라이버부(20)는 상기 입력부(10)의 출력 노드(Nd1)가 '로우'일때 제1 출력 단자(out1)로 '하이' 전위 레벨을 출력하는 풀-업 드라이버(P1)와, 상기 출력 노드(Nd1)가 '하이'일때 제1 출력 단자(out1)로 '로우' 전위 레벨을 출력하는 풀-다운 드라이버(N1)로 구성된다. 그리고, 상기 제1 출력 드라이버부(20)는 상기 입력부(10)의 출력 노드(Nd1)가 '하이'일때 상기 제1 출력 단자(out1)에서 접지전압(Vss)으로 커런트 패스가 형성되도록 상기 제1 출력 단자(out1)와 접지전압(Vss) 사이에 직렬접속된 다이오드 형태의 NMOS트랜지스터(N2)와 상기 노드(Nd1)의 전위 신호에 의해 스위칭되는 NMOS 트랜지스터(N3)로 구성되어 있다.
그리고, 상기 제2 출력 드라이버부(30)는 상기 입력부(10)의 출력 노드(Nd2)가 '로우'일때 제2 출력 단자(out2)로 '하이' 전위 레벨을 출력하는 풀-업 드라이버(P2)와, 상기 출력 노드(Nd2)가 '하이'일때 제2 출력 단자(out2)로 '로우' 전위 레벨을 출력하는 풀-다운 드라이버(N4)로 구성된다. 그리고, 상기 제2 출력 드라이버부(30)는 상기 입력부(10)의 출력 노드(Nd2)가 '로우'일때 전원전압(Vdd)에서 상기 제2 출력 단자(out2)로 커런트 패스가 형성되도록 상기 전원전압(Vdd)과 제2 출력 단자(out2) 사이에 직렬접속된, 상기 노드(Nd1)의 전위 신호에 의해 스위칭되는 PMOS 트랜지스터(P3)와 다이오드 형태의 PMOS 트랜지스터(P4)로 구성되어 있다.
상기 데이타출력버퍼 인에이블 신호(poe)가 '로우'일때 제1 출력단자(out1)와 제2 출력단자(out2)는 각각 '로우'와 '하이' 레벨을 가지며, 상기 데이타출력버퍼 인에이블 신호(poe)가 '하이'일때와 셀 데이타 신호(Sj)가 '하이'일 때는 제1 출력단자(out1)와 제2 출력단자(out2)는 모두 '하이' 레벨을 가지며, 상기 데이타출력버퍼 인에이블 신호(poe)가 '하이'이고 셀 데이타 신호(Sj)가 '로우'이면 제1 출력단자(out1)와 제2 출력단자(out2)는 모두 '로우' 레벨을 가진다.
그런데, 이와 같이 구성된 종래의 데이타 출력 버퍼에 있어서는, 상기 제1 및 제2 출력 드라이버부(20 및 30)의 풀업 드라이버(P1∼P4)와 풀다운 드라이버(N1∼N4)의 사이즈가 크기 때문에 NAND 게이트와 인버터로 구성된 입력부(10)의 출력 신호에 의해 제어하게 되면 구동 능력이 떨어져 동작 속도가 느려지고 다이렉트 커런트 패스(direct current path)가 형성되어 전력 소모가 생기게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 부트스트랩핑 회로를 이용하여 승압 전압으로 출력 버퍼의 풀업 및 풀다운 드라이버를 구동하도록 함으로써 구동 능력을 향상시켜 동작 속도를 빠르게 하고 전력 소모를 줄인 데이타 출력 버퍼 회로를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 데이타 출력 버퍼의 회로도
도 2는 본 발명에 의한 데이타 출력 버퍼의 회로도
도 3은 본 발명에 의한 다른 데이타 출력 버퍼의 회로도
도 4는 본 발명에 의한 데이타 출력 버퍼의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10, 110, 112 : 입력부 20, 120 : 제1 출력 드라이버부
30, 130 : 제2 출력 드라이버부 200, 210 : 부트스트랩핑부
상기 목적을 달성하기 위하여, 본 발명의 에스램의 데이타 출력 버퍼 회로는,
출력버퍼인에이블신호와 셀 데이타 신호를 각각 입력으로 하는 입력 수단과,
상기 출력버퍼인에이블신호와 셀 데이타 신호에 의해, 제1 출력 단자로 제1 전원전압원을 공급하는 풀업 드라이버단과 상기 제1 출력 단자로 제2 전원전압원을 단시간에 빠르게 공급해 주기 위한 적어도 2개 이상의 스위칭 소자로 구성된 풀다운 드라이버단으로 이루어진 제1 출력 드라이버 수단과,
상기 출력버퍼인에이블신호와 셀 데이타 신호에 의해, 제2 출력 단자로 제1 전원전압원을 단시간에 빠르게 공급해 주기 위한 적어도 2개 이상의 스위칭 소자로 구성된 풀업 드라이버단과 상기 제2 출력 단자로 제2 전원전압원을 공급해는 풀다운 드라이버단으로 이루어진 제2 출력 드라이버 수단과,
상기 출력버퍼인에이블신호가 제1 전위 레벨 상태에서 상기 셀 데이타 신호가 제1 전위 레벨을 가질 때 상기 제1 출력 드라이버 수단의 풀다운 드라이버단으로 승압 전압을 공급하여 주고, 상기 출력버퍼인에이블신호가 제1 전위 레벨 상태에서 상기 셀 데이타 신호가 제2 전위 레벨을 가질 때 상기 제2 출력 드라이버 수단의 풀업 드라이버단으로 하강 전압을 공급하여 주는 부트스트랩핑 수단을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1 전원전압원은 전원전압이고, 상기 제2 전원전압원은 접지전압인 것을 특징으로 한다.
그리고, 상기 제1 출력 드라이버 수단의 풀업 드라이버단은 PMOS 트랜지스터이고, 상기 제1 출력 드라이버 수단의 풀다운 드라이버단은 NMOS 트랜지스터로 이루어진 것을 특징으로 한다.
그리고, 상기 제2 출력 드라이버 수단의 풀업 드라이버단은 PMOS 트랜지스터로 구성되고, 상기 제2 출력 드라이버 수단의 풀다운 드라이버단은 NMOS 트랜지스터인 것을 특징으로 한다.
그리고, 상기 제1 전위 레벨은 '로직 하이'이고, 상기 제2 전위 레벨은 '로직 로우'인 것을 특징으로 한다.
그리고, 상기 승압 전압은 전원전압의 2배 정도의 전위 레벨을 갖고, 상기 하강 전압은 네가티브 전원전압 레벨을 갖는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 데이타 출력 버퍼의 회로도로서, 데이타출력버퍼 인에이블 신호(Poe)와 셀 데이타 신호(Sj)를 입력으로 하는 입력부(110)와, 제1 및 제2 출력 단자(out1, out2)로 '하이(Vcc)' 또는 '로우(Vss)' 데이타 신호를 출력하는 제1 및 제2 출력 드라이버부(120, 130)와, 상기 입력부(10)의 출력 신호를 입력으로하여 부트스트랩핑 전압을 발생하여 상기 제1 및 제2 출력 드라이버부(120, 130)의 동작을 각각 제어하는 부트스트랩핑부(200)로 구성된다.
상기 입력부(110)는 도시한 바와 같이, 데이타출력버퍼 인에이블 신호(Poe)의 반전 신호와 셀 데이타 신호(Sj)를 입력으로 하는 NAND 게이트(NA1)와, 이 NAND 게이트(NA1)의 출력단에 접속된 인버터(INV1)와, 상기 데이타출력버퍼 인에이블 신호(Poe)의 반전 신호와 셀 데이타 신호(Sj)의 반전 신호를 입력으로 하는 NAND 게이트(NA2)와, 상기 인버터(INV1)의 출력 신호와 상기 NAND 게이트(NA2)의 출력 신호의 반전 신호를 입력으로 하는 NAND 게이트(NA3)와, 상기 인버터(INV1)의 출력 신호의 반전 신호와 상기 NAND 게이트(NA2)의 출력 신호를 입력으로 하는 NOR 게이트(NR1)로 구성된다.
상기 부트스트랩핑부(200)는 상기 입력부(110)의 NAND 게이트(NA3)의 출력 신호와 상기 입력부(110)의 NOR 게이트(NR1)의 출력 신호를 입력으로 하는 NOR 게이트(NR2)와, 상기 NOR 게이트(NR2)의 출력 신호를 반전하는 인버터(INV4)와, 상기 인버터(INV4)의 출력 신호가 '로우'일때 제6 노드(Nd6)로 전원전압(Vdd)을 공급하여 주는 PMOS 트랜지스터(P5)와, 상기 입력부(110)의 NOR 게이트(NR1)의 출력 신호가 '하이'일때 상기 제6 노드(Nd6)로 접지전압(Vss)을 공급하여 주는 NMOS 트랜지스터(N5)와, 상기 제6 노드(N6)와 제7 노드(Nd7) 사이에 접속되며 상기 입력부(110)의 NAND 게이트(NA3)의 출력 신호에 의해 스위칭되는 부트스트랩 소자인 PMOS 트랜지스터(P6)으로 구성된다. 그리고, 상기 부트스트랩핑부(200)는 상기 입력부(110)의 NAND 게이트(NA3)의 출력 신호와 상기 입력부(110)의 NOR 게이트(NR1)의 출력 신호를 입력으로 하는 NAND 게이트(NA4)와, 상기 NAND 게이트(NR4)의 출력 신호를 반전하는 인버터(INV6)와, 상기 입력부(110)의 NAND 게이트(NR3)의 출력 신호가 '로우'일때 제9 노드(Nd9)로 전원전압(Vdd)을 공급하여 주는 PMOS 트랜지스터(P7)와, 상기 인버터(INV6)의 출력 신호가 '하이'일때 상기 제9 노드(Nd9)로 접지전압(Vss)을 공급하여 주는 NMOS 트랜지스터(N6)와, 상기 제9 노드(N9)와 제10 노드(Nd10) 사이에 접속되며 상기 입력부(110)의 NOR 게이트(NR1)의 출력 신호에 의해 스위칭되는 부트스트랩 소자인 NMOS 트랜지스터(N7)으로 구성된다.
그리고, 상기 제1 출력 드라이버부(120)는 상기 부트스트랩핑부(200)의 출력 노드(Nd7)가 '로우' 전위 레벨일때 제1 출력 단자(out1)로 '하이' 전위 레벨을 출력하는 풀-업 드라이버(P1)와, 상기 출력 노드(Nd7)가 '하이' 전위 레벨일때 제1 출력 단자(out1)로 '로우' 전위 레벨을 출력하는 풀-다운 드라이버(N1)와, 상기 출력 노드(Nd7)가 '하이' 전위 레벨일때 상기 제1 출력 단자(out1)에서 접지전압(Vss)으로 커런트 패스가 형성되도록 상기 제1 출력 단자(out1)와 접지전압(Vss) 사이에 직렬접속된, 다이오드 형태의 NMOS 트랜지스터(N2)와 상기노드(Nd7)의 전위 신호에 의해 스위칭되는 NMOS 트랜지스터(N3)로 구성되어 있다.
그리고, 상기 제2 출력 드라이버부(130)는 상기 부트스트랩핑부(200)의 출력 노드(Nd10)가 '로우' 전위 레벨일때 제2 출력 단자(out2)로 '하이' 전위 레벨을 출력하는 풀-업 드라이버(P2)와, 상기 출력 노드(Nd10)가 '하이' 전위 레벨일때 제2 출력 단자(out2)로 '로우' 전위 레벨을 출력하는 풀-다운 드라이버(N4)와, 상기 출력 노드(Nd10)가 '로우' 전위 레벨일때 전원전압(Vdd)에서 상기 제2 출력 단자(out2)로 커런트 패스가 형성되도록 상기 전원전압(Vdd)과 제2 출력 단자(out2) 사이에 직렬접속된, 상기 노드(Nd10)의 전위 신호에 의해 스위칭되는 PMOS 트랜지스터(P3)와 다이오드 형태의 PMOS 트랜지스터(P4)로 구성되어 있다.
상기 구성에 의하면, 데이타출력버퍼 인에이블 신호(poe)가 '로우'일 때는 제3 노드(Nd3)와 제4 노드(Nd4)가 하이, 로우가 되어 제6 노드(Nd6)와 제9 노드(Nd9)를 전원전압(Vdd)과 접지전압(Vss)으로 차지(charge) 시킨다. 그리고, 만약 데이타출력버퍼 인에이블 신호(poe)가 '하이'이고 셀 데이타 신호(Sj)가 '하이'인 경우에는 제9 노드(Nd9)를 컨트롤 신호로 고립시킴과 동시에 PMOS 트랜지스터(P7)를 인에이블 시켜 제9 노드(Nd)의 접지전압(Vss) 레벨을 전원전압(Vdd)으로 상승시킨다. 이때, 전하량 보전의 법칙에 따라 제6 노드(Nd6)는 전원전압(Vdd)에서 2Vdd로 상승하고, PMOS 트랜지스터(P6)가 턴온되어 제7 노드(Nd7)를 2Vdd로 만들어 큰 사이즈를 가진 NMOS 트랜지스터(N1∼N3)를 구동한다.
그리고, 데이타출력버퍼 인에이블 신호(poe)가 '로우'로 디스에이블되면 제6 노드(Nd6)와 제9 노드(Nd9)는 다시 전원전압(Vdd)과 접지전압(Vss)으로리스토어(restore)한다. 또한, 데이타출력버퍼 인에이블 신호(poe)가 '하이'이고 셀 데이타 신호(Sj)가 '로우'이면, 마찬가지 방법으로 제6 노드(Nd6)를 고립시킴과 동시에 NMOS 트랜지스터(N5)를 인에이블시켜 제6 노드(Nd6)를 전원전압(Vdd)에서 접지전압(Vss)으로 하강시키게 된다. 따라서 전하량 보존의 법칙에 의해 제9 노드(Nd9)가 접지전압(Vss)에서 -Vdd로 하강함과 동시에 NMOS 트랜지스터(N7)를 턴온시켜 제10 노드(Nd10)를 -Vdd로 만들어 사이즈가 큰 PMOS 트랜지스터(P2∼P4)를 구동하게 된다.
도 3은 본 발명에 의한 데이타 출력 버퍼의 다른 실시예를 도시한 것이다.
도시한 바와 같이, 본 발명의 데이타 출력 버퍼는 데이타출력버퍼 인에이블 신호(Poe)와 셀 데이타 신호(Sj)를 입력으로 하는 입력부(112)와, 제1 및 제2 출력 단자(out1, out2)로 '하이(Vcc)' 또는 '로우(Vss)' 데이타 신호를 출력하는 제1 및 제2 출력 드라이버부(120, 130)와, 상기 입력부(112)의 출력 신호를 입력으로하여 부트스트랩핑 전압을 발생하여 상기 제1 및 제2 출력 드라이버부(120, 130)의 동작을 각각 제어하는 부트스트랩핑부(210)로 구성된다.
상기 입력부(112)는 도시한 바와 같이, 데이타출력버퍼 인에이블 신호(Poe)의 반전 신호와 셀 데이타 신호(Sj)를 입력으로 하는 NAND 게이트(NA1)와, 상기 데이타출력버퍼 인에이블 신호(Poe)의 반전 신호와 셀 데이타 신호(Sj)의 반전 신호를 입력으로 하는 NAND 게이트(NA2)로 구성된다.
그리고, 상기 부트스트랩핑부(210)는 상기 입력부(112)의 NAND 게이트(NA1)의 출력 신호와 상기 입력부(112)의 NOR 게이트(NR2)의 출력 신호를 입력으로 하는 NOR 게이트(NR3)와, 상기 NOR 게이트(NR3)의 출력 신호를 반전하는 인버터(INV8)와, 상기 입력부(112)의 NAND 게이트(NA1)의 출력 신호가 '하이'이고 상기 인버터(INV8)의 출력 신호가 '로우'일때 각각 턴온되어 제15 노드(Nd15)로 전원전압(Vdd)을 공급하여 주는 NMOS 트랜지스터(N9) 및 PMOS 트랜지스터(P8)와, 상기 입력부(112)의 NOR 게이트(NR2)의 출력 신호가 '하이'일때 상기 제15 노드(Nd15)로 접지전압(Vss)을 공급하여 주는 NMOS 트랜지스터(N10)와, 상기 제15 노드(N15)와 제17 노드(Nd17) 사이에 접속되며 상기 입력부(112)의 NAND 게이트(NA1)의 출력 신호에 의해 스위칭되는 부트스트랩 소자인 PMOS 트랜지스터(P9)으로 구성된다.
그리고, 상기 부트스트랩핑부(210)는 상기 입력부(112)의 NAND 게이트(NA1)의 출력 신호와 상기 입력부(112)의 NOR 게이트(NR2)의 출력 신호를 입력으로 하는 NAND 게이트(NA5)와, 상기 NAND 게이트(NR5)의 출력 신호를 반전하는 인버터(INV14)와, 상기 입력부(112)의 NAND 게이트(NA1)의 출력 신호가 '로우'일때 제16 노드(Nd16)로 전원전압(Vdd)을 공급하여 주는 PMOS 트랜지스터(P10)와, 상기 인버터(INV14)의 출력 신호가 '하이'이고 상기 입력부(112)의 NOR 게이트(NR2)의 출력 신호가 '로우'일때 상기 제16 노드(Nd16)로 접지전압(Vss)을 공급하여 주는 NMOS 트랜지스터(N12) 및 PMOS 트랜지스터와, 상기 제16 노드(N16)와 제18 노드(Nd18) 사이에 접속되며 상기 입력부(112)의 NOR 게이트(NR2)의 출력 신호에 의해 스위칭되는 부트스트랩 소자인 NMOS 트랜지스터(N13)와, 상기 제15 노드(N15)와 상기 제16 노드(N16) 사이에 커패시터로 구성된 NMOS 트랜지스터(N14)와, 상기 입력부(112)의 NAND 게이트(N11)의 출력 신호가 '하이'일때 상기 제17 노드(Nd17)의 전위를 접지전위(Vss)로 방출하는 NMOS 트랜지스터(N11)와, 상기 입력부(112)의 NOR 게이트(NR2)의 출력 신호가 '로우'일때 전원전압(Vdd)을 상기 노드(Nd18)로 공급하여 주는 PMOS 트랜지스터(P21)로 구성된다.
그리고, 제1 출력 드라이버부(120)와 제2 출력 드라이버부(130)의 구성은 도 2에 도시된 출력 버퍼의 제1 출력 드라이버부(120)와 제2 출력 드라이버부(130)와 동일하다.
출력버퍼 인에이블 신호(poe)가 '로우'로 될 때에는 PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N13)가 디스에이블되므로, 제17 노드(Nd17)와 제18 노드(Nd18)는 출력 패드를 하이-지(H-Z) 상태로 만들기 위해 각각 '로우'와 '하이'로 만들어야 되므로 NMOS 트랜지스터(N11)와 PMOS 트랜지스터(P12)를 첨가하였다. 또한, 제15 노드(N15)가 2Vdd로 승압하게 되면 도 2에서는 PMOS 트랜지스터(P5)의 게이트가 '하이'더라도 소스쪽이 '2Vdd'가 되므로 게이트-소스간의 전압(Vgs)이 -Vdd가 되어 PMOS 트랜지스터(P8)가 인에이블되어 전원전압(Vdd) 쪽으로 전하가 흘러 들어 가기 때문에 NMOS 트랜지스터(N9)를 첨가하였다.
마찬가지로, 제16 노드(Nd16)가 -Vdd로 하강하게 되면 도 2에서는 NMOS 트랜지스터(N6)의 게이트가 로우이더라도 소스쪽이 -Vcc가 되므로 게이트-소스 간의 전압(Vgs)가 Vdd가 되어 NMOS 트랜지스터(N6)가 인에이블되어 접지전압(Vss)쪽으로 전하가 흘러 들어 가기 때문에 PMOS 트랜지스터(P11)를 첨가하였다.
그리고, 마지막으로 도 2에서의 제11 노드(Nd11)와 제12 노드(Nd12)를 드모르강 법칙을 이용하여 도 3 처럼 간소화하였으며, 2입력 신호(poe, Sj)에 따른 NMOS 트랜지스터와 PMOS 트랜지스터의 인에이블/디스에이블 상황을 아래에서 알 수 있다.
데이타출력버퍼 인에이블 신호(poe)가 '로우'일 때 PMOS 트랜지스터(P11, P12, P8) 및 NMOS 트랜지스터(N12, N9, N11)가 모두 인에이블 되고 나머지 트랜지스터는 모두 디스에이블 된다.
그리고, 데이타출력버퍼 인에이블 신호(poe)가 '하이'이고 셀 데이타 신호(Sj)가 '하이'일 때 PMOS 트랜지스터(P8, P9, P10, P11, P12)는 모두 인에이블 되고 나머지 트랜지스터는 모두 디스에이블 된다.
또한, 데이타출력버퍼 인에이블 신호(poe)가 '하이'이고 셀 데이타 신호(Sj)가 '로우'일 때 NMOS 트랜지스터(N9, N10, N12, N13)가 모두 인에이블 되고 나머지 트랜지스터는 모두 디스에이블 된다.
도 4는 본 발명의 데이타 출력 버퍼의 동작 타이밍도를 나타낸 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 장치의 데이타 출력 버퍼에 의하면, 비교적 사이즈가 큰 트랜지스터로 구성된 풀업 드라이버와 풀다운 드라이버를 승압된 전압으로 구동시켜 전류 구동 능력을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 장치의 데이타 출력 버퍼에 있어서,
    출력버퍼인에이블신호와 셀 데이타 신호를 각각 입력으로 하는 입력 수단과,
    상기 출력버퍼인에이블신호와 셀 데이타 신호에 의해, 제1 출력 단자로 제1 전원전압원을 공급하는 풀업 드라이버단과 상기 제1 출력 단자로 제2 전원전압원을 단시간에 빠르게 공급해 주기 위한 적어도 2개 이상의 스위칭 소자로 구성된 풀다운 드라이버단으로 이루어진 제1 출력 드라이버 수단과,
    상기 출력버퍼인에이블신호와 셀 데이타 신호에 의해, 제2 출력 단자로 제1 전원전압원을 단시간에 빠르게 공급해 주기 위한 적어도 2개 이상의 스위칭 소자로 구성된 풀업 드라이버단과 상기 제2 출력 단자로 제2 전원전압원을 공급해는 풀다운 드라이버단으로 이루어진 제2 출력 드라이버 수단과,
    상기 출력버퍼인에이블신호가 제1 전위 레벨 상태에서 상기 셀 데이타 신호가 제1 전위 레벨을 가질 때 상기 제1 출력 드라이버 수단의 풀다운 드라이버단으로 승압 전압을 공급하여 주고, 상기 출력버퍼인에이블신호가 제1 전위 레벨 상태에서 상기 셀 데이타 신호가 제2 전위 레벨을 가질 때 상기 제2 출력 드라이버 수단의 풀업 드라이버단으로 하강 전압을 공급하여 주는 부트스트랩핑 수단을 포함하여 이루어진 것을 특징으로 하는 데이타 출력 버퍼.
  2. 제 1 항에 있어서,
    상기 제1 전원전압원은 전원전압이고,
    상기 제2 전원전압원은 접지전압인 것을 특징으로 하는 데이타 출력 버퍼.
  3. 제 1 항에 있어서,
    상기 제1 출력 드라이버 수단의 풀업 드라이버단은 PMOS 트랜지스터이고,
    상기 제1 출력 드라이버 수단의 풀다운 드라이버단은 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 데이타 출력 버퍼.
  4. 제 1 항에 있어서,
    상기 제2 출력 드라이버 수단의 풀업 드라이버단은 PMOS 트랜지스터로 구성되고,
    상기 제2 출력 드라이버 수단의 풀다운 드라이버단은 NMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.
  5. 제 1 항에 있어서,
    상기 제1 전위 레벨은 '로직 하이'이고,
    상기 제2 전위 레벨은 '로직 로우'인 것을 특징으로 하는 데이타 출력 버퍼.
  6. 제 1 항에 있어서,
    상기 승압 전압은 전원전압의 2배의 전위 레벨을 갖고,
    상기 하강 전압은 네가티브 전원전압 레벨을 갖는 것을 특징으로 하는 데이타 출력 버퍼.
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* Cited by examiner, † Cited by third party
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