KR20010004595A - 데이타 출력 버퍼 - Google Patents

데이타 출력 버퍼 Download PDF

Info

Publication number
KR20010004595A
KR20010004595A KR1019990025289A KR19990025289A KR20010004595A KR 20010004595 A KR20010004595 A KR 20010004595A KR 1019990025289 A KR1019990025289 A KR 1019990025289A KR 19990025289 A KR19990025289 A KR 19990025289A KR 20010004595 A KR20010004595 A KR 20010004595A
Authority
KR
South Korea
Prior art keywords
pull
node
power supply
supply voltage
data output
Prior art date
Application number
KR1019990025289A
Other languages
English (en)
Other versions
KR100390898B1 (ko
Inventor
김태경
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR10-1999-0025289A priority Critical patent/KR100390898B1/ko
Publication of KR20010004595A publication Critical patent/KR20010004595A/ko
Application granted granted Critical
Publication of KR100390898B1 publication Critical patent/KR100390898B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것으로, 적어도, 데이타출력 인에이블 신호와 데이타 신호에 의해 제 1 출력 단자로 제 1 전원전압원을 공급하는 풀업 드라이버 수단과, 상기 풀업 드라이버 수단이 디스에이블될 때 상기 제 1 출력 단자로 제 2 전원전압원을 공급하는 제 1 안정화 수단과, 상기 데이타출력 인에이블 신호와 데이타바 신호에 의해 제 2 출력 단자로 제 2 전원전압원을 공급하는 풀다운 드라이버 수단과, 상기 풀다운 드라이버 수단이 디스에이블될 때 상기 제 2 출력 단자로 제 1 전원전압원을 공급하는 제 2 안정화 수단과, 상기 데이타출력 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 고전압을 발생한 후 제 1 전원전압원을 발생시켜 상기 풀업 드라이버 수단의 동작을 제어하는 제 1 부트스트랩핑 수단과, 상기 데이타 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 저전압을 발생한 후 제 2 전원전압원을 발생시켜 상기 풀다운 드라이버 수단의 동작을 제어하는 제 2 부트스트랩핑 수단으로 구성함으로써, 비교적 사이즈가 큰 트랜지스터로 구성된 풀업 드라이버와 풀다운 드라이버를 승압된 전압으로 구동시켜 전류 구동 능력을 향상시킬 수 있는 효과가 있다.

Description

데이타 출력 버퍼{DATA OUTPUT BUFFER}
본 발명은 반도체 메모리 장치의 데이타 출력 버퍼(output buffer) 회로에 관한 것으로, 보다 상세하게는 부트스트랩핑 회로를 이용하여 높은 전압으로 출력 버퍼의 구동 능력을 향상시킨 데이타 출력 버퍼 회로에 관한 것이다.
도 1은 종래의 데이타 출력 버퍼를 도시한 회로도로서, 데이타출력버퍼 인에이블 신호(Poe)와 셀 데이타 신호(Sj)에 의해 풀업 드라이버(P1) 또는 풀다운 드라이버(N4)를 구동시켜 출력 단자로 '하이(Vcc)' 또는 '로우(Vss)'를 출력하도록 한다.
상기 풀업 드라이버(P1)는 도시한 바와 같이, 데이타출력버퍼 인에이블 신호(Poe)와 셀 데이타 신호(Sj)를 입력으로 하는 NAND 게이트(NA1)와, 이 NAND 게이트(NA1)의 출력단에 접속된 인버터(INV1)로 구성된 제어 회로에 의해 동작이 제어되며, 상기 인버터(INV1)의 출력 노드(Nd1)가 '로우'일 때 턴온되어 제 1 출력 단자(dq)로 전원전압(Vcc)을 공급하게 된다.
그리고, 상기 풀다운 드라이버(N4)는 상기 풀업 드라이버(P1)와 반대의 동작을 하도록 구성된다. 도시한 바와 같이, 데이타출력버퍼 인에이블 신호(Poe)와 셀 데이타바 신호(/Sj)를 입력으로 하는 NAND 게이트(NA2)의 출력 신호(Nd2)에 의해 제어되며, 상기 출력 노드(Nd2)가 '하이'일 때 턴온되어 제 2 출력 단자(dq)의 전하를 접지전압(Vss)으로 빼내는 역할을 한다.
상기 도면에서, 상기 제 1 출력 단자(dq)와 접지전압(Vss) 사이에 병렬접속된 NMOS 트랜지스터(N1)(N2,N3)는 상기 풀업 드라이버(P1)의 동작을 제어하는 노드(Nd1)의 신호가 '하이'일 때 턴온되어 상기 제 1 출력 단자(dq)의 전하를 접지 전압(Vss)으로 빼내게 된다.
그리고, 전원전압(Vcc)과 제 2 출력 단자(dq) 사이에 병렬접속된 PMOS 트랜지스터(P2)(P3,P4)는 상기 풀다운 드라이버(N4)의 동작을 제어하는 노드(Nd2)의 신호가 '로우'일 때 턴온되어 상기 제 2 출력 단자(dn)로 전하를 공급해 주게 된다.
그런데, 이와 같이 구성된 종래의 데이타 출력 버퍼에 있어서는, 상기 풀업 드라이버(P1)와 풀다운 드라이버(N4)의 사이즈가 크기 때문에 NAND 게이트와 인버터로 구성된 제어 회로의 출력 신호에 의해 제어하게 되면 구동 능력이 떨어져 동작 속도가 느려지고 다이렉트 커런트 패스(direct current path)가 형성되어 전력 소모가 생기게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 부트스트랩핑 회로를 이용하여 높은 전압으로 출력 버퍼의 구동 능력을 향상시킨 데이타 출력 버퍼 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 데이타 출력 버퍼의 회로도
도 2는 본 발명에 의한 데이타 출력 버퍼의 회로도
도 3a 내지 도 3e는 본 발명의 포지티브 스탭 다운 회로부의 동작 타이밍도
도 4a 내지 도 4e는 본 발명의 네가티브 스탭 다운 회로부의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 포지티브 스탭 다운 회로부
20 : 네가티브 스탭 다운 회로부
상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 출력 버퍼 회로는,
적어도, 데이타출력 인에이블 신호와 데이타 신호에 의해 제 1 출력 단자로 제 1 전원전압원을 공급하는 풀업 드라이버 수단과,
상기 풀업 드라이버 수단이 디스에이블될 때 상기 제 1 출력 단자로 제 2 전원전압원을 공급하는 제 1 안정화 수단과,
상기 데이타출력 인에이블 신호와 데이타바 신호에 의해 제 2 출력 단자로 제 2 전원전압원을 공급하는 풀다운 드라이버 수단과,
상기 풀다운 드라이버 수단이 디스에이블될 때 상기 제 2 출력 단자로 제 1 전원전압원을 공급하는 제 2 안정화 수단과,
상기 데이타출력 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 고전압을 발생한 후 제 1 전원전압원을 발생시켜 상기 풀업 드라이버 수단의 동작을 제어하는 제 1 부트스트랩핑 수단과,
상기 데이타 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 저전압을 발생한 후 제 2 전원전압원을 발생시켜 상기 풀다운 드라이버 수단의 동작을 제어하는 제 2 부트스트랩핑 수단을 구비하여 이루어진 것을 특징으로 한다.
상기 구성에 더하여, 상기 풀업 드라이버 수단은 PMOS이고, 상기 풀다운 드라이버 수단은 NMOS인 것이 바람직하다.
그리고, 상기 제 1 논리 상태는 '로직 로우'이고, 상기 제 2 논리 상태는 '로직 하이'인 것이 바람직하다.
그리고, 상기 제 1 전원전압원은 전원전압이고, 상기 제 2 전원전압원은 접지전압인 것이 바람직하다.
그리고, 상기 제 1 안정화 수단은 NMOS 트랜지스터로 구성되고, 상기 제 2 안정화 수단은 PMOS 트랜지스터로 구성된 것이 바람직하다.
또한, 상기 고전압은 '2Vcc - Vtn'이고, 상기 저전압은 '-Vcc + Vtp'인 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 데이타 출력 버퍼의 회로도로서, 데이타출력버퍼 인에이블 신호(Poe)와 셀데이타 신호(Sj)에 의해 제 1 출력단자(dp)로 전원전압(Vcc)을 공급하는 풀업 드라이버(P1)와, 상기 데이타출력버퍼 인에이블 신호(Poe)와 셀데이타바 신호(/Sj)에 의해 제 2 출력단자(dn)로 접지전압(Vss)을 공급하는 풀다운 드라이버(N4)로 구성된다.
그리고, 상기 풀업 드라이버(P11)가 디스에이블될 때 상기 제 1 출력 단자(dp)로 접지전압(Vss)을 공급하는 제 1 안정화 수단과, 상기 풀다운 드라이버(N4)가 디스에이블될 때 상기 제 2 출력 단자(dn)로 전원전압(Vcc)을 공급하는 제 2 안정화 수단을 구비하고 있다. 여기서, 제 1 안정화 수단은 NMOS 트랜지스터(N1,N2,N3)로 구성되고, 상기 제 2 안정화 수단은 PNMOS 트랜지스터(P2,P3,P4)로 구성된다.
그리고, 상기 데이타출력 인에이블 신호가 '로우'에서 '하이'로 전이되는 초기의 일정 구간동안 부트스트랩핑된 '2Vcc-Vtn'을 발생한 후 전원전압(Vcc)을 발생시켜 상기 풀업 드라이버(P1)의 동작을 제어하는 포지티브 스탭 다운 회로부(10)를 구비한다.
상기 포지티브 스탭 다운 회로부(10)는 데이타출력 인에이블 신호(poe)를 입력으로 하여 노드(Nd7)로 반전된 신호를 출력하는 인버터(INV4)와, 상기 노드(Nd7)와 노드(Nd8) 사이에 접속되고 게이트가 상기 노드(Nd7)에 연결된 NMOS 트랜지스터(N7)와, 상기 노드(Nd8)와 노드(Nd9) 사이에 접속되고 게이트가 노드(Nd11)에 연결된 PMOS 트랜지스터(P9)로 구성된다. 그리고, 상기 노드(Nd7)의 신호를 입력으로 하여 반전된 신호를 노드(Nd10)로 출력하는 제 1 인버터로 구성된다. 이 제 1 인버터는 전원전압(Vcc) 및 노드(Nd10) 사이에 직렬접속되고 각각의 게이트가 상기 노드(Nd7)에 공통으로 연결된 PMOS 트랜지스터(P5,P6,P7)와, 상기 노드(Nd10) 및 접지전압(Vss) 사이에 접속되고 게이트가 상기 노드(Nd7)에 연결된 NMOS 트랜지스터(N8)로 구성한다.
그리고, 상기 노드(Nd10)의 신호를 입력으로 하여 반전된 신호를 노드(Nd11)로 출력하는 제 2 인버터를 구성한다. 이 제 1 인버터는 전원전압(Vcc) 및 노드(Nd11) 사이에 접속되고 게이트가 상기 노드(Nd10)에 연결된 PMOS 트랜지스터(P8)와, 상기 노드(Nd11) 및 접지전압(Vss) 사이에 직렬접속되고 각각의 게이트가 상기 노드(Nd10)에 공통으로 연결된 NMOS 트랜지스터(N9,N10,N11)로 구성된다.
그리고, 상기 노드(Nd9)에 소오스와 드레인이 공통으로 연결되고 상기 노드(Nd11)에 게이트가 바이어스된 NMOS 트랜지스터(N12)와, 상기 노드(Nd9)와 노드(N13) 사이에 접속되고 게이트가 노드(Nd12)에 연결된 PMOS 트랜지스터(P11)와, 전원전압(Vcc) 및 상기 노드(Nd13) 사이에 접속되고 게이트가 상기 노드(Nd11)에 연결된 PMOS 트랜지스터(P10)와, 상기 데이타출력 인에이블 신호(Poe)와 노드(Nd11)의 신호를 입력으로 하여 NAND 연산한 신호를 상기 노드(Nd12)로 출력하는 NAND 게이트(NA3)로 구성된다.
그리고, 상기 데이타출력 인에이블 신호(Poe)와 데이타 신호(sj)를 입력으로 하여 NAND 연산한 신호를 노드(Nd3)로 출력하는 NAND 게이트(NA1)와, 상기 노드(Nd3)가 '로우'일 때 상기 노드(Nd13)의 신호를 노드(Nd4)로 출력하는 PMOS 트랜지스터(P3)와, 상기 노드(Nd3)가 '하이'일 때 상기 노드(Nd4)의 전하를 접지전압(Vss)으로 빼내는 NMOS 트랜지스터(N5)로 구성된다.
상기 노드(Nd4)의 신호에 의해 상기 풀업 드라이버(P1)와 제 1 안정화 회로(N1,N3)가 동작된다.
상기 제 1 출력 단자(dq)와 접지전압(Vss) 사이에 병렬접속된 NMOS 트랜지스터(N1)(N2,N3)는 상기 풀업 드라이버(P1)의 동작을 제어하는 노드(Nd1)의 신호가 '하이'일 때 턴온되어 상기 제 1 출력 단자(dq)의 전하를 접지 전압(Vss)으로 빼내게 된다. 그리고, 전원전압(Vcc)과 제 2 출력 단자(dq) 사이에 병렬접속된 PMOS 트랜지스터(P2)(P3,P4)는 상기 풀다운 드라이버(N4)의 동작을 제어하는 노드(Nd2)의 신호가 '로우'일 때 턴온되어 상기 제 2 출력 단자(dn)로 전하를 공급해 주게 된다.
그러면, 상기 구성에 의한 포지티브 스탭 다운 회로부(10)의 동작을 도 3a 내지 도 3e에 나타낸 동작 타이밍도를 참조하여 상세히 설명하기로 한다.
먼저, 데이타출력버퍼 인에이블 신호(Poe)가 '하이'에서 '로우'로 떨어지면서 NMOS 트랜지스터(N7,N9)가 턴온되고 이미 '로우'이였던 노드(Nd11)에 의해 턴온된 PMOS 트랜지스터(P10)를 통해 노드(Nd8)의 전압은 'Vcc-Vtn'으로 상승하게 된다(t1∼t2).
이와 동시에 노드(Nd7)의 신호가 PMOS(P5∼P7) 및 NMOS(N8) 트랜지스터로 구성된 인버터와, PMOS(P8) 및 NMOS(N9∼N11) 트랜지스터로 구성된 인버터를 거쳐 노드(Nd11)와 같은 신호가 되며, t2 이후로는 NMOS 커패시터(N12)에서 생기는 전하 공유 효과에 의해 노드(Nd9)의 전압은 '2Vcc-Vtn'으로 상승하게 된다.
또한, PMOS 트랜지스터(P9)는 노드(Nd9)의 전압이 '2Vcc-Vtn'으로 증가하는 시점(t2 이후)에서 디스에이블되어 노드(Nd9)에서 노드(Nd8)로 가는 전하 흐름을 막아서 노드(Nd9)의 전압 하강을 막는다(t2∼t3).
데이타출력버퍼 인에이블 신호(Poe)가 '로우'에서 '하이'로 가는 t3 이후에는 NAND 게이트(NA3)의 출력 신호인 노드(Nd12)가 '로우'로 되어 PMOS 트랜지스터(P11)을 턴온시켜서 노드(Nd4)로 '2Vcc-Vtn'을 인가하여(이때, 데이타 신호(sj)가 '하이'일 경우) 사이즈가 큰 NMOS 트랜지스터(N1,N2,N3)를 구동하게 된다.
상기 노드(Nd11)의 신호가 '하이'에서 '로우'로 가는 t4 이후에는 상기 NAND 게이트(NA3)의 출력 신호가 '하이'가 되어 PMOS 트랜지스터(P11)를 턴오프시키고, 동시에 상기 노드(Nd11)의 신호가 '로우'가 되어 PMOS 트랜지스터(P10)를 통해 상기 노드(Nd13)로 전원전압(Vcc)을 공급하게 된다(t4 이후).
상기 포지티브 스탭 다운 회로부(10)를 도 3a 내지 도 3e에 나타낸 동작 타이밍을 참조하여 간단히 요약하면, 데이타출력버퍼 인에이블 신호(Poe)가 '로우'에서 '하이'로 갈때, 노드(Nd4)의 신호는 t3∼t4 구간에서 '2Vcc-Vtn'으로, t4 이후 구간에서는 'Vcc'로 전압을 다운시키도록 한다.
또한, 본 발명의 데이타 출력 버퍼는 상기 데이타 인에이블 신호가 '로우'에서 '하이'로 전이되는 초기의 일정 구간동안 부트스트랩핑된 '-Vcc+Vtp'을 발생한 후 접지전압(Vss)을 발생시켜 상기 풀다운 드라이버(N4)의 동작을 제어하는 네가티브 스탭 다운 회로부(20)를 구비한다.
상기 네가티브 스탭 다운 회로부(20)는 데이타출력 인에이블 신호(poe)를 입력으로 하여 노드(Nd14)로 반전된 신호를 출력하는 인버터(INV5)와, 상기 노드(Nd14)와 노드(Nd15) 사이에 접속된 인버터(INV6)와, 상기 노드(Nd15)와 노드(Nd18) 사이에 직렬접속되고 게이트가 상기 노드(Nd15) 및 노드(Nd17)에 각각 연결된 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N13)로 구성된다. 그리고, 상기 노드(Nd15)의 신호를 입력으로 하여 반전된 신호를 노드(Nd16)로 출력하는 제 3 인버터로 구성된다. 이 제 3 인버터는 전원전압(Vcc) 및 노드(Nd16) 사이에 직렬접속되고 각각의 게이트가 상기 노드(Nd15)에 공통으로 연결된 PMOS 트랜지스터(P13,P14,P15)와, 상기 노드(Nd16) 및 접지전압(Vss) 사이에 접속되고 게이트가 상기 노드(Nd15)에 연결된 NMOS 트랜지스터(N14)로 구성한다.
그리고, 상기 노드(Nd16)의 신호를 입력으로 하여 반전된 신호를 노드(Nd17)로 출력하는 제 4 인버터를 구성한다. 이 제 4 인버터는 전원전압(Vcc) 및 노드(Nd17) 사이에 접속되고 게이트가 상기 노드(Nd16)에 연결된 PMOS 트랜지스터(P16)와, 상기 노드(Nd16) 및 접지전압(Vss) 사이에 직렬접속되고 각각의 게이트가 상기 노드(Nd16)에 공통으로 연결된 NMOS 트랜지스터(N15,N16,N17)로 구성된다.
그리고, 상기 노드(Nd18)에 소오스와 드레인이 공통으로 연결되고 상기 노드(Nd17)에 게이트가 바이어스된 PMOS 트랜지스터(P17)와, 상기 노드(Nd18)와 노드(N19) 사이에 접속된 NPMOS 트랜지스터(N19)와, 상기 노드(Nd19) 및 접지전압(Vss) 사이에 접속되고 게이트가 상기 노드(Nd17)에 연결된 NMOS 트랜지스터(N18)와, 상기 노드(Nd14)와 노드(Nd17)의 신호를 입력으로 하여 NOR 연산한 신호를 상기 NMOS 트랜지스터(N19)의 게이로 출력하는 NOR 게이트(NR1)로 구성된다.
그리고, 상기 데이타출력 인에이블 신호(Poe)와 데이타바 신호(/sj)를 입력으로 하여 NAND 연산한 신호를 출력하는 NAND 게이트(NA2)와, 이 NAND 게이트(NA2)의 출력 신호를 입력으로 하여 반전한 신호를 노드(Nd5)로 출력하는 인버터(INV3)와, 상기 노드(Nd5)가 '로우'일 때 전원전압(Vcc)을 노드(Nd6)로 공급하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd5)가 '하이'일 때 상기 노드(Nd6)의 전하를 상기 노드(Nd19)로 빼내는 NMOS 트랜지스터(N6)로 구성된다.
상기 노드(Nd6)의 신호에 의해 상기 풀다운 드라이버(N14)와 제 2 안정화 회로(P2,P3)가 동작된다.
그러면, 상기 구성에 의한 네가티브 스탭 다운 회로부(20)의 동작을 도 4a 내지 도 4e에 나타낸 동작 타이밍도를 참조하여 상세히 설명하기로 한다.
먼저, 데이타출력버퍼 인에이블 신호(Poe)가 '하이'에서 '로우'로 떨어지면서 PMOS 트랜지스터(P12)가 턴온되고 이미 '하이'이였던 노드(Nd17)에 의해 턴온된 NMOS 트랜지스터(N13)를 통해 노드(Nd8)의 전압은 'Vtn'으로 하강하게 된다(t1∼t2).
이와 동시에 노드(Nd15)의 신호가 PMOS(P13∼P15) 및 NMOS(N14) 트랜지스터로 구성된 인버터와, PMOS(P16) 및 NMOS(N15∼N17) 트랜지스터로 구성된 인버터를 거쳐 노드(Nd17)와 같은 신호가 되며, t2 이후로는 PMOS 커패시터(P17)에서 생기는 전하 공유 효과에 의해 노드(Nd18)의 전압은 '-Vcc + Vtp'로 하강하게 된다.
또한, NMOS 트랜지스터(N13)는 노드(Nd17)의 전압이 '-Vcc + Vtp'로 하강하는 시점(t2 이후)에서 디스에이블되어 노드(Nd18)에서 노드(Nd15)로 가는 전하 흐름을 막아서 노드(Nd18)의 전압 상승을 막는다(t2∼t3).
데이타출력버퍼 인에이블 신호(Poe)가 '로우'에서 '하이'로 가는 t3 이후에는 NOR 게이트(NR1)의 출력 신호가 '로우'로 되어 NMOS 트랜지스터(N19)를 턴온시켜서 노드(Nd6)로 '-Vcc + Vtp'을 인가하여(이때, 데이타 신호(sj)가 '하이'일 경우) 사이즈가 큰 PMOS 트랜지스터(P2,P3,P4)를 구동하게 된다.
상기 노드(Nd17)의 신호가 '로우'에서 '하이'로 가는 t4 이후에는 상기 NOR 게이트(NR1)의 출력 신호가 '로우'가 되어 NMOS 트랜지스터(N19)를 턴오프시키고, 동시에 상기 노드(Nd17)의 신호가 '하이'가 되어 NMOS 트랜지스터(N18)를 통해 상기 노드(Nd19)로 접지전압(Vss)을 공급하게 된다(t4 이후).
상기 네가티브 스탭 다운 회로부(20)를 도 4a 내지 도 4e에 나타낸 동작 타이밍을 참조하여 간단히 요약하면, 데이타출력버퍼 인에이블 신호(Poe)가 '로우'에서 '하이'로 갈때, 노드(Nd6)의 신호는 t3∼t4 구간에서 '-Vcc + Vtp'로, t4 이후 구간에서는 'Vss'로 전압을 상승시키도록 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 데이타 출력 버퍼에 의하면, 데이타출력 인에이블 신호와 데이타 신호에 의해 제 1 출력 단자로 제 1 전원전압원을 공급하는 풀업 드라이버 수단과, 상기 풀업 드라이버 수단이 디스에이블될 때 상기 제 1 출력 단자로 제 2 전원전압원을 공급하는 제 1 안정화 수단과, 상기 데이타출력 인에이블 신호와 데이타바 신호에 의해 제 2 출력 단자로 제 2 전원전압원을 공급하는 풀다운 드라이버 수단과, 상기 풀다운 드라이버 수단이 디스에이블될 때 상기 제 2 출력 단자로 제 1 전원전압원을 공급하는 제 2 안정화 수단과, 상기 데이타출력 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 고전압을 발생한 후 제 1 전원전압원을 발생시켜 상기 풀업 드라이버 수단의 동작을 제어하는 제 1 부트스트랩핑 수단과, 상기 데이타 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 저전압을 발생한 후 제 2 전원전압원을 발생시켜 상기 풀다운 드라이버 수단의 동작을 제어하는 제 2 부트스트랩핑 수단으로 구성함으로써, 비교적 사이즈가 큰 트랜지스터로 구성된 풀업 드라이버와 풀다운 드라이버를 승압된 전압으로 구동시켜 전류 구동 능력을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 반도체 메모리 장치의 데이타 출력 버퍼에 있어서,
    적어도, 데이타출력 인에이블 신호와 데이타 신호에 의해 제 1 출력 단자로 제 1 전원전압원을 공급하는 풀업 드라이버 수단과,
    상기 풀업 드라이버 수단이 디스에이블될 때 상기 제 1 출력 단자로 제 2 전원전압원을 공급하는 제 1 안정화 수단과,
    상기 데이타출력 인에이블 신호와 데이타바 신호에 의해 제 2 출력 단자로 제 2 전원전압원을 공급하는 풀다운 드라이버 수단과,
    상기 풀다운 드라이버 수단이 디스에이블될 때 상기 제 2 출력 단자로 제 1 전원전압원을 공급하는 제 2 안정화 수단과,
    상기 데이타출력 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 고전압을 발생한 후 제 1 전원전압원을 발생시켜 상기 풀업 드라이버 수단의 동작을 제어하는 제 1 부트스트랩핑 수단과,
    상기 데이타 인에이블 신호가 제 1 논리 상태에서 제 2 논리 상태로 전이되는 초기의 일정 구간동안 부트스트랩핑된 저전압을 발생한 후 제 2 전원전압원을 발생시켜 상기 풀다운 드라이버 수단의 동작을 제어하는 제 2 부트스트랩핑 수단을 구비하여 이루어진 것을 특징으로 하는 데이타 출력 버퍼.
  2. 제 1 항에 있어서,
    상기 풀업 드라이버 수단은 PMOS이고,
    상기 풀다운 드라이버 수단은 NMOS인 것을 특징으로 하는 데이타 출력 버퍼.
  3. 제 1 항에 있어서,
    상기 제 1 논리 상태는 '로직 로우'이고,
    상기 제 2 논리 상태는 '로직 하이'인 것을 특징으로 하는 데이타 출력 버퍼.
  4. 제 1 항에 있어서,
    상기 제 1 전원전압원은 전원전압이고,
    상기 제 2 전원전압원은 접지전압인 것을 특징으로 하는 데이타 출력 버퍼.
  5. 제 1 항에 있어서,
    상기 제 1 안정화 수단은 NMOS 트랜지스터로 구성되고,
    상기 제 2 안정화 수단은 PMOS 트랜지스터로 구성된 것을 특징으로 하는 데이타 출력 버퍼.
  6. 제 1 항에 있어서,
    상기 고전압은 '2Vcc - Vtn'인 것을 특징으로 하는 데이타 출력 버퍼.
  7. 제 1 항에 있어서,
    상기 저전압은 '-Vcc + Vtp'인 것을 특징으로 하는 데이타 출력 버퍼.
KR10-1999-0025289A 1999-06-29 1999-06-29 데이타 출력 버퍼 KR100390898B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0025289A KR100390898B1 (ko) 1999-06-29 1999-06-29 데이타 출력 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0025289A KR100390898B1 (ko) 1999-06-29 1999-06-29 데이타 출력 버퍼

Publications (2)

Publication Number Publication Date
KR20010004595A true KR20010004595A (ko) 2001-01-15
KR100390898B1 KR100390898B1 (ko) 2003-07-10

Family

ID=19596925

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0025289A KR100390898B1 (ko) 1999-06-29 1999-06-29 데이타 출력 버퍼

Country Status (1)

Country Link
KR (1) KR100390898B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507859B1 (ko) * 2002-11-15 2005-08-18 주식회사 하이닉스반도체 2 스테이지 구동 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152589A (en) * 1981-03-13 1982-09-20 Fujitsu Ltd Semiconductor memory
JPS60201591A (ja) * 1984-03-26 1985-10-12 Hitachi Ltd 半導体集積回路装置
JPH052893A (ja) * 1991-06-24 1993-01-08 Fujitsu Ltd 出力バツフア回路
JPH07153271A (ja) * 1993-11-29 1995-06-16 Sanyo Electric Co Ltd 出力回路
KR100487481B1 (ko) * 1997-05-24 2005-07-29 삼성전자주식회사 데이터출력구동회로를갖는반도체메모리장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507859B1 (ko) * 2002-11-15 2005-08-18 주식회사 하이닉스반도체 2 스테이지 구동 장치

Also Published As

Publication number Publication date
KR100390898B1 (ko) 2003-07-10

Similar Documents

Publication Publication Date Title
KR0172380B1 (ko) 반도체 메모리장치의 데이터 출력버퍼
KR930003929B1 (ko) 데이타 출력버퍼
KR960006373B1 (ko) 반도체 메모리 장치의 워드라인 구동회로
KR0130037B1 (ko) 동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로
JPH08251001A (ja) 出力ドライブ回路、及びプルアップ駆動トランジスタを制御する方法
US6985399B2 (en) Main word line driver circuit receiving negative voltage in semiconductor memory device
KR102461866B1 (ko) 전압 생성 회로
JPH0684373A (ja) 半導体メモリ装置のデータ出力回路
KR100298182B1 (ko) 반도체메모리소자의출력버퍼
KR20180047208A (ko) 전원 제어장치 및 이를 포함하는 반도체 메모리 장치
US6094376A (en) Data output buffer control circuit for a semiconductor memory device
KR0135323B1 (ko) 클램프기능을 가지는 데이타 출력버퍼
KR20010004595A (ko) 데이타 출력 버퍼
JP3680462B2 (ja) 半導体装置
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR100255507B1 (ko) 고속 출력버퍼 회로
KR100335269B1 (ko) 워드라인구동장치
KR100296322B1 (ko) 워드라인 부트스트랩 회로
KR20010063624A (ko) 반도체 장치의 데이타 출력 버퍼
KR100818072B1 (ko) 부트스트랩핑 전압을 이용한 데이타 출력 버퍼 및 센스 앰프
KR100557928B1 (ko) 데이타 출력 버퍼
KR20010004550A (ko) 데이타 출력 버퍼
KR100732253B1 (ko) 반도체 장치의 부스팅 회로
KR100693782B1 (ko) 센스앰프 드라이버
KR100321155B1 (ko) 반도체 장치의 어드레스 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee