JPH07153271A - 出力回路 - Google Patents
出力回路Info
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- JPH07153271A JPH07153271A JP5298510A JP29851093A JPH07153271A JP H07153271 A JPH07153271 A JP H07153271A JP 5298510 A JP5298510 A JP 5298510A JP 29851093 A JP29851093 A JP 29851093A JP H07153271 A JPH07153271 A JP H07153271A
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Abstract
(57)【要約】
【目的】出力を高速化し、且つ消費電力を低減すること
が可能な出力回路を提供する。 【構成】メモリセルから読み出されたデータは、データ
バスDB, バーDBから出力回路を介して出力端子５９から
外部へ出力される。初期状態でＨの読み出しデータ（DB
＝Ｈ, バーDB＝Ｌ）が現れていないことと、制御信号DE
S がＨからＬに切り替わったこととを検知して、プルダ
ウン用出力ドライバであるＮＭＯＳトランジスタ５８を
制御する。また、前の読み出しデータがＬで後の読み出
しデータがＨの場合、差動アンプ１３によって基準電圧
ＶREF と出力データDQとを比較する。そして、プルアッ
プ用出力ドライバであるＮＭＯＳトランジスタ５７を制
御することにより、出力データDQが必要な値（ハイレベ
ル出力電圧最小値ＶOHにマージン分ΔＶを加えた値＝基
準電圧ＶREF ）を越えないようにする。
が可能な出力回路を提供する。 【構成】メモリセルから読み出されたデータは、データ
バスDB, バーDBから出力回路を介して出力端子５９から
外部へ出力される。初期状態でＨの読み出しデータ（DB
＝Ｈ, バーDB＝Ｌ）が現れていないことと、制御信号DE
S がＨからＬに切り替わったこととを検知して、プルダ
ウン用出力ドライバであるＮＭＯＳトランジスタ５８を
制御する。また、前の読み出しデータがＬで後の読み出
しデータがＨの場合、差動アンプ１３によって基準電圧
ＶREF と出力データDQとを比較する。そして、プルアッ
プ用出力ドライバであるＮＭＯＳトランジスタ５７を制
御することにより、出力データDQが必要な値（ハイレベ
ル出力電圧最小値ＶOHにマージン分ΔＶを加えた値＝基
準電圧ＶREF ）を越えないようにする。
Description
【０００１】
【産業上の利用分野】本発明は出力回路に係り、特に、
ＤＲＡＭに用いられるアクセスタイムの高速化を図った
出力回路に関するものである。
ＤＲＡＭに用いられるアクセスタイムの高速化を図った
出力回路に関するものである。
【０００２】
【従来の技術】図８に、ＤＲＡＭに用いられる従来の出
力回路を示す。この出力回路は、ＮＯＲ５１，５２とＮ
ＡＮＤ５３，５４とインバータ５５，５６とＮＭＯＳト
ランジスタ５７，５８とから構成されている。
力回路を示す。この出力回路は、ＮＯＲ５１，５２とＮ
ＡＮＤ５３，５４とインバータ５５，５６とＮＭＯＳト
ランジスタ５７，５８とから構成されている。
【０００３】メモリセルから読み出されたデータ（以
下、読み出しデータという）は、センスアンプ（図示
略）→リードアンプ（図示略）→データバスDB, バーDB
の経路で転送される。そして、読み出しデータは、デー
タバスDB, バーDBから出力回路を介して外部へ出力され
る。
下、読み出しデータという）は、センスアンプ（図示
略）→リードアンプ（図示略）→データバスDB, バーDB
の経路で転送される。そして、読み出しデータは、デー
タバスDB, バーDBから出力回路を介して外部へ出力され
る。
【０００４】すなわち、データバスバーDBからの読み出
しデータバーDBはＮＯＲ５１に入力され、データバスDB
からの読み出しデータDBはＮＯＲ５２に入力される。各
ＮＯＲ５１，５２の出力は、各ＮＡＮＤ５３，５４から
成るバーＲバーＳフリップフロップを介して各インバー
タ５５，５６へ出力される。インバータ５５の出力はプ
ルアップ用出力ドライバであるＮＭＯＳトランジスタ５
７へ送られ、インバータ５６の出力はプルダウン用出力
ドライバであるＮＭＯＳトランジスタ５８へ送られる。
各ＮＭＯＳトランジスタ５７，５８は、低電位側電源で
あるアースと高電位側電源ＶDDとの間にシリーズに接続
されている。そして、読み出しデータDB, バーDBは、各
ＮＭＯＳトランジスタ５７，５８の間のノードに接続さ
れた出力端子５９から出力データDQとして出力される。
しデータバーDBはＮＯＲ５１に入力され、データバスDB
からの読み出しデータDBはＮＯＲ５２に入力される。各
ＮＯＲ５１，５２の出力は、各ＮＡＮＤ５３，５４から
成るバーＲバーＳフリップフロップを介して各インバー
タ５５，５６へ出力される。インバータ５５の出力はプ
ルアップ用出力ドライバであるＮＭＯＳトランジスタ５
７へ送られ、インバータ５６の出力はプルダウン用出力
ドライバであるＮＭＯＳトランジスタ５８へ送られる。
各ＮＭＯＳトランジスタ５７，５８は、低電位側電源で
あるアースと高電位側電源ＶDDとの間にシリーズに接続
されている。そして、読み出しデータDB, バーDBは、各
ＮＭＯＳトランジスタ５７，５８の間のノードに接続さ
れた出力端子５９から出力データDQとして出力される。
【０００５】各ＮＯＲ５１，５２に入力される制御信号
DES は、出力端子５９をハイインピーダンス状態（フロ
ーティング状態）にするための信号である。すなわち、
制御信号DES がハイレベル（以下、Ｈと表記する）のと
き、各ＮＭＯＳトランジスタ５７，５８は共にオフして
出力端子５９はハイインピーダンス状態になる。また、
制御信号DES がローレベル（以下、Ｌと表記する）のと
き、各ＮＭＯＳトランジスタ５７，５８のオンオフ状態
は読み出しデータに対応したものになる。
DES は、出力端子５９をハイインピーダンス状態（フロ
ーティング状態）にするための信号である。すなわち、
制御信号DES がハイレベル（以下、Ｈと表記する）のと
き、各ＮＭＯＳトランジスタ５７，５８は共にオフして
出力端子５９はハイインピーダンス状態になる。また、
制御信号DES がローレベル（以下、Ｌと表記する）のと
き、各ＮＭＯＳトランジスタ５７，５８のオンオフ状態
は読み出しデータに対応したものになる。
【０００６】このように、制御信号DES によって出力端
子５９をハイインピーダンス状態に制御するのは、貫通
電流や誤動作を防ぐためである。つまり、通常のＤＲＡ
Ｍのスペックではデータを読み出す以外のときには、出
力端子５９が非使用状態（一般に、「Don't care」と表
現する）になっている。そのため、出力端子５９がハイ
インピーダンス状態になっていないと、各ＮＭＯＳトラ
ンジスタ５７，５８に貫通電流が流れたり誤動作が生じ
たりする恐れがある。
子５９をハイインピーダンス状態に制御するのは、貫通
電流や誤動作を防ぐためである。つまり、通常のＤＲＡ
Ｍのスペックではデータを読み出す以外のときには、出
力端子５９が非使用状態（一般に、「Don't care」と表
現する）になっている。そのため、出力端子５９がハイ
インピーダンス状態になっていないと、各ＮＭＯＳトラ
ンジスタ５７，５８に貫通電流が流れたり誤動作が生じ
たりする恐れがある。
【０００７】ところで、ＤＲＡＭのアクセスタイムに
は、以下の４種類がある。 ｔRAC …バーＲＡＳ（Row Address Strobe）アクセス
タイム ｔAA …カラムアドレスアクセスタイム ｔCAC …バーＣＡＳ（Column Address Strobe ）アク
セスタイム ｔOEA …バーＯＥ（Output Enable ）アクセスタイム このバーＲＡＳアクセスタイムｔRAC およびカラム
アドレスアクセスタイムｔAAは、制御信号DES がＨから
Ｌに切り替わった後で、データバスDB, バーDBに読み出
しデータDB, バーDBが出てくる場合である。すなわち、
制御信号DES がＨからＬに切り替わって出力端子５９の
ハイインピーダンス状態が解除される→データバスDB,
バーDBに読み出しデータDB, バーDBが現れる→出力端子
５９から出力データDQが出力される、という順序で読み
出し動作がなされる場合である。
は、以下の４種類がある。 ｔRAC …バーＲＡＳ（Row Address Strobe）アクセス
タイム ｔAA …カラムアドレスアクセスタイム ｔCAC …バーＣＡＳ（Column Address Strobe ）アク
セスタイム ｔOEA …バーＯＥ（Output Enable ）アクセスタイム このバーＲＡＳアクセスタイムｔRAC およびカラム
アドレスアクセスタイムｔAAは、制御信号DES がＨから
Ｌに切り替わった後で、データバスDB, バーDBに読み出
しデータDB, バーDBが出てくる場合である。すなわち、
制御信号DES がＨからＬに切り替わって出力端子５９の
ハイインピーダンス状態が解除される→データバスDB,
バーDBに読み出しデータDB, バーDBが現れる→出力端子
５９から出力データDQが出力される、という順序で読み
出し動作がなされる場合である。
【０００８】また、バーＣＡＳアクセスタイムｔCAC
およびバーＯＥアクセスタイムｔOEA は、データバス
DB, バーDBに読み出しデータDB, バーDBが出てきた後
で、制御信号DES がＨからＬに切り替わる場合である。
すなわち、データバスDB, バーDBに読み出しデータDB,
バーDBが現れる→制御信号DES がＨからＬに切り替わっ
て出力端子５９のハイインピーダンス状態が解除される
→出力端子５９から出力データDQが出力される、という
順序で読み出し動作がなされる場合である。
およびバーＯＥアクセスタイムｔOEA は、データバス
DB, バーDBに読み出しデータDB, バーDBが出てきた後
で、制御信号DES がＨからＬに切り替わる場合である。
すなわち、データバスDB, バーDBに読み出しデータDB,
バーDBが現れる→制御信号DES がＨからＬに切り替わっ
て出力端子５９のハイインピーダンス状態が解除される
→出力端子５９から出力データDQが出力される、という
順序で読み出し動作がなされる場合である。
【０００９】尚、アクセスタイムは、読み出し動作の様
々な組み合わせの内、最も低速の組み合わせによって決
定される。すなわち、出力端子５９に接続される外部の
負荷容量は大きいため、前の読み出しデータと同じレベ
ルの読み出しデータが出力される場合（DB=DQ;Ｈ→Ｈま
たはＬ→Ｌ）に比べ、前の読み出しデータと逆のレベル
の読み出しデータが出力される場合（DB=DQ;Ｈ→Ｌまた
はＬ→Ｈ）の方が、当該負荷容量の駆動に要する時間が
長くなる。
々な組み合わせの内、最も低速の組み合わせによって決
定される。すなわち、出力端子５９に接続される外部の
負荷容量は大きいため、前の読み出しデータと同じレベ
ルの読み出しデータが出力される場合（DB=DQ;Ｈ→Ｈま
たはＬ→Ｌ）に比べ、前の読み出しデータと逆のレベル
の読み出しデータが出力される場合（DB=DQ;Ｈ→Ｌまた
はＬ→Ｈ）の方が、当該負荷容量の駆動に要する時間が
長くなる。
【００１０】そして、前の読み出しデータと逆のレベル
の読み出しデータが出力される場合（DB=DQ;Ｈ→Ｌまた
はＬ→Ｈ）において、前の読み出しデータがＨで後の読
み出しデータがＬの場合（DB=DQ;Ｈ→Ｌ）と、前の読み
出しデータがＬで後の読み出しデータがＨの場合（DB=D
Q;Ｌ→Ｈ）とを比べ、読み出し速度の遅い方でアクセス
タイムが決定される。
の読み出しデータが出力される場合（DB=DQ;Ｈ→Ｌまた
はＬ→Ｈ）において、前の読み出しデータがＨで後の読
み出しデータがＬの場合（DB=DQ;Ｈ→Ｌ）と、前の読み
出しデータがＬで後の読み出しデータがＨの場合（DB=D
Q;Ｌ→Ｈ）とを比べ、読み出し速度の遅い方でアクセス
タイムが決定される。
【００１１】図９に、バーＣＡＳアクセスタイムｔCA
C またはバーＯＥアクセスタイムｔOEA における、前
の読み出しデータがＬで後の読み出しデータがＨの場合
（DB=DQ;Ｌ→Ｈ）のタイムチャートを示す。
C またはバーＯＥアクセスタイムｔOEA における、前
の読み出しデータがＬで後の読み出しデータがＨの場合
（DB=DQ;Ｌ→Ｈ）のタイムチャートを示す。
【００１２】また、図１０に、バーＣＡＳアクセスタ
イムｔCAC またはバーＯＥアクセスタイムｔOEA にお
ける、前の読み出しデータがＨで後の読み出しデータが
Ｌの場合（DB=DQ;Ｈ→Ｌ）のタイムチャートを示す。
イムｔCAC またはバーＯＥアクセスタイムｔOEA にお
ける、前の読み出しデータがＨで後の読み出しデータが
Ｌの場合（DB=DQ;Ｈ→Ｌ）のタイムチャートを示す。
【００１３】電源電圧ＶDD＝５ＶのＤＲＡＭでは、一般
にＴＴＬレベル（Transistor-Transistor-Logic level
）が用いられる。ＴＴＬレベルでは、出力電圧が2.4
Ｖ以上のときＨ、0.4 Ｖ以下のときＬを表すと規定され
ている。つまり、ハイレベル出力電圧最小値ＶOH＝2.4
Ｖ、ローレベル出力電圧最大値ＶOL＝0.4 Ｖと規定され
ている。
にＴＴＬレベル（Transistor-Transistor-Logic level
）が用いられる。ＴＴＬレベルでは、出力電圧が2.4
Ｖ以上のときＨ、0.4 Ｖ以下のときＬを表すと規定され
ている。つまり、ハイレベル出力電圧最小値ＶOH＝2.4
Ｖ、ローレベル出力電圧最大値ＶOL＝0.4 Ｖと規定され
ている。
【００１４】図９において、制御信号DES がＨからＬに
切り替わってから出力データDQがＶOHに達するまでの時
間をｔH とする。一方、図１０において、制御信号DES
がＨからＬに切り替わってから出力データDQがＶOLに達
するまでの時間をｔL とする。時間ｔH と時間ｔL とを
比べると、時間ｔL の方が長いことがわかる。つまり、
図９および図１０に示すタイムチャートでは、前の読み
出しデータがＨで後の読み出しデータがＬの場合（DB=D
Q;Ｈ→Ｌ）でアクセスタイムが決定され、そのアクセス
タイムは時間ｔL になる。
切り替わってから出力データDQがＶOHに達するまでの時
間をｔH とする。一方、図１０において、制御信号DES
がＨからＬに切り替わってから出力データDQがＶOLに達
するまでの時間をｔL とする。時間ｔH と時間ｔL とを
比べると、時間ｔL の方が長いことがわかる。つまり、
図９および図１０に示すタイムチャートでは、前の読み
出しデータがＨで後の読み出しデータがＬの場合（DB=D
Q;Ｈ→Ｌ）でアクセスタイムが決定され、そのアクセス
タイムは時間ｔL になる。
【００１５】
【発明が解決しようとする課題】ところで、ＴＴＬレベ
ルにおける出力データDQの最大値は、ハイレベル出力電
圧最小値ＶOH（＝2.4 Ｖ）に誤動作を避けるためのマー
ジン分ΔＶ（0.6 Ｖ程度）を加えた値（2.4 ＋0.6 ＝３
Ｖ）であればよい。
ルにおける出力データDQの最大値は、ハイレベル出力電
圧最小値ＶOH（＝2.4 Ｖ）に誤動作を避けるためのマー
ジン分ΔＶ（0.6 Ｖ程度）を加えた値（2.4 ＋0.6 ＝３
Ｖ）であればよい。
【００１６】しかし、ＮＭＯＳトランジスタ５７のドレ
インは電源ＶDDに接続されているため、出力データDQの
実際の最大値は、電源電圧ＶDD（＝５Ｖ）からＮＭＯＳ
トランジスタ５７の閾値電圧を差し引いた値になり、約
４Ｖになる。つまり、出力データDQは、約３Ｖまで上が
れば十分であるにも関わらず、実際には約４Ｖまで上昇
している。
インは電源ＶDDに接続されているため、出力データDQの
実際の最大値は、電源電圧ＶDD（＝５Ｖ）からＮＭＯＳ
トランジスタ５７の閾値電圧を差し引いた値になり、約
４Ｖになる。つまり、出力データDQは、約３Ｖまで上が
れば十分であるにも関わらず、実際には約４Ｖまで上昇
している。
【００１７】従って、出力データDQが必要な値（ハイレ
ベル出力電圧最小値ＶOHにマージン分ΔＶを加えた値＝
３Ｖ）を越えて余分に上昇する分（４−３＝１Ｖ）だ
け、出力端子５９に接続される外部の負荷容量を余分に
チャージすることになる。その結果、消費電流が増大す
るという問題があった。
ベル出力電圧最小値ＶOHにマージン分ΔＶを加えた値＝
３Ｖ）を越えて余分に上昇する分（４−３＝１Ｖ）だ
け、出力端子５９に接続される外部の負荷容量を余分に
チャージすることになる。その結果、消費電流が増大す
るという問題があった。
【００１８】また、出力データDQが前記必要な値（ＶOH
＋ΔＶ）を越えて余分に上昇する分だけ、前の読み出し
データがＨで後の読み出しデータがＬの場合（DB=DQ;Ｈ
→Ｌ）の読み出し速度が遅くなる。つまり、図１０で
は、制御信号DES がＨからＬに切り替わってから出力デ
ータDQがＶOLに達するまでの時間ｔL が長くなっている
が、その原因の一つとして、出力データDQが前記必要な
値を越えて余分に上昇していることがあげられる。
＋ΔＶ）を越えて余分に上昇する分だけ、前の読み出し
データがＨで後の読み出しデータがＬの場合（DB=DQ;Ｈ
→Ｌ）の読み出し速度が遅くなる。つまり、図１０で
は、制御信号DES がＨからＬに切り替わってから出力デ
ータDQがＶOLに達するまでの時間ｔL が長くなっている
が、その原因の一つとして、出力データDQが前記必要な
値を越えて余分に上昇していることがあげられる。
【００１９】このように、前の読み出しデータがＨで後
の読み出しデータがＬの場合のアクセスタイムが低速化
するという問題があった。本発明は上記問題点を解決す
るためになされたものであって、その目的は、出力の高
速化を図ることが可能な出力回路を提供することにあ
る。また、本発明の別の目的は、低消費電力化を図るこ
とが可能な出力回路を提供することにある。
の読み出しデータがＬの場合のアクセスタイムが低速化
するという問題があった。本発明は上記問題点を解決す
るためになされたものであって、その目的は、出力の高
速化を図ることが可能な出力回路を提供することにあ
る。また、本発明の別の目的は、低消費電力化を図るこ
とが可能な出力回路を提供することにある。
【００２０】
【課題を解決するための手段】請求項１に記載の発明
は、データを出力する際に、ハイレベル出力とローレベ
ル出力のうち、出力される速度が遅い方のレベルを予め
出力しておくことをその要旨とする。
は、データを出力する際に、ハイレベル出力とローレベ
ル出力のうち、出力される速度が遅い方のレベルを予め
出力しておくことをその要旨とする。
【００２１】請求項２に記載の発明は、データを出力す
る際に、必要とされる論理レベルに所定のマージンを加
えたレベルを出力することをその要旨とする。請求項３
に記載の発明は、データを出力する際に、ハイレベル出
力とローレベル出力のうち、出力される速度が遅い方の
レベルを予め出力しておくと共に、必要とされる論理レ
ベルに所定のマージンを加えたレベルを出力することを
その要旨とする。
る際に、必要とされる論理レベルに所定のマージンを加
えたレベルを出力することをその要旨とする。請求項３
に記載の発明は、データを出力する際に、ハイレベル出
力とローレベル出力のうち、出力される速度が遅い方の
レベルを予め出力しておくと共に、必要とされる論理レ
ベルに所定のマージンを加えたレベルを出力することを
その要旨とする。
【００２２】
【作用】請求項１に記載の発明によれば、出力される速
度が遅い方のレベルを予め出力しておくことにより、そ
の遅い方の出力を高速化することができる。
度が遅い方のレベルを予め出力しておくことにより、そ
の遅い方の出力を高速化することができる。
【００２３】請求項２に記載の発明によれば、必要とさ
れる論理レベルに所定のマージンを加えたレベルを出力
することにより、出力のレベルが最適になる。そのた
め、出力のレベルが不要に高くなったり又は低くなった
りしない。その結果、出力の高速化および低消費電力化
を図ることができる。
れる論理レベルに所定のマージンを加えたレベルを出力
することにより、出力のレベルが最適になる。そのた
め、出力のレベルが不要に高くなったり又は低くなった
りしない。その結果、出力の高速化および低消費電力化
を図ることができる。
【００２４】請求項３に記載の発明によれば、請求項１
と請求項２とにそれぞれ記載の発明の相乗効果を得るこ
とができる。
と請求項２とにそれぞれ記載の発明の相乗効果を得るこ
とができる。
【００２５】
（第１実施例）以下、本発明を具体化した第１実施例を
図１〜図３に従って説明する。
図１〜図３に従って説明する。
【００２６】尚、本実施例において、図８および図９に
示した従来例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。図２に、ＤＲＡＭに用い
られる本実施例の出力回路を示す。
示した従来例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。図２に、ＤＲＡＭに用い
られる本実施例の出力回路を示す。
【００２７】本実施例の出力回路は、図８に示した従来
の出力回路のインバータ５６をＮＡＮＤ３に置き代える
と共に、インバータ１とＮＡＮＤ２とを新たに追加して
構成されている。
の出力回路のインバータ５６をＮＡＮＤ３に置き代える
と共に、インバータ１とＮＡＮＤ２とを新たに追加して
構成されている。
【００２８】すなわち、データバスバーDBからの読み出
しデータバーDBは、ＮＯＲ５１に入力されると共にＮＡ
ＮＤ２に入力される。また、制御信号DES は、各ＮＯＲ
５１，５２に入力されると共にインバータ１を介してＮ
ＡＮＤ２に入力される。各ＮＡＮＤ５３，５４およびＮ
ＡＮＤ２の出力は、ＮＡＮＤ３を介してプルダウン用出
力ドライバであるＮＭＯＳトランジスタ５８へ送られ
る。
しデータバーDBは、ＮＯＲ５１に入力されると共にＮＡ
ＮＤ２に入力される。また、制御信号DES は、各ＮＯＲ
５１，５２に入力されると共にインバータ１を介してＮ
ＡＮＤ２に入力される。各ＮＡＮＤ５３，５４およびＮ
ＡＮＤ２の出力は、ＮＡＮＤ３を介してプルダウン用出
力ドライバであるＮＭＯＳトランジスタ５８へ送られ
る。
【００２９】図２に、バーＲＡＳアクセスタイムｔRA
C またはカラムアドレスアクセスタイムｔAAにおけ
る、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）のタイムチャートを示す。
C またはカラムアドレスアクセスタイムｔAAにおけ
る、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）のタイムチャートを示す。
【００３０】以下、図２に従って本実施例の動作を説明
する。バーＲＡＳアクセスタイムｔRAC またはカラ
ムアドレスアクセスタイムｔAAにおける初期状態では、
データバスDB, バーDBが共にＨ（＝プリチャージレベ
ル）になっている。また、初期状態では、制御信号DES
もＨになっている。従って、各ＮＯＲ５１，５２の出力
は共にＬ、各ＮＡＮＤ５３，５４の出力は共にＨにな
り、インバータ５５の出力（ＮＭＯＳトランジスタ５７
のゲート）はＬになっている。一方、ＮＡＮＤ３の出力
（ＮＭＯＳトランジスタ５８のゲート）もＬになってい
る。そのため、各ＮＭＯＳトランジスタ５７，５８は共
にオフして出力端子５９はハイインピーダンス状態にな
る。ここで、前の読み出しデータDB，バーDBがＨである
ため、初期状態において、出力端子５９はＨになってい
る。つまり、初期状態において、出力端子５９（出力デ
ータDQ）はＨでハイインピーダンス状態になっている。
する。バーＲＡＳアクセスタイムｔRAC またはカラ
ムアドレスアクセスタイムｔAAにおける初期状態では、
データバスDB, バーDBが共にＨ（＝プリチャージレベ
ル）になっている。また、初期状態では、制御信号DES
もＨになっている。従って、各ＮＯＲ５１，５２の出力
は共にＬ、各ＮＡＮＤ５３，５４の出力は共にＨにな
り、インバータ５５の出力（ＮＭＯＳトランジスタ５７
のゲート）はＬになっている。一方、ＮＡＮＤ３の出力
（ＮＭＯＳトランジスタ５８のゲート）もＬになってい
る。そのため、各ＮＭＯＳトランジスタ５７，５８は共
にオフして出力端子５９はハイインピーダンス状態にな
る。ここで、前の読み出しデータDB，バーDBがＨである
ため、初期状態において、出力端子５９はＨになってい
る。つまり、初期状態において、出力端子５９（出力デ
ータDQ）はＨでハイインピーダンス状態になっている。
【００３１】次に、制御信号DES がＨからＬに切り替わ
ると、ＮＡＮＤ３の出力がＨとなり、ＮＭＯＳトランジ
スタ５８はオンして出力端子５９は接地側にプルダウン
され、出力データDQはＬになる。一方、インバータ５５
の出力はＬのままであるため、ＮＭＯＳトランジスタ５
７はオフしている。
ると、ＮＡＮＤ３の出力がＨとなり、ＮＭＯＳトランジ
スタ５８はオンして出力端子５９は接地側にプルダウン
され、出力データDQはＬになる。一方、インバータ５５
の出力はＬのままであるため、ＮＭＯＳトランジスタ５
７はオフしている。
【００３２】そして、制御信号DES がＨからＬに切り替
わった後で、データバスDB, バーDBに読み出しデータD
B, バーDBが現れる。ここで、後の読み出しデータはＬ
であるため、読み出しデータDBはＬ、読み出しデータバ
ーDBはＨになる。従って、出力データDQも読み出しデー
タDBに対応してＬになる。
わった後で、データバスDB, バーDBに読み出しデータD
B, バーDBが現れる。ここで、後の読み出しデータはＬ
であるため、読み出しデータDBはＬ、読み出しデータバ
ーDBはＨになる。従って、出力データDQも読み出しデー
タDBに対応してＬになる。
【００３３】このように、本実施例においては、データ
バスDB, バーDBに読み出しデータDB, バーDBが現れる前
に、ＮＭＯＳトランジスタ５８がオンして出力端子５９
が接地側にプルダウンされ、出力データDQがＬになる。
従って、データバスDB, バーDBに読み出しデータDB, バ
ーDBが現れた時点で（図２に示す時間Ｔ）、既に出力デ
ータDQがＬレベルになっている。
バスDB, バーDBに読み出しデータDB, バーDBが現れる前
に、ＮＭＯＳトランジスタ５８がオンして出力端子５９
が接地側にプルダウンされ、出力データDQがＬになる。
従って、データバスDB, バーDBに読み出しデータDB, バ
ーDBが現れた時点で（図２に示す時間Ｔ）、既に出力デ
ータDQがＬレベルになっている。
【００３４】ところが、図８に示した従来の出力回路に
おいては、図３に示すように、データバスDB, バーDBに
読み出しデータDB, バーDBが現れてから（図３に示す時
間Ｔ）、ＮＭＯＳトランジスタ５８の駆動に要する一定
時間（図３に示す時間ｔ）経過後に、出力データDQがＬ
になる。
おいては、図３に示すように、データバスDB, バーDBに
読み出しデータDB, バーDBが現れてから（図３に示す時
間Ｔ）、ＮＭＯＳトランジスタ５８の駆動に要する一定
時間（図３に示す時間ｔ）経過後に、出力データDQがＬ
になる。
【００３５】従って、バーＲＡＳアクセスタイムｔRA
C またはカラムアドレスアクセスタイムｔAAにおい
て、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）には、図８に示した従来の出力
回路に比べて本実施例の方が読み出し速度が速くなる。
C またはカラムアドレスアクセスタイムｔAAにおい
て、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）には、図８に示した従来の出力
回路に比べて本実施例の方が読み出し速度が速くなる。
【００３６】ところで、バーＲＡＳアクセスタイムｔ
RAC またはカラムアドレスアクセスタイムｔAAにおい
て、前の読み出しデータがＬで後の読み出しデータがＨ
の場合（DB=DQ;Ｌ→Ｈ）には、図８に示した従来の出力
回路と本実施例とが同じ動作を行うため、読み出し速度
は同じになる。
RAC またはカラムアドレスアクセスタイムｔAAにおい
て、前の読み出しデータがＬで後の読み出しデータがＨ
の場合（DB=DQ;Ｌ→Ｈ）には、図８に示した従来の出力
回路と本実施例とが同じ動作を行うため、読み出し速度
は同じになる。
【００３７】つまり、バーＲＡＳアクセスタイムｔRA
C またはカラムアドレスアクセスタイムｔAAにおい
て、図８に示した従来の出力回路では、図３に示すよう
に、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）でアクセスタイムが決定され
る。一方、本実施例では、図３に示すように、前の読み
出しデータがＨで後の読み出しデータがＬの場合（DB=D
Q;Ｈ→Ｌ）と、前の読み出しデータがＬで後の読み出し
データがＨの場合（DB=DQ;Ｌ→Ｈ）とを比べると、後者
の方が読み出し速度が遅くなるため、後者でアクセスタ
イムが決定される。
C またはカラムアドレスアクセスタイムｔAAにおい
て、図８に示した従来の出力回路では、図３に示すよう
に、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）でアクセスタイムが決定され
る。一方、本実施例では、図３に示すように、前の読み
出しデータがＨで後の読み出しデータがＬの場合（DB=D
Q;Ｈ→Ｌ）と、前の読み出しデータがＬで後の読み出し
データがＨの場合（DB=DQ;Ｌ→Ｈ）とを比べると、後者
の方が読み出し速度が遅くなるため、後者でアクセスタ
イムが決定される。
【００３８】従って、バーＲＡＳアクセスタイムｔRA
C またはカラムアドレスアクセスタイムｔAAにおい
て、前の読み出しデータと逆のレベルの読み出しデータ
が出力される場合（DB=DQ;Ｈ→ＬまたはＬ→Ｈ）には、
図８に示した従来の出力回路に比べて本実施例の方がア
クセスタイムが高速化する。
C またはカラムアドレスアクセスタイムｔAAにおい
て、前の読み出しデータと逆のレベルの読み出しデータ
が出力される場合（DB=DQ;Ｈ→ＬまたはＬ→Ｈ）には、
図８に示した従来の出力回路に比べて本実施例の方がア
クセスタイムが高速化する。
【００３９】次に、バーＲＡＳアクセスタイムｔRAC
またはカラムアドレスアクセスタイムｔAAにおける、
前の読み出しデータがＨで後の読み出しデータもＨの場
合（DB=DQ;Ｈ→Ｈ）について説明する。
またはカラムアドレスアクセスタイムｔAAにおける、
前の読み出しデータがＨで後の読み出しデータもＨの場
合（DB=DQ;Ｈ→Ｈ）について説明する。
【００４０】この場合、制御信号DES がＨからＬに切り
替わった後で、データバスDB, バーDBにＨの読み出しデ
ータ（DB＝Ｈ、バーDB＝Ｌ）が現れると、ＮＡＮＤ２の
出力がＨ，ＮＡＮＤ３の出力がＬになり、ＮＭＯＳトラ
ンジスタ５８がオフする。一方、インバータ５５の出力
はＬのままであるため、ＮＭＯＳトランジスタ５７はオ
フしている。従って、各ＮＭＯＳトランジスタ５７，５
８が共にオンして貫通電流が流れることはない。
替わった後で、データバスDB, バーDBにＨの読み出しデ
ータ（DB＝Ｈ、バーDB＝Ｌ）が現れると、ＮＡＮＤ２の
出力がＨ，ＮＡＮＤ３の出力がＬになり、ＮＭＯＳトラ
ンジスタ５８がオフする。一方、インバータ５５の出力
はＬのままであるため、ＮＭＯＳトランジスタ５７はオ
フしている。従って、各ＮＭＯＳトランジスタ５７，５
８が共にオンして貫通電流が流れることはない。
【００４１】また、この場合にも、制御信号DES がＨか
らＬに切り替わると、出力データDQはＨから一旦Ｌにな
る。そして、データバスDB, バーDBにＨの読み出しデー
タ（DB＝Ｈ、バーDB＝Ｌ）が現れると、出力データDQは
再びＨに戻ることになる。しかし、前記したように、ア
クセスタイムは前の読み出しデータと逆のレベルの読み
出しデータが出力される場合で決定される。従って、前
の読み出しデータがＨで後の読み出しデータもＨの場合
（DB=DQ;Ｈ→Ｈ）において、出力データDQがＨから一旦
Ｌに引かれてからＨに立ち上がっても、アクセスタイム
は図８に示す従来例のそれと変わらない。
らＬに切り替わると、出力データDQはＨから一旦Ｌにな
る。そして、データバスDB, バーDBにＨの読み出しデー
タ（DB＝Ｈ、バーDB＝Ｌ）が現れると、出力データDQは
再びＨに戻ることになる。しかし、前記したように、ア
クセスタイムは前の読み出しデータと逆のレベルの読み
出しデータが出力される場合で決定される。従って、前
の読み出しデータがＨで後の読み出しデータもＨの場合
（DB=DQ;Ｈ→Ｈ）において、出力データDQがＨから一旦
Ｌに引かれてからＨに立ち上がっても、アクセスタイム
は図８に示す従来例のそれと変わらない。
【００４２】このように、本実施例では、初期状態でデ
ータバスDB, バーDBにＨの読み出しデータが現れていな
いこと（すなわち、読み出しデータバーDBがＬでないこ
と）と、制御信号DES がＨからＬに切り替わったこと
（すなわち、出力端子５９のハイインピーダンス状態が
解除されたこと）とを検知して、プルダウン用出力ドラ
イバであるＮＭＯＳトランジスタ５８を制御している。
ータバスDB, バーDBにＨの読み出しデータが現れていな
いこと（すなわち、読み出しデータバーDBがＬでないこ
と）と、制御信号DES がＨからＬに切り替わったこと
（すなわち、出力端子５９のハイインピーダンス状態が
解除されたこと）とを検知して、プルダウン用出力ドラ
イバであるＮＭＯＳトランジスタ５８を制御している。
【００４３】その結果、本実施例によれば、バーＲＡ
ＳアクセスタイムｔRAC またはカラムアドレスアクセ
スタイムｔAAにおいて、アクセスタイムを高速化するこ
とができる。
ＳアクセスタイムｔRAC またはカラムアドレスアクセ
スタイムｔAAにおいて、アクセスタイムを高速化するこ
とができる。
【００４４】（第２実施例）以下、本発明を具体化した
第２実施例を図４〜図６に従って説明する。尚、本実施
例において、図８および図９に示した従来例と同じ構成
部材については符号を等しくしてその詳細な説明を省略
する。
第２実施例を図４〜図６に従って説明する。尚、本実施
例において、図８および図９に示した従来例と同じ構成
部材については符号を等しくしてその詳細な説明を省略
する。
【００４５】図４に、ＤＲＡＭに用いられる本実施例の
出力回路を示す。本実施例の出力回路は、図８に示した
従来の出力回路のインバータ５５をＮＯＲ１１に置き代
えると共に、インバータ１２と差動アンプ１３とを新た
に追加して構成されている。
出力回路を示す。本実施例の出力回路は、図８に示した
従来の出力回路のインバータ５５をＮＯＲ１１に置き代
えると共に、インバータ１２と差動アンプ１３とを新た
に追加して構成されている。
【００４６】差動アンプ１３は、カレントミラー形負荷
２１と差動トランジスタ対２２とＮＭＯＳトランジスタ
２３とから構成される一般的なものであり、低電位側電
源であるアースと高電位側電源ＶDDとから電源供給がな
されている。
２１と差動トランジスタ対２２とＮＭＯＳトランジスタ
２３とから構成される一般的なものであり、低電位側電
源であるアースと高電位側電源ＶDDとから電源供給がな
されている。
【００４７】そして、差動トランジスタ対２２の一方の
ゲートには基準電圧ＶREF が印加され、他方のゲートは
出力端子５９に接続されて出力データDQが印加されてい
る。また、ＮＭＯＳトランジスタ２３のゲートには、Ｎ
ＯＲ５１の出力が印加されている。さらに、差動アンプ
１３の出力ＶOUT は、インバータ１２を介してＮＯＲ１
１に入力される。
ゲートには基準電圧ＶREF が印加され、他方のゲートは
出力端子５９に接続されて出力データDQが印加されてい
る。また、ＮＭＯＳトランジスタ２３のゲートには、Ｎ
ＯＲ５１の出力が印加されている。さらに、差動アンプ
１３の出力ＶOUT は、インバータ１２を介してＮＯＲ１
１に入力される。
【００４８】従って、ＮＯＲ５１の出力がＬのときＮＭ
ＯＳトランジスタ２３はオフし、差動アンプ１３は不活
性になる。また、ＮＯＲ５１の出力がＨのときＮＭＯＳ
トランジスタ２３はオンし、差動アンプ１３は活性化す
る。そして、差動アンプ１３は活性化すると、各入力端
子（差動トランジスタ対２２の各ゲート）に印加されて
いる基準電圧ＶREF と出力データDQとを比較し、基準電
圧ＶREF の方が出力データDQより大きいとき（ＶREF ＞
DQ）には出力ＶOUT がＨになり、基準電圧ＶREF の方が
出力データDQより小さいとき（ＶREF ＜DQ）には出力Ｖ
OUT がＬになる。
ＯＳトランジスタ２３はオフし、差動アンプ１３は不活
性になる。また、ＮＯＲ５１の出力がＨのときＮＭＯＳ
トランジスタ２３はオンし、差動アンプ１３は活性化す
る。そして、差動アンプ１３は活性化すると、各入力端
子（差動トランジスタ対２２の各ゲート）に印加されて
いる基準電圧ＶREF と出力データDQとを比較し、基準電
圧ＶREF の方が出力データDQより大きいとき（ＶREF ＞
DQ）には出力ＶOUT がＨになり、基準電圧ＶREF の方が
出力データDQより小さいとき（ＶREF ＜DQ）には出力Ｖ
OUT がＬになる。
【００４９】尚、基準電圧ＶREF は、ハイレベル出力電
圧最小値ＶOH（＝2.4 Ｖ）に誤動作を避けるためのマー
ジン分ΔＶ（0.6 Ｖ程度）を加えた値（2.4 ＋0.6 ＝３
Ｖ）である。
圧最小値ＶOH（＝2.4 Ｖ）に誤動作を避けるためのマー
ジン分ΔＶ（0.6 Ｖ程度）を加えた値（2.4 ＋0.6 ＝３
Ｖ）である。
【００５０】そして、各ＮＡＮＤ５３，５４およびイン
バータ１２の出力は、ＮＯＲ１１を介してプルアップ用
出力ドライバであるＮＭＯＳトランジスタ５７へ送られ
る。図５に、バーＣＡＳアクセスタイムｔCAC または
バーＯＥアクセスタイムｔOEA における、前の読み出
しデータがＬで後の読み出しデータがＨの場合（DB=DQ;
Ｌ→Ｈ）のタイムチャートを示す。
バータ１２の出力は、ＮＯＲ１１を介してプルアップ用
出力ドライバであるＮＭＯＳトランジスタ５７へ送られ
る。図５に、バーＣＡＳアクセスタイムｔCAC または
バーＯＥアクセスタイムｔOEA における、前の読み出
しデータがＬで後の読み出しデータがＨの場合（DB=DQ;
Ｌ→Ｈ）のタイムチャートを示す。
【００５１】以下、図５に従って本実施例の動作を説明
する。バーＣＡＳアクセスタイムｔCAC またはバー
ＯＥアクセスタイムｔOEA における初期状態では、デー
タバスDB, バーDBにＨの読み出しデータ（DB＝Ｈ、バー
DB＝Ｌ）が現れている。また、初期状態では、制御信号
DES もＨになっている。従って、ＮＯＲ１１の出力（Ｎ
ＭＯＳトランジスタ５７のゲート）およびインバータ５
６の出力（ＮＭＯＳトランジスタ５８のゲート）は共に
Ｌになっている。そのため、各ＮＭＯＳトランジスタ５
７，５８は共にオフして出力端子５９はハイインピーダ
ンス状態になる。ここで、前の読み出しデータDB，バー
DBがＬであるため、初期状態において、出力端子５９は
Ｌになっている。つまり、初期状態において、出力端子
５９（出力データDQ）はＬでハイインピーダンス状態に
なっている。このとき、ＮＯＲ５１の出力がＬであるた
め、ＮＭＯＳトランジスタ１３はオフしており、差動ア
ンプ１３は不活性になっている。
する。バーＣＡＳアクセスタイムｔCAC またはバー
ＯＥアクセスタイムｔOEA における初期状態では、デー
タバスDB, バーDBにＨの読み出しデータ（DB＝Ｈ、バー
DB＝Ｌ）が現れている。また、初期状態では、制御信号
DES もＨになっている。従って、ＮＯＲ１１の出力（Ｎ
ＭＯＳトランジスタ５７のゲート）およびインバータ５
６の出力（ＮＭＯＳトランジスタ５８のゲート）は共に
Ｌになっている。そのため、各ＮＭＯＳトランジスタ５
７，５８は共にオフして出力端子５９はハイインピーダ
ンス状態になる。ここで、前の読み出しデータDB，バー
DBがＬであるため、初期状態において、出力端子５９は
Ｌになっている。つまり、初期状態において、出力端子
５９（出力データDQ）はＬでハイインピーダンス状態に
なっている。このとき、ＮＯＲ５１の出力がＬであるた
め、ＮＭＯＳトランジスタ１３はオフしており、差動ア
ンプ１３は不活性になっている。
【００５２】次に、制御信号DES がＨからＬに切り替わ
ると、ＮＯＲ５１の出力はＬからＨに切り替わり、ＮＭ
ＯＳトランジスタ１３がオンして差動アンプ１３は活性
化する。このとき、出力データDQはＬ（＝０Ｖ）である
ため基準電圧ＶREF （３Ｖ）の方が出力データDQより大
きく（ＶREF ＞DQ）、活性化した差動アンプ１３の出力
ＶOUT はＨになる。従って、ＮＯＲ１１の出力はＬから
Ｈに切り替わり、ＮＭＯＳトランジスタ５７がオンして
出力端子５９は電源ＶDD側にプルアップされ、出力デー
タDQはＬから徐々に立ち上がり始める。
ると、ＮＯＲ５１の出力はＬからＨに切り替わり、ＮＭ
ＯＳトランジスタ１３がオンして差動アンプ１３は活性
化する。このとき、出力データDQはＬ（＝０Ｖ）である
ため基準電圧ＶREF （３Ｖ）の方が出力データDQより大
きく（ＶREF ＞DQ）、活性化した差動アンプ１３の出力
ＶOUT はＨになる。従って、ＮＯＲ１１の出力はＬから
Ｈに切り替わり、ＮＭＯＳトランジスタ５７がオンして
出力端子５９は電源ＶDD側にプルアップされ、出力デー
タDQはＬから徐々に立ち上がり始める。
【００５３】そして、出力データDQが基準電圧ＶREF を
少しでも越えると（ＶREF ＜DQ）、差動アンプ１３の出
力ＶOUT はＬになる。従って、ＮＯＲ１１の出力はＨか
らＬに切り替わり、ＮＭＯＳトランジスタ５７がオフし
て出力端子５９の電源ＶDD側へのプルアップを中止し、
出力データDQの上昇は基準電圧ＶREF と同電位（＝３
Ｖ）で止まる。
少しでも越えると（ＶREF ＜DQ）、差動アンプ１３の出
力ＶOUT はＬになる。従って、ＮＯＲ１１の出力はＨか
らＬに切り替わり、ＮＭＯＳトランジスタ５７がオフし
て出力端子５９の電源ＶDD側へのプルアップを中止し、
出力データDQの上昇は基準電圧ＶREF と同電位（＝３
Ｖ）で止まる。
【００５４】ところで、図５に示す時間ｔH （制御信号
DES がＨからＬに切り替わってから出力データDQがＶOH
に達するまでの時間）は、図９に示すそれと同じであ
る。また、図６に、バーＣＡＳアクセスタイムｔCAC
またはバーＯＥアクセスタイムｔOEA における、前の
読み出しデータがＨで後の読み出しデータがＬの場合
（DB=DQ;Ｈ→Ｌ）のタイムチャートを示す。
DES がＨからＬに切り替わってから出力データDQがＶOH
に達するまでの時間）は、図９に示すそれと同じであ
る。また、図６に、バーＣＡＳアクセスタイムｔCAC
またはバーＯＥアクセスタイムｔOEA における、前の
読み出しデータがＨで後の読み出しデータがＬの場合
（DB=DQ;Ｈ→Ｌ）のタイムチャートを示す。
【００５５】本実施例では、出力データDQが前記必要な
値（ＶOH＋ΔＶ）までしか上昇しないため、制御信号DE
S がＨからＬに切り替わってから出力データDQがＶOLに
達するまでの時間ｔLAが、図１０に示す従来例の当該時
間ｔL と比べると短くなる。つまり、本実施例によれ
ば、出力データDQが前記必要な値までしか上昇しないた
め、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）の読み出し速度が速くなる。
値（ＶOH＋ΔＶ）までしか上昇しないため、制御信号DE
S がＨからＬに切り替わってから出力データDQがＶOLに
達するまでの時間ｔLAが、図１０に示す従来例の当該時
間ｔL と比べると短くなる。つまり、本実施例によれ
ば、出力データDQが前記必要な値までしか上昇しないた
め、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（DB=DQ;Ｈ→Ｌ）の読み出し速度が速くなる。
【００５６】このように、本実施例では、前の読み出し
データがＬで後の読み出しデータがＨの場合、差動アン
プ１３によって基準電圧ＶREF と出力データDQとを比較
している。そして、プルアップ用出力ドライバであるＮ
ＭＯＳトランジスタ５７を制御することにより、出力デ
ータDQが必要な値（ハイレベル出力電圧最小値ＶOHにマ
ージン分ΔＶを加えた値＝基準電圧ＶREF ＝３Ｖ）を越
えないようにしている。
データがＬで後の読み出しデータがＨの場合、差動アン
プ１３によって基準電圧ＶREF と出力データDQとを比較
している。そして、プルアップ用出力ドライバであるＮ
ＭＯＳトランジスタ５７を制御することにより、出力デ
ータDQが必要な値（ハイレベル出力電圧最小値ＶOHにマ
ージン分ΔＶを加えた値＝基準電圧ＶREF ＝３Ｖ）を越
えないようにしている。
【００５７】ところで、バーＲＡＳアクセスタイムｔ
RAC およびカラムアドレスアクセスタイムｔAAにおい
ても、本実施例は上記と同様に動作する。従って、本実
施例によれば、出力端子５９に接続される外部の負荷容
量を余分にチャージすることがなく、低消費電力化を図
ることができる。また、バーＲＡＳアクセスタイムｔ
RAC ，カラムアドレスアクセスタイムｔAA，バーＣ
ＡＳアクセスタイムｔCAC ，バーＯＥアクセスタイム
ｔOEA のいずれにおいても、前の読み出しデータがＨで
後の読み出しデータがＬの場合（DB=DQ;Ｈ→Ｌ）のアク
セスタイムを高速化することができる。
RAC およびカラムアドレスアクセスタイムｔAAにおい
ても、本実施例は上記と同様に動作する。従って、本実
施例によれば、出力端子５９に接続される外部の負荷容
量を余分にチャージすることがなく、低消費電力化を図
ることができる。また、バーＲＡＳアクセスタイムｔ
RAC ，カラムアドレスアクセスタイムｔAA，バーＣ
ＡＳアクセスタイムｔCAC ，バーＯＥアクセスタイム
ｔOEA のいずれにおいても、前の読み出しデータがＨで
後の読み出しデータがＬの場合（DB=DQ;Ｈ→Ｌ）のアク
セスタイムを高速化することができる。
【００５８】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）図７に示すように、第１実施例と第２実施例とを併
用してもよい。その場合は、両実施例の作用があいま
り、その相乗効果によってさらに優れたものになる。
ではなく、以下のように実施してもよい。 １）図７に示すように、第１実施例と第２実施例とを併
用してもよい。その場合は、両実施例の作用があいま
り、その相乗効果によってさらに優れたものになる。
【００５９】２）図８に示す従来の出力回路において
は、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（ローレベル出力）の方が、前の読み出しデータ
がＬで後の読み出しデータがＨの場合（ハイレベル出
力）より読み出し速度が遅かった。そのため、第１実施
例においては、プルダウン用出力ドライバであるＮＭＯ
Ｓトランジスタ５８を制御することにより、ローレベル
出力において出力端子５９（出力データDQ）を予めＬに
しておいた。
は、前の読み出しデータがＨで後の読み出しデータがＬ
の場合（ローレベル出力）の方が、前の読み出しデータ
がＬで後の読み出しデータがＨの場合（ハイレベル出
力）より読み出し速度が遅かった。そのため、第１実施
例においては、プルダウン用出力ドライバであるＮＭＯ
Ｓトランジスタ５８を制御することにより、ローレベル
出力において出力端子５９（出力データDQ）を予めＬに
しておいた。
【００６０】しかし、ハイレベル出力の方が、ローレベ
ル出力より読み出し速度が遅い場合もある。その場合
は、プルアップ用出力ドライバであるＮＭＯＳトランジ
スタ５７を制御することにより、ハイレベル出力におい
て出力端子５９（出力データDQ）を予めＨにしておけば
よい。
ル出力より読み出し速度が遅い場合もある。その場合
は、プルアップ用出力ドライバであるＮＭＯＳトランジ
スタ５７を制御することにより、ハイレベル出力におい
て出力端子５９（出力データDQ）を予めＨにしておけば
よい。
【００６１】３）図８に示す従来の出力回路において
は、出力データDQの最大値が、ハイレベル出力電圧最小
値ＶOHにマージン分ΔＶを加えた値（ＶOH＋ΔＶ）以上
に上昇していた。そのため、第２実施例においては、プ
ルアップ用出力ドライバであるＮＭＯＳトランジスタ５
７を制御することにより、出力データDQが当該値（ＶOH
＋ΔＶ）を上回らないようにしていた。
は、出力データDQの最大値が、ハイレベル出力電圧最小
値ＶOHにマージン分ΔＶを加えた値（ＶOH＋ΔＶ）以上
に上昇していた。そのため、第２実施例においては、プ
ルアップ用出力ドライバであるＮＭＯＳトランジスタ５
７を制御することにより、出力データDQが当該値（ＶOH
＋ΔＶ）を上回らないようにしていた。
【００６２】しかし、出力データDQの最小値が、ローレ
ベル出力電圧最大値ＶOLからマージン分ΔＶを差し引い
た値（ＶOH−ΔＶ）以下に下降する場合もある。その場
合は、プルダウン用出力ドライバであるＮＭＯＳトラン
ジスタ５８を制御することにより、出力データDQが当該
値（ＶOH−ΔＶ）を下回らないようにすればよい。
ベル出力電圧最大値ＶOLからマージン分ΔＶを差し引い
た値（ＶOH−ΔＶ）以下に下降する場合もある。その場
合は、プルダウン用出力ドライバであるＮＭＯＳトラン
ジスタ５８を制御することにより、出力データDQが当該
値（ＶOH−ΔＶ）を下回らないようにすればよい。
【００６３】４）ＮＭＯＳトランジスタ５７をＰＭＯＳ
トランジスタに置き代え、そのゲートの入力信号を反転
させてもよい。また、各ＭＯＳトランジスタをバイポー
ラトランジスタやＳＩＴ（静電誘導形トランジスタ）に
置き代えてもよい。
トランジスタに置き代え、そのゲートの入力信号を反転
させてもよい。また、各ＭＯＳトランジスタをバイポー
ラトランジスタやＳＩＴ（静電誘導形トランジスタ）に
置き代えてもよい。
【００６４】５）ＴＴＬレベルではなく他の論理レベル
に適用してもよい。 ６）ＤＲＡＭに用いられる出力回路に限らず、どのよう
な半導体装置の出力回路に適用してもよい。
に適用してもよい。 ６）ＤＲＡＭに用いられる出力回路に限らず、どのよう
な半導体装置の出力回路に適用してもよい。
【００６５】７）上記１）〜６）を適宜に組み合わせて
実施してもよい。
実施してもよい。
【００６６】
【発明の効果】以上詳述したように本発明によれば、出
力を高速化し、且つ、消費電力を低減することが可能な
出力回路を提供することができるという優れた効果があ
る。
力を高速化し、且つ、消費電力を低減することが可能な
出力回路を提供することができるという優れた効果があ
る。
【図１】本発明を具体化した第１実施例の回路図であ
る。
る。
【図２】第１実施例の動作を説明するためのタイムチャ
ートである。
ートである。
【図３】第１実施例の動作を説明するためのタイムチャ
ートである。
ートである。
【図４】本発明を具体化した第２実施例の回路図であ
る。
る。
【図５】第２実施例の動作を説明するためのタイムチャ
ートである。
ートである。
【図６】第２実施例の動作を説明するためのタイムチャ
ートである。
ートである。
【図７】第１実施例と第２実施例を併用した場合の回路
図である。
図である。
【図８】ＤＲＡＭに用いられる従来の出力回路の回路図
である。
である。
【図９】従来の出力回路の動作を説明するためのタイム
チャートである。
チャートである。
【図１０】従来の出力回路の動作を説明するためのタイ
ムチャートである。
ムチャートである。
Claims (3)
- 【請求項１】 データを出力する際に、ハイレベル出力
とローレベル出力のうち、出力される速度が遅い方のレ
ベルを予め出力しておくことを特徴とする出力回路。 - 【請求項２】 データを出力する際に、必要とされる論
理レベルに所定のマージンを加えたレベルを出力するこ
とを特徴とする出力回路。 - 【請求項３】 データを出力する際に、ハイレベル出力
とローレベル出力のうち、出力される速度が遅い方のレ
ベルを予め出力しておくと共に、必要とされる論理レベ
ルに所定のマージンを加えたレベルを出力することを特
徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298510A JPH07153271A (ja) | 1993-11-29 | 1993-11-29 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298510A JPH07153271A (ja) | 1993-11-29 | 1993-11-29 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153271A true JPH07153271A (ja) | 1995-06-16 |
Family
ID=17860657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298510A Pending JPH07153271A (ja) | 1993-11-29 | 1993-11-29 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153271A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336150B1 (ko) * | 1998-03-23 | 2002-05-09 | 가네꼬 히사시 | 고속 메모리 판독동작용 버스선 중간점 유지회로 |
| KR100390898B1 (ko) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| US6720802B2 (en) | 2001-12-07 | 2004-04-13 | Hynix Semiconductor Inc | Data output buffer |
| KR100487481B1 (ko) * | 1997-05-24 | 2005-07-29 | 삼성전자주식회사 | 데이터출력구동회로를갖는반도체메모리장치 |
| US7075339B2 (en) | 2001-09-17 | 2006-07-11 | Renesas Technology Corp. | Semiconductor output circuit device |
| JP2007200354A (ja) * | 2007-04-13 | 2007-08-09 | Fujitsu Ltd | シリアルバス高速化回路 |
-
1993
- 1993-11-29 JP JP5298510A patent/JPH07153271A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487481B1 (ko) * | 1997-05-24 | 2005-07-29 | 삼성전자주식회사 | 데이터출력구동회로를갖는반도체메모리장치 |
| KR100336150B1 (ko) * | 1998-03-23 | 2002-05-09 | 가네꼬 히사시 | 고속 메모리 판독동작용 버스선 중간점 유지회로 |
| KR100390898B1 (ko) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| US7075339B2 (en) | 2001-09-17 | 2006-07-11 | Renesas Technology Corp. | Semiconductor output circuit device |
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