JP2007200354A - シリアルバス高速化回路 - Google Patents
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Abstract
【課題】本発明は、シリアルバスで転送しようとするデータのパターンに応じてシリアルバスに接続される抵抗値を変化させてデータ転送速度を高速化するシリアルバス高速化回路を提供することを目的とする。
【解決手段】複数のデバイスが接続され、2本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、デバイスがシリアルバスに出力するデータが変化することを検出するデータ変化検出手段と、データ変化検出手段でデータが変化することが検出されたとき、データが伝送されるシリアルバスを所定レベルとする回路素子の素子定数を可変する素子定数可変手段とを有する。
【選択図】 図5
【解決手段】複数のデバイスが接続され、2本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、デバイスがシリアルバスに出力するデータが変化することを検出するデータ変化検出手段と、データ変化検出手段でデータが変化することが検出されたとき、データが伝送されるシリアルバスを所定レベルとする回路素子の素子定数を可変する素子定数可変手段とを有する。
【選択図】 図5
Description
本発明は、シリアルバス高速化回路に関し、シリアルバスのデータ転送速度を高速化するシリアルバス高速化回路に関する。
従来より、2本の信号線を用いてクロックとデータとを伝送することにより、少ない信号線数でデータ転送を行う、I2C,AccessBus,SMBus等のシリアルバスがある。このようなシリアルバスにおいては複数のデバイスを接続することができるように、各ドライブはオープンコレクタドライブ出力方式、及びワイヤードオア接続方式を採用している。
図7(A),(B)はシリアルバス回路の一例のブロック図を示す。同図中、シリアルバスの信号線10にデバイス121〜12Nそれぞれが接続される。信号線10はプルアップ抵抗Rを介して電源Vccに接続されており、この信号線10によってデータまたはクロックが転送される。ここで、デバイス121〜12Nそれぞれのトランシーバ14としてはトランジスタがオープンコレクタで使用され、各出力トランジスタのコレクタは信号線10にワイヤードオア接続されている。また、信号線10にはデバイス121〜12Nそれぞれのレシーバ16が接続されている。トランシーバ14及びレシーバ16は、デバイスの機能部18に接続されている。
ここで、デバイス121〜12Nのうちデータ転送の要求が生じたデバイスは、シリアルバスのクロック用の信号線をローレベルに立ち下げた後、図8(A)に示すクロックと同期して図8(B)に示すデータをシリアルバスのデータ用の信号線に送出する。データを転送されるデバイスではクロックの立ち上がりタイミングでデータを取り込む。
ところで、従来から、バスにおけるデータの転送速度を高速化するために、クロック周波数を可変するバスシステムがある。例えば特許文献1には、複数の装置が接続されたバスと、バスを介して転送されるデータの送出と受信のタイミングを規制する共通クロックとしてバス稼働中に周期が動的に変化するクロック信号を各装置に供給する可変周期クロック発生手段と、各データ転送動作で使用すべきクロック信号の周期をそのデータ転送動作の条件に応じて選択する手段を備えるバスシステムが記載されている。
特開昭63−81556号公報
上記のシリアルバスにおいては、データまたはクロックである信号がローレベル状態からハイレベル状態に変化するときには、信号の立ち上がり時間がプルアップ抵抗Rの抵抗値に依存する。即ち、信号線10の浮遊容量と、信号線10に接続されているデバイス121〜12Nの入出力容量の合計をCとし、プルアップ抵抗Rの抵抗値をRとすると、信号がローレベル状態からハイレベル状態に変化するときのレベルVは、時間tを用いて次式で表される。
V=Vcc(1−exp(−t/C・R))
ここで、データはクロックのエッジに対して取り込みが開始されるため、受信側においてはクロックのエッジに対するデータのセットアップタイムが充分保証される必要がある。一方、送信側においてはデータの出力はクロックのエッジからのバリッドディレイタイムとして規定されるため、少なくともこのバリッドディレイタイム+セットアップタイムがそのバスでのクロック周期の最小値となり、それ以上の高速化は不可能である。
ここで、データはクロックのエッジに対して取り込みが開始されるため、受信側においてはクロックのエッジに対するデータのセットアップタイムが充分保証される必要がある。一方、送信側においてはデータの出力はクロックのエッジからのバリッドディレイタイムとして規定されるため、少なくともこのバリッドディレイタイム+セットアップタイムがそのバスでのクロック周期の最小値となり、それ以上の高速化は不可能である。
なお、図8(B)にデータのセットアップタイム、バリッドディレイタイム、トランジションタイムそれぞれを示す。
ここで、データ転送速度の高速化のためにプルアップ抵抗Rの抵抗値を小さくすることが考えられるが、消費電力の増大、及び各デバイスのトランシーバ16のシンク電流の増大という問題が生じる。
また、特許文献1に記載のバスシステムでは、バスに接続された各装置間の距離を予め知っておき、データ転送を行う装置間の距離が近いときに高周波数のクロックを用い、距離が遠いときに低周波数のクロックを用いている。つまり、各装置間のデータ転送で用いるクロック周波数は固定で予め決まっている。このため、バスに接続される装置の追加や接続位置の変更があったときの対応に手間がかかり、また、転送しようとするデータのパターンに応じてデータ転送速度を高速化することはできない等の問題があった。
本発明は、上記の点に鑑みてなされたもので、シリアルバスで転送しようとするデータのパターンに応じてシリアルバスに接続される抵抗値を変化させてデータ転送速度を高速化するシリアルバス高速化回路を提供することを目的とする。
本発明は、複数のデバイスが接続され、2本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、
前記デバイスが前記シリアルバスに出力するデータが連続して同一値であるか否かを検出するデータパターン検出手段と、
前記データパターン検出手段でデータが連続して同一値であることが検出されたとき、前記シリアルバスに出力するクロックの周波数を高速化するクロック周波数可変手段とを有する。
前記デバイスが前記シリアルバスに出力するデータが連続して同一値であるか否かを検出するデータパターン検出手段と、
前記データパターン検出手段でデータが連続して同一値であることが検出されたとき、前記シリアルバスに出力するクロックの周波数を高速化するクロック周波数可変手段とを有する。
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
前記シリアルバス高速化回路において、
前記クロック周波数可変手段は、前記データが連続して同一値ではないことが検出されたとき、供給されるクロックを分周して前記シリアルバスに出力する。
前記クロック周波数可変手段は、前記データが連続して同一値ではないことが検出されたとき、供給されるクロックを分周して前記シリアルバスに出力する。
このように、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
前記シリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを分周する分周回路と、
前記データが連続して同一値ではないことが検出されたとき前記分周回路の出力する分周クロックを選択し、前記データが連続して同一値であることが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第1のセレクタとを有する。
前記クロック周波数可変手段は、前記供給されるクロックを分周する分周回路と、
前記データが連続して同一値ではないことが検出されたとき前記分周回路の出力する分周クロックを選択し、前記データが連続して同一値であることが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第1のセレクタとを有する。
このように、分周回路と第1のセレクタとを用いて、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することができる。
前記シリアルバス高速化回路において、
前記クロック周波数可変手段は、前記データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍して前記シリアルバスに出力する。
前記クロック周波数可変手段は、前記データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍して前記シリアルバスに出力する。
このように、データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
前記シリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを逓倍する逓倍回路と、
前記データが連続して同一値であることが検出されたとき前記逓倍回路の出力する逓倍クロックを選択し、前記データが連続して同一値ではないことが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第2のセレクタとを有する。
前記クロック周波数可変手段は、前記供給されるクロックを逓倍する逓倍回路と、
前記データが連続して同一値であることが検出されたとき前記逓倍回路の出力する逓倍クロックを選択し、前記データが連続して同一値ではないことが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第2のセレクタとを有する。
このように、逓倍回路と第2のセレクタとを用いて、データが連続して同一値であることが検出されたとき供給されるクロックを逓倍することができる。
本発明の一実施態様によるシリアルバス高速化回路は、複数のデバイスが接続され、2本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、
前記デバイスが前記シリアルバスに出力するデータが変化することを検出するデータ変化検出手段と、
前記データ変化検出手段でデータが変化することが検出されたとき、前記データが伝送されるシリアルバスを所定レベルとする回路素子の素子定数を可変する素子定数可変手段とを有する。
前記デバイスが前記シリアルバスに出力するデータが変化することを検出するデータ変化検出手段と、
前記データ変化検出手段でデータが変化することが検出されたとき、前記データが伝送されるシリアルバスを所定レベルとする回路素子の素子定数を可変する素子定数可変手段とを有する。
このように、シリアルバスに出力するデータが変化することが検出されたとき、データが伝送されるシリアルバスを所定レベルとする回路素子の素子定数を可変することにより、データのトランジションタイムを短縮でき、データ転送速度を高速化できる。
前記シリアルバス高速化回路において、
前記データ変化検出手段は、前記シリアルバスに出力するデータがローレベルからハイレベルに変化することを検出し、
前記素子定数可変手段は、前記シリアルバスのプルアップ抵抗の抵抗値を低下させる。
前記データ変化検出手段は、前記シリアルバスに出力するデータがローレベルからハイレベルに変化することを検出し、
前記素子定数可変手段は、前記シリアルバスのプルアップ抵抗の抵抗値を低下させる。
このように、シリアルバスに出力するデータがローレベルからハイレベルに変化するときシリアルバスのプルアップ抵抗の抵抗値を低下させることにより、データのトランジションタイムを短縮でき、データ転送速度を高速化できる。
本発明によれば、シリアルバスに出力するデータが変化することが検出されたとき、データが伝送されるシリアルバスを所定レベルとする回路素子の素子定数を可変することにより、データのトランジションタイムを短縮でき、データ転送速度を高速化できる。
また、シリアルバスに出力するデータがローレベルからハイレベルに変化するときシリアルバスのプルアップ抵抗の抵抗値を低下させることにより、データのトランジションタイムを短縮でき、データ転送速度を高速化できる。
以下、図面に基づいて本発明の実施形態について説明する。
図1は本発明のシリアルバス高速化回路の参考例の回路構成図を示す。同図中、デバイス20はシリアルバスの信号線に接続されており、このデバイス20の機能部22がシリアルバスに出力するデータは送信バッファ24に供給される。送信バッファ24はFIFO(ファーストインファーストアウト)で構成されされる。送信バッファ24の最終段から出力されるデータはトランシーバ26に供給される。トランシーバ26は、例えばベースに送信バッファ24よりデータを供給され、コレクタをシリアルバスのデータ用の信号線に接続され、エミッタを接地されたオープンコレクタ構成のnpnトランジスタである。
一方、送信バッファ24内の最終段の前段から出力されるデータはラッチ回路28及びイクスクルーシブオア回路(EXOR)30に供給される。ラッチ回路28は例えばD型フリップフロップで構成され、データを1ビット分遅延してイクスクルーシブオア回路30に供給する。これによって、イクスクルーシブオア回路30は、送信バッファ24内の最終段の前段から出力されるデータD−0に対して、1ビット前のデータD−1と2ビット前のデータD−2とが同一であれば値0で、異なれば値1となる信号を生成して周波数可変回路32に供給する。なお、このとき、トランシーバ26はデータD−1を出力する。
図2は周波数可変回路32の第1実施例のブロック図を示す。同図中、周波数可変回路32は端子34からクロックを供給されている。このクロックは機能部22が出力するデータの1ビット周期に等しい所定周波数であり、D型フリップフロップ36のクロック入力端子及びアンド回路40に供給される。フリップフロップ36は反転出力をデータ端子にフィードバックすることにより1/2分周回路(T型フリップフロップ)を構成しており、ここで1/2分周されたクロックはアンド回路38に供給される。
端子42にはイクスクルーシブオア回路30の出力信号が供給され、この信号はアンド回路40に供給されると共に、反転されてアンド回路38に供給される。アンド回路38,40それぞれの出力信号はオア回路44を通して端子46から出力される。これにより、イクスクルーシブオア回路30の出力信号が値0のとき端子34から供給されるクロックをフリップフロップ36で1/2分周した分周クロックが端子46から出力され、イクスクルーシブオア回路30の出力信号が値1のとき端子34から供給されるクロックが端子46からそのまま出力される。周波数可変回路32の端子46はシリアルバスのクロック用の信号線に接続されており、上記クロックがシリアルバスに送出されると共に、送信バッファ24及びラッチ回路28に供給される。
図3は図1に示す回路が出力するクロックとデータの信号タイミングチャートを示す。ここで、図3(B)に示す連続するデータD−1,D−2は値が同一であるため、これに対応する図3(A)のクロックは分周されず高速である。しかし、データD−0,D−3,D−4は値が連続しないため、これに対応するクロックは1/2分周され低速とされている。
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
図4は周波数可変回路32の第2実施例のブロック図を示す。同図中、周波数可変回路32は端子54からクロックを供給されている。このクロックは機能部22が出力するデータの2ビット周期に等しい周波数であり、PLL(フェーズロックトループ)56及びアンド回路60に供給される。PLL56は端子54からの2ビット周期のクロックを2逓倍して機能部22が出力するデータの1ビット周期に等しい周波数のクロックを生成しアンド回路58に供給する。
端子62にはイクスクルーシブオア回路30の出力信号が供給され、この信号はアンド回路58に供給されると共に、反転されてアンド回路60に供給される。アンド回路58,60それぞれの出力信号はオア回路64を通して端子66から出力される。これにより、イクスクルーシブオア回路30の出力信号が値0のとき端子54から供給されるクロックがそのまま端子66から出力され、イクスクルーシブオア回路30の出力信号が値1のときPLL56で2逓倍されたクロックが端子66から出力される。周波数可変回路32の端子46はシリアルバスのクロック用の信号線に接続されており、上記クロックがシリアルバスに送出される。
図5は本発明のシリアルバス高速化回路の一実施例の回路構成図を示す。同図中、デバイス70はシリアルバスの信号線に接続されており、このデバイス70の機能部72がシリアルバスに出力するデータは送信バッファ74に供給される。送信バッファ74は例えばD型フリップフロップで構成され、データは1ビット分遅延される。送信バッファ74の出力するデータはトランシーバ76に供給される。トランシーバ76は、例えばベースに送信バッファ74よりデータを供給され、コレクタをシリアルバスのデータ用の信号線に接続され、エミッタを接地されたオープンコレクタ構成のnpnトランジスタである。
一方、機能部72がシリアルバスに出力するデータはラッチ回路78に供給されると共に、アンド回路80に供給される。ラッチ回路78は例えばD型フリップフロップで構成され、データを1ビット分遅延してアンド回路80に反転入力する。これによって、トランシーバ76から現時点で出力されているデータD1がローレベルで、次の時点で出力されるデータD0がハイレベルであるときにのみアンド回路80はハイレベルの信号を出力する。
アンド回路80の出力信号はNチャネルFET(電解効果型トランジスタ)82のゲートに供給される。FET82のドレインはプルアップ抵抗84を介して電源Vccに接続され、ソースはシリアルバスのデータ用の信号線に接続されている。このため、トランシーバ76から現時点で出力されているデータD−1がローレベルで、次の時点で出力されるデータD−0がハイレベルであるときに、FET80がオンして、デバイス70内のプルアップ抵抗84を、デバイスの外部でシリアルバスのデータ用の信号線に接続されているプルアップ抵抗と並列に接続して、プルアップ抵抗の抵抗値を低下させる。これによって、シリアルバスのデータ用の信号線の立ち上がり時間であるデータトランジションタイムを短縮化することができ、データ転送を高速化することができる。
図6は図5に示す回路を用いた場合のシリアルバスにおけるクロックとデータのタイミングチャートを示す。図6(A)に示すクロックの立ち上がりにおいて図6(B)に示すデータが取り込まれ、図6(B)に示すハイレベルのデータD−0に先行するデータD−1がローレベルであるため、デバイス70内のプルアップ抵抗84がデバイスの外部でシリアルバスのデータ用の信号線に接続されているプルアップ抵抗と並列に接続され、データの立ち上がりが図6(B)の実線に示すように急峻となる。なお、図6(B)の破線はデバイス70内のプルアップ抵抗84がシリアルバスのデータ用の信号線に接続されない場合の波形を示している。
このように、シリアルバスに出力するデータがローレベルからハイレベルに変化するときシリアルバスのプルアップ抵抗の抵抗値を低下させることにより、データのトランジションタイムを短縮でき、データ転送速度を高速化できる。
なお、上記実施例では、ラッチ回路28とイクスクルーシブオア回路30をデータパターン検出手段の一例として用い、周波数可変回路32をクロック周波数可変手段の一例として用い、D型フリップフロップ36を分周回路の一例として用い、アンド回路38,40とオア回路44を第1のセレクタの一例として用い、PLL56を逓倍回路の一例として用い、アンド回路58,60とオア回路64を第2のセレクタの一例として用いる。また、ラッチ回路78とアンド回路80をデータ変化検出手段の一例として用い、FET82とプルアップ抵抗84を素子定数可変手段の一例として用いる。
20,70 デバイス
22,72 機能部
24,74 送信バッファ
26,76 トランシーバ
28,78 ラッチ回路
30 イクスクルーシブオア回路(EXOR)
32 周波数可変回路
36 D型フリップフロップ
38,40,58,60 アンド回路
44,64 オア回路
56 PLL
80 アンド回路
82 FET
84 プルアップ抵抗
22,72 機能部
24,74 送信バッファ
26,76 トランシーバ
28,78 ラッチ回路
30 イクスクルーシブオア回路(EXOR)
32 周波数可変回路
36 D型フリップフロップ
38,40,58,60 アンド回路
44,64 オア回路
56 PLL
80 アンド回路
82 FET
84 プルアップ抵抗
Claims (2)
- 複数のデバイスが接続され、2本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、
前記デバイスが前記シリアルバスに出力するデータが変化することを検出するデータ変化検出手段と、
前記データ変化検出手段でデータが変化することが検出されたとき、前記データが伝送されるシリアルバスを所定レベルとする回路素子の素子定数を可変する素子定数可変手段と
を有することを特徴とするシリアルバス高速化回路。 - 請求項2記載のシリアルバス高速化回路において、
前記データ変化検出手段は、前記シリアルバスに出力するデータがローレベルからハイレベルに変化することを検出し、
前記素子定数可変手段は、前記シリアルバスのプルアップ抵抗の抵抗値を低下させる
ことを特徴とするシリアルバス高速化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007106072A JP2007200354A (ja) | 2007-04-13 | 2007-04-13 | シリアルバス高速化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007106072A JP2007200354A (ja) | 2007-04-13 | 2007-04-13 | シリアルバス高速化回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04971998A Division JP3964528B2 (ja) | 1998-03-02 | 1998-03-02 | シリアルバス高速化回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007200354A true JP2007200354A (ja) | 2007-08-09 |
Family
ID=38454825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007106072A Pending JP2007200354A (ja) | 2007-04-13 | 2007-04-13 | シリアルバス高速化回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2007200354A (ja) |
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2007
- 2007-04-13 JP JP2007106072A patent/JP2007200354A/ja active Pending
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Legal Events
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Effective date: 20070507 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100511 |