JP3964528B2 - シリアルバス高速化回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルバス高速化回路に関し、シリアルバスのデータ転送速度を高速化するシリアルバス高速化回路に関する。
【０００２】
【従来の技術】
従来より、２本の信号線を用いてクロックとデータとを伝送することにより、少ない信号線数でデータ転送を行う、Ｉ2 Ｃ，ＡｃｃｅｓｓＢｕｓ，ＳＭＢｕｓ等のシリアルバスがある。このようなシリアルバスにおいては複数のデバイスを接続することができるように、各ドライブはオープンコレクタドライブ出力方式、及びワイヤードオア接続方式を採用している。
【０００３】
図７（Ａ），（Ｂ）はシリアルバス回路の一例のブロック図を示す。同図中、シリアルバスの信号線１０にデバイス１２1 〜１２N それぞれが接続される。信号線１０はプルアップ抵抗Ｒを介して電源Ｖｃｃに接続されており、この信号線１０によってデータまたはクロックが転送される。ここで、デバイス１２1 〜１２N それぞれのトランシーバ１４としてはトランジスタがオープンコレクタで使用され、各出力トランジスタのコレクタは信号線１０にワイヤードオア接続されている。また、信号線１０にはデバイス１２1 〜１２N それぞれのレシーバ１６が接続されている。トランシーバ１４及びレシーバ１６は、デバイスの機能部１８に接続されている。
【０００４】
ここで、デバイス１２1 〜１２N のうちデータ転送の要求が生じたデバイスは、シリアルバスのクロック用の信号線をローレベルに立ち下げた後、図８（Ａ）に示すクロックと同期して図８（Ｂ）に示すデータをシリアルバスのデータ用の信号線に送出する。データを転送されるデバイスではクロックの立ち上がりタイミングでデータを取り込む。
【０００５】
ところで、従来から、バスにおけるデータの転送速度を高速化するために、クロック周波数を可変するバスシステムがある。例えば特開昭６３−８１５５６号公報には、複数の装置が接続されたバスと、バスを介して転送されるデータの送出と受信のタイミングを規制する共通クロックとしてバス稼働中に周期が動的に変化するクロック信号を各装置に供給する可変周期クロック発生手段と、各データ転送動作で使用すべきクロック信号の周期をそのデータ転送動作の条件に応じて選択する手段を備えるバスシステムが記載されている。
【０００６】
【発明が解決しようとする課題】
上記のシリアルバスにおいては、データまたはクロックである信号がローレベル状態からハイレベル状態に変化するときには、信号の立ち上がり時間がプルアップ抵抗Ｒの抵抗値に依存する。即ち、信号線１０の浮遊容量と、信号線１０に接続されているデバイス１２1 〜１２N の入出力容量の合計をＣとし、プルアップ抵抗Ｒの抵抗値をＲとすると、信号がローレベル状態からハイレベル状態に変化するときのレベルＶは、時間ｔを用いて次式で表される。
【０００７】
Ｖ＝Ｖｃｃ（１−ｅｘｐ（−ｔ／Ｃ・Ｒ））
ここで、データはクロックのエッジに対して取り込みが開始されるため、受信側においてはクロックのエッジに対するデータのセットアップタイムが充分保証される必要がある。一方、送信側においてはデータの出力はクロックのエッジからのバリッドディレイタイムとして規定されるため、少なくともこのバリッドディレイタイム＋セットアップタイムがそのバスでのクロック周期の最小値となり、それ以上の高速化は不可能である。
【０００８】
なお、図８（Ｂ）にデータのセットアップタイム、バリッドディレイタイム、トランジションタイムそれぞれを示す。
ここで、データ転送速度の高速化のためにプルアップ抵抗Ｒの抵抗値を小さくすることが考えられるが、消費電力の増大、及び各デバイスのトランシーバ１６のシンク電流の増大という問題が生じる。
【０００９】
また、特開昭６３−８１５５６号公報に記載のバスシステムでは、バスに接続された各装置間の距離を予め知っておき、データ転送を行う装置間の距離が近いときに高周波数のクロックを用い、距離が遠いときに低周波数のクロックを用いている。つまり、各装置間のデータ転送で用いるクロック周波数は固定で予め決まっている。このため、バスに接続される装置の追加や接続位置の変更があったときの対応に手間がかかり、また、転送しようとするデータのパターンに応じてデータ転送速度を高速化することはできない等の問題があった。
【００１０】
本発明は、上記の点に鑑みてなされたもので、シリアルバスで転送しようとするデータのパターンに応じてクロックを変化させてデータ転送速度を高速化するシリアルバス高速化回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明は、複数のデバイスが接続され、２本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、
前記デバイスが前記シリアルバスに出力するデータが連続して同一値であるか否かを検出するデータパターン検出手段と、
前記データパターン検出手段でデータが連続して同一値であることが検出されたとき、前記シリアルバスに出力するクロックの周波数を高速化するクロック周波数可変手段とを有する。
【００１２】
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
【００１３】
請求項２に記載の発明は、請求項１記載のシリアルバス高速化回路において、前記クロック周波数可変手段は、前記データが連続して同一値ではないことが検出されたとき、供給されるクロックを分周して前記シリアルバスに出力する。このように、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
【００１４】
請求項３に記載の発明は、請求項２記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを分周する分周回路と、
前記データが連続して同一値ではないことが検出されたとき前記分周回路の出力する分周クロックを選択し、前記データが連続して同一値であることが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第１のセレクタとを有する。
【００１５】
このように、分周回路と第１のセレクタとを用いて、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することができる。
請求項４に記載の発明は、請求項１記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍して前記シリアルバスに出力する。
【００１６】
このように、データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
請求項５に記載の発明は、請求項４記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを逓倍する逓倍回路と、
前記データが連続して同一値であることが検出されたとき前記逓倍回路の出力する逓倍クロックを選択し、前記データが連続して同一値ではないことが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第２のセレクタとを有する。
【００１７】
このように、逓倍回路と第２のセレクタとを用いて、データが連続して同一値であることが検出されたとき供給されるクロックを逓倍することができる。
【００２０】
【発明の実施の形態】
図１は本発明のシリアルバス高速化回路の第１実施例の回路構成図を示す。同図中、デバイス２０はシリアルバスの信号線に接続されており、このデバイス２０の機能部２２がシリアルバスに出力するデータは送信バッファ２４に供給される。送信バッファ２４はＦＩＦＯ（ファーストインファーストアウト）で構成されされる。送信バッファ２４の最終段から出力されるデータはトランシーバ２６に供給される。トランシーバ２６は、例えばベースに送信バッファ２４よりデータを供給され、コレクタをシリアルバスのデータ用の信号線に接続され、エミッタを接地されたオープンコレクタ構成のｎｐｎトランジスタである。
【００２１】
一方、送信バッファ２４内の最終段の前段から出力されるデータはラッチ回路２８及びイクスクルーシブオア回路（ＥＸＯＲ）３０に供給される。ラッチ回路２８は例えばＤ型フリップフロップで構成され、データを１ビット分遅延してイクスクルーシブオア回路３０に供給する。これによって、イクスクルーシブオア回路３０は、送信バッファ２４内の最終段の前段から出力されるデータＤ−０に対して、１ビット前のデータＤ−１と２ビット前のデータＤ−２とが同一であれば値０で、異なれば値１となる信号を生成して周波数可変回路３２に供給する。なお、このとき、トランシーバ２６はデータＤ−１を出力する。
【００２２】
図２は周波数可変回路３２の第１実施例のブロック図を示す。同図中、周波数可変回路３２は端子３４からクロックを供給されている。このクロックは機能部２２が出力するデータの１ビット周期に等しい所定周波数であり、Ｄ型フリップフロップ３６のクロック入力端子及びアンド回路４０に供給される。フリップフロップ３６は反転出力をデータ端子にフィードバックすることにより１／２分周回路（Ｔ型フリップフロップ）を構成しており、ここで１／２分周されたクロックはアンド回路３８に供給される。
【００２３】
端子４２にはイクスクルーシブオア回路３０の出力信号が供給され、この信号はアンド回路４０に供給されると共に、反転されてアンド回路３８に供給される。アンド回路３８，４０それぞれの出力信号はオア回路４４を通して端子４６から出力される。これにより、イクスクルーシブオア回路３０の出力信号が値０のとき端子３４から供給されるクロックをフリップフロップ３６で１／２分周した分周クロックが端子４６から出力され、イクスクルーシブオア回路３０の出力信号が値１のとき端子３４から供給されるクロックが端子４６からそのまま出力される。周波数可変回路３２の端子４６はシリアルバスのクロック用の信号線に接続されており、上記クロックがシリアルバスに送出されると共に、送信バッファ２４及びラッチ回路２８に供給される。
【００２４】
図３は図１に示す回路が出力するクロックとデータの信号タイミングチャートを示す。ここで、図３（Ｂ）に示す連続するデータＤ−１，Ｄ−２は値が同一であるため、これに対応する図３（Ａ）のクロックは分周されず高速である。しかし、データＤ−０，Ｄ−３，Ｄ−４は値が連続しないため、これに対応するクロックは１／２分周され低速とされている。
【００２５】
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
【００２６】
図４は周波数可変回路３２の第２実施例のブロック図を示す。同図中、周波数可変回路３２は端子５４からクロックを供給されている。このクロックは機能部２２が出力するデータの２ビット周期に等しい周波数であり、ＰＬＬ（フェーズロックトループ）５６及びアンド回路６０に供給される。ＰＬＬ５６は端子５４からの２ビット周期のクロックを２逓倍して機能部２２が出力するデータの１ビット周期に等しい周波数のクロックを生成しアンド回路５８にに供給する。
【００２７】
端子６２にはイクスクルーシブオア回路３０の出力信号が供給され、この信号はアンド回路５８に供給されると共に、反転されてアンド回路６０に供給される。アンド回路５８，６０それぞれの出力信号はオア回路６４を通して端子６６から出力される。これにより、イクスクルーシブオア回路３０の出力信号が値０のとき端子５４から供給されるクロックがそのまま端子６６から出力され、イクスクルーシブオア回路３０の出力信号が値１のときＰＬＬ５６で２逓倍されたクロックが端子６６から出力される。周波数可変回路３２の端子４６はシリアルバスのクロック用の信号線に接続されており、上記クロックがシリアルバスに送出される。
【００２８】
図５は本発明のシリアルバス高速化回路の第２実施例の回路構成図を示す。同図中、デバイス７０はシリアルバスの信号線に接続されており、このデバイス７０の機能部７２がシリアルバスに出力するデータは送信バッファ７４に供給される。送信バッファ７４は例えばＤ型フリップフロップで構成され、データは１ビット分遅延される。送信バッファ７４の出力するデータはトランシーバ７６に供給される。トランシーバ７６は、例えばベースに送信バッファ７４よりデータを供給され、コレクタをシリアルバスのデータ用の信号線に接続され、エミッタを接地されたオープンコレクタ構成のｎｐｎトランジスタである。
【００２９】
一方、機能部７２がシリアルバスに出力するデータはラッチ回路７８に供給されると共に、アンド回路８０に供給される。ラッチ回路７８は例えばＤ型フリップフロップで構成され、データを１ビット分遅延してアンド回路８０に反転入力する。これによって、トランシーバ７６から現時点で出力されているデータＤ１がローレベルで、次の時点で出力されるデータＤ０がハイレベルであるときにのみアンド回路８０はハイレベルの信号を出力する。
【００３０】
アンド回路８０の出力信号はＮチャネルＦＥＴ（電解効果型トランジスタ）８２のゲートに供給される。ＦＥＴ８２のドレインはプルアップ抵抗８４を介して電源Ｖｃｃに接続され、ソースはシリアルバスのデータ用の信号線に接続されている。このため、トランシーバ７６から現時点で出力されているデータＤ−１がローレベルで、次の時点で出力されるデータＤ−０がハイレベルであるときに、ＦＥＴ８０がオンして、デバイス７０内のプルアップ抵抗８４を、デバイスの外部でシリアルバスのデータ用の信号線に接続されているプルアップ抵抗と並列に接続して、プルアップ抵抗の抵抗値を低下させる。これによって、シリアルバスのデータ用の信号線の立ち上がり時間であるデータトランジションタイムを短縮化することができ、データ転送を高速化することができる。
【００３１】
図６は図５に示す回路を用いた場合のシリアルバスにおけるクロックとデータのタイミングチャートを示す。図６（Ａ）に示すクロックの立ち上がりにおいて図６（Ｂ）に示すデータが取り込まれ、図６（Ｂ）に示すハイレベルのデータＤ−０に先行するデータＤ−１がローレベルであるため、デバイス７０内のプルアップ抵抗８４がデバイスの外部でシリアルバスのデータ用の信号線に接続されているプルアップ抵抗と並列に接続され、データの立ち上がりが図６（Ｂ）の実線に示すように急峻となる。なお、図６（Ｂ）の破線はデバイス７０内のプルアップ抵抗８４がシリアルバスのデータ用の信号線に接続されない場合の波形を示している。
【００３２】
このように、シリアルバスに出力するデータがローレベルからハイレベルに変化するときシリアルバスのプルアップ抵抗の抵抗値を低下させることにより、データのトランジションタイムを短縮でき、データ転送速度を高速化できる。
なお、ラッチ回路２８とイクスクルーシブオア回路３０がデータパターン検出手段に対応し、周波数可変回路３２がクロック周波数可変手段に対応し、Ｄ型フリップフロップ３６が分周回路に対応し、アンド回路３８，４０とオア回路４４が第１のセレクタに対応し、ＰＬＬ５６が逓倍回路に対応し、アンド回路５８，６０とオア回路６４が第２のセレクタに対応する。また、ラッチ回路７８とアンド回路８０がデータ変化検出手段に対応し、ＦＥＴ８２とプルアップ抵抗８４が素子定数可変手段に対応する。
【００３３】
【発明の効果】
上述の如く、請求項１に記載の発明は、デバイスが前記シリアルバスに出力するデータが連続して同一値であるか否かを検出するデータパターン検出手段と、前記データパターン検出手段でデータが連続して同一値であることが検出されたとき、前記シリアルバスに出力するクロックの周波数を高速化するクロック周波数可変手段とを有する。
【００３４】
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
【００３５】
また、請求項２に記載の発明では、クロック周波数可変手段は、前記データが連続して同一値ではないことが検出されたとき、供給されるクロックを分周して前記シリアルバスに出力する。このように、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
【００３６】
また、請求項３に記載の発明では、クロック周波数可変手段は、前記供給されるクロックを分周する分周回路と、
前記データが連続して同一値ではないことが検出されたとき前記分周回路の出力する分周クロックを選択し、前記データが連続して同一値であることが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第１のセレクタとを有する。
【００３７】
このように、分周回路と第１のセレクタとを用いて、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することができる。
また、請求項４に記載の発明では、クロック周波数可変手段は、前記データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍して前記シリアルバスに出力する。
【００３８】
このように、データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
また、請求項５に記載の発明では、クロック周波数可変手段は、前記供給されるクロックを逓倍する逓倍回路と、
前記データが連続して同一値であることが検出されたとき前記逓倍回路の出力する逓倍クロックを選択し、前記データが連続して同一値ではないことが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第２のセレクタとを有する。
【００３９】
このように、逓倍回路と第２のセレクタとを用いて、データが連続して同一値であることが検出されたとき供給されるクロックを逓倍することができる。
【図面の簡単な説明】
【図１】本発明のシリアルバス高速化回路の第１実施例の回路構成図である。
【図２】本発明のシリアルバス高速化回路における周波数可変回路の第１実施例のブロック図である。
【図３】図１に示す本発明回路が出力するクロックとデータの信号タイミングチャートである。
【図４】本発明のシリアルバス高速化回路における周波数可変回路の第２実施例のブロック図である。
【図５】本発明のシリアルバス高速化回路の第２実施例の回路構成図である。
【図６】図５に示す本発明回路が出力するクロックとデータの信号タイミングチャートである。
【図７】シリアルバス回路の一例のブロック図である。
【図８】シリアルバスのクロックとデータの信号タイミングチャートである。
【符号の説明】
２０，７０ デバイス
２２，７２ 機能部
２４，７４ 送信バッファ
２６，７６ トランシーバ
２８，７８ ラッチ回路
３０ イクスクルーシブオア回路（ＥＸＯＲ）
３２ 周波数可変回路
３６ Ｄ型フリップフロップ
３８，４０，５８，６０ アンド回路
４４，６４ オア回路
５６ ＰＬＬ
８０ アンド回路
８２ ＦＥＴ
８４ プルアップ抵抗
【発明の属する技術分野】
本発明は、シリアルバス高速化回路に関し、シリアルバスのデータ転送速度を高速化するシリアルバス高速化回路に関する。
【０００２】
【従来の技術】
従来より、２本の信号線を用いてクロックとデータとを伝送することにより、少ない信号線数でデータ転送を行う、Ｉ2 Ｃ，ＡｃｃｅｓｓＢｕｓ，ＳＭＢｕｓ等のシリアルバスがある。このようなシリアルバスにおいては複数のデバイスを接続することができるように、各ドライブはオープンコレクタドライブ出力方式、及びワイヤードオア接続方式を採用している。
【０００３】
図７（Ａ），（Ｂ）はシリアルバス回路の一例のブロック図を示す。同図中、シリアルバスの信号線１０にデバイス１２1 〜１２N それぞれが接続される。信号線１０はプルアップ抵抗Ｒを介して電源Ｖｃｃに接続されており、この信号線１０によってデータまたはクロックが転送される。ここで、デバイス１２1 〜１２N それぞれのトランシーバ１４としてはトランジスタがオープンコレクタで使用され、各出力トランジスタのコレクタは信号線１０にワイヤードオア接続されている。また、信号線１０にはデバイス１２1 〜１２N それぞれのレシーバ１６が接続されている。トランシーバ１４及びレシーバ１６は、デバイスの機能部１８に接続されている。
【０００４】
ここで、デバイス１２1 〜１２N のうちデータ転送の要求が生じたデバイスは、シリアルバスのクロック用の信号線をローレベルに立ち下げた後、図８（Ａ）に示すクロックと同期して図８（Ｂ）に示すデータをシリアルバスのデータ用の信号線に送出する。データを転送されるデバイスではクロックの立ち上がりタイミングでデータを取り込む。
【０００５】
ところで、従来から、バスにおけるデータの転送速度を高速化するために、クロック周波数を可変するバスシステムがある。例えば特開昭６３−８１５５６号公報には、複数の装置が接続されたバスと、バスを介して転送されるデータの送出と受信のタイミングを規制する共通クロックとしてバス稼働中に周期が動的に変化するクロック信号を各装置に供給する可変周期クロック発生手段と、各データ転送動作で使用すべきクロック信号の周期をそのデータ転送動作の条件に応じて選択する手段を備えるバスシステムが記載されている。
【０００６】
【発明が解決しようとする課題】
上記のシリアルバスにおいては、データまたはクロックである信号がローレベル状態からハイレベル状態に変化するときには、信号の立ち上がり時間がプルアップ抵抗Ｒの抵抗値に依存する。即ち、信号線１０の浮遊容量と、信号線１０に接続されているデバイス１２1 〜１２N の入出力容量の合計をＣとし、プルアップ抵抗Ｒの抵抗値をＲとすると、信号がローレベル状態からハイレベル状態に変化するときのレベルＶは、時間ｔを用いて次式で表される。
【０００７】
Ｖ＝Ｖｃｃ（１−ｅｘｐ（−ｔ／Ｃ・Ｒ））
ここで、データはクロックのエッジに対して取り込みが開始されるため、受信側においてはクロックのエッジに対するデータのセットアップタイムが充分保証される必要がある。一方、送信側においてはデータの出力はクロックのエッジからのバリッドディレイタイムとして規定されるため、少なくともこのバリッドディレイタイム＋セットアップタイムがそのバスでのクロック周期の最小値となり、それ以上の高速化は不可能である。
【０００８】
なお、図８（Ｂ）にデータのセットアップタイム、バリッドディレイタイム、トランジションタイムそれぞれを示す。
ここで、データ転送速度の高速化のためにプルアップ抵抗Ｒの抵抗値を小さくすることが考えられるが、消費電力の増大、及び各デバイスのトランシーバ１６のシンク電流の増大という問題が生じる。
【０００９】
また、特開昭６３−８１５５６号公報に記載のバスシステムでは、バスに接続された各装置間の距離を予め知っておき、データ転送を行う装置間の距離が近いときに高周波数のクロックを用い、距離が遠いときに低周波数のクロックを用いている。つまり、各装置間のデータ転送で用いるクロック周波数は固定で予め決まっている。このため、バスに接続される装置の追加や接続位置の変更があったときの対応に手間がかかり、また、転送しようとするデータのパターンに応じてデータ転送速度を高速化することはできない等の問題があった。
【００１０】
本発明は、上記の点に鑑みてなされたもので、シリアルバスで転送しようとするデータのパターンに応じてクロックを変化させてデータ転送速度を高速化するシリアルバス高速化回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明は、複数のデバイスが接続され、２本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、
前記デバイスが前記シリアルバスに出力するデータが連続して同一値であるか否かを検出するデータパターン検出手段と、
前記データパターン検出手段でデータが連続して同一値であることが検出されたとき、前記シリアルバスに出力するクロックの周波数を高速化するクロック周波数可変手段とを有する。
【００１２】
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
【００１３】
請求項２に記載の発明は、請求項１記載のシリアルバス高速化回路において、前記クロック周波数可変手段は、前記データが連続して同一値ではないことが検出されたとき、供給されるクロックを分周して前記シリアルバスに出力する。このように、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
【００１４】
請求項３に記載の発明は、請求項２記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを分周する分周回路と、
前記データが連続して同一値ではないことが検出されたとき前記分周回路の出力する分周クロックを選択し、前記データが連続して同一値であることが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第１のセレクタとを有する。
【００１５】
このように、分周回路と第１のセレクタとを用いて、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することができる。
請求項４に記載の発明は、請求項１記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍して前記シリアルバスに出力する。
【００１６】
このように、データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
請求項５に記載の発明は、請求項４記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを逓倍する逓倍回路と、
前記データが連続して同一値であることが検出されたとき前記逓倍回路の出力する逓倍クロックを選択し、前記データが連続して同一値ではないことが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第２のセレクタとを有する。
【００１７】
このように、逓倍回路と第２のセレクタとを用いて、データが連続して同一値であることが検出されたとき供給されるクロックを逓倍することができる。
【００２０】
【発明の実施の形態】
図１は本発明のシリアルバス高速化回路の第１実施例の回路構成図を示す。同図中、デバイス２０はシリアルバスの信号線に接続されており、このデバイス２０の機能部２２がシリアルバスに出力するデータは送信バッファ２４に供給される。送信バッファ２４はＦＩＦＯ（ファーストインファーストアウト）で構成されされる。送信バッファ２４の最終段から出力されるデータはトランシーバ２６に供給される。トランシーバ２６は、例えばベースに送信バッファ２４よりデータを供給され、コレクタをシリアルバスのデータ用の信号線に接続され、エミッタを接地されたオープンコレクタ構成のｎｐｎトランジスタである。
【００２１】
一方、送信バッファ２４内の最終段の前段から出力されるデータはラッチ回路２８及びイクスクルーシブオア回路（ＥＸＯＲ）３０に供給される。ラッチ回路２８は例えばＤ型フリップフロップで構成され、データを１ビット分遅延してイクスクルーシブオア回路３０に供給する。これによって、イクスクルーシブオア回路３０は、送信バッファ２４内の最終段の前段から出力されるデータＤ−０に対して、１ビット前のデータＤ−１と２ビット前のデータＤ−２とが同一であれば値０で、異なれば値１となる信号を生成して周波数可変回路３２に供給する。なお、このとき、トランシーバ２６はデータＤ−１を出力する。
【００２２】
図２は周波数可変回路３２の第１実施例のブロック図を示す。同図中、周波数可変回路３２は端子３４からクロックを供給されている。このクロックは機能部２２が出力するデータの１ビット周期に等しい所定周波数であり、Ｄ型フリップフロップ３６のクロック入力端子及びアンド回路４０に供給される。フリップフロップ３６は反転出力をデータ端子にフィードバックすることにより１／２分周回路（Ｔ型フリップフロップ）を構成しており、ここで１／２分周されたクロックはアンド回路３８に供給される。
【００２３】
端子４２にはイクスクルーシブオア回路３０の出力信号が供給され、この信号はアンド回路４０に供給されると共に、反転されてアンド回路３８に供給される。アンド回路３８，４０それぞれの出力信号はオア回路４４を通して端子４６から出力される。これにより、イクスクルーシブオア回路３０の出力信号が値０のとき端子３４から供給されるクロックをフリップフロップ３６で１／２分周した分周クロックが端子４６から出力され、イクスクルーシブオア回路３０の出力信号が値１のとき端子３４から供給されるクロックが端子４６からそのまま出力される。周波数可変回路３２の端子４６はシリアルバスのクロック用の信号線に接続されており、上記クロックがシリアルバスに送出されると共に、送信バッファ２４及びラッチ回路２８に供給される。
【００２４】
図３は図１に示す回路が出力するクロックとデータの信号タイミングチャートを示す。ここで、図３（Ｂ）に示す連続するデータＤ−１，Ｄ−２は値が同一であるため、これに対応する図３（Ａ）のクロックは分周されず高速である。しかし、データＤ−０，Ｄ−３，Ｄ−４は値が連続しないため、これに対応するクロックは１／２分周され低速とされている。
【００２５】
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
【００２６】
図４は周波数可変回路３２の第２実施例のブロック図を示す。同図中、周波数可変回路３２は端子５４からクロックを供給されている。このクロックは機能部２２が出力するデータの２ビット周期に等しい周波数であり、ＰＬＬ（フェーズロックトループ）５６及びアンド回路６０に供給される。ＰＬＬ５６は端子５４からの２ビット周期のクロックを２逓倍して機能部２２が出力するデータの１ビット周期に等しい周波数のクロックを生成しアンド回路５８にに供給する。
【００２７】
端子６２にはイクスクルーシブオア回路３０の出力信号が供給され、この信号はアンド回路５８に供給されると共に、反転されてアンド回路６０に供給される。アンド回路５８，６０それぞれの出力信号はオア回路６４を通して端子６６から出力される。これにより、イクスクルーシブオア回路３０の出力信号が値０のとき端子５４から供給されるクロックがそのまま端子６６から出力され、イクスクルーシブオア回路３０の出力信号が値１のときＰＬＬ５６で２逓倍されたクロックが端子６６から出力される。周波数可変回路３２の端子４６はシリアルバスのクロック用の信号線に接続されており、上記クロックがシリアルバスに送出される。
【００２８】
図５は本発明のシリアルバス高速化回路の第２実施例の回路構成図を示す。同図中、デバイス７０はシリアルバスの信号線に接続されており、このデバイス７０の機能部７２がシリアルバスに出力するデータは送信バッファ７４に供給される。送信バッファ７４は例えばＤ型フリップフロップで構成され、データは１ビット分遅延される。送信バッファ７４の出力するデータはトランシーバ７６に供給される。トランシーバ７６は、例えばベースに送信バッファ７４よりデータを供給され、コレクタをシリアルバスのデータ用の信号線に接続され、エミッタを接地されたオープンコレクタ構成のｎｐｎトランジスタである。
【００２９】
一方、機能部７２がシリアルバスに出力するデータはラッチ回路７８に供給されると共に、アンド回路８０に供給される。ラッチ回路７８は例えばＤ型フリップフロップで構成され、データを１ビット分遅延してアンド回路８０に反転入力する。これによって、トランシーバ７６から現時点で出力されているデータＤ１がローレベルで、次の時点で出力されるデータＤ０がハイレベルであるときにのみアンド回路８０はハイレベルの信号を出力する。
【００３０】
アンド回路８０の出力信号はＮチャネルＦＥＴ（電解効果型トランジスタ）８２のゲートに供給される。ＦＥＴ８２のドレインはプルアップ抵抗８４を介して電源Ｖｃｃに接続され、ソースはシリアルバスのデータ用の信号線に接続されている。このため、トランシーバ７６から現時点で出力されているデータＤ−１がローレベルで、次の時点で出力されるデータＤ−０がハイレベルであるときに、ＦＥＴ８０がオンして、デバイス７０内のプルアップ抵抗８４を、デバイスの外部でシリアルバスのデータ用の信号線に接続されているプルアップ抵抗と並列に接続して、プルアップ抵抗の抵抗値を低下させる。これによって、シリアルバスのデータ用の信号線の立ち上がり時間であるデータトランジションタイムを短縮化することができ、データ転送を高速化することができる。
【００３１】
図６は図５に示す回路を用いた場合のシリアルバスにおけるクロックとデータのタイミングチャートを示す。図６（Ａ）に示すクロックの立ち上がりにおいて図６（Ｂ）に示すデータが取り込まれ、図６（Ｂ）に示すハイレベルのデータＤ−０に先行するデータＤ−１がローレベルであるため、デバイス７０内のプルアップ抵抗８４がデバイスの外部でシリアルバスのデータ用の信号線に接続されているプルアップ抵抗と並列に接続され、データの立ち上がりが図６（Ｂ）の実線に示すように急峻となる。なお、図６（Ｂ）の破線はデバイス７０内のプルアップ抵抗８４がシリアルバスのデータ用の信号線に接続されない場合の波形を示している。
【００３２】
このように、シリアルバスに出力するデータがローレベルからハイレベルに変化するときシリアルバスのプルアップ抵抗の抵抗値を低下させることにより、データのトランジションタイムを短縮でき、データ転送速度を高速化できる。
なお、ラッチ回路２８とイクスクルーシブオア回路３０がデータパターン検出手段に対応し、周波数可変回路３２がクロック周波数可変手段に対応し、Ｄ型フリップフロップ３６が分周回路に対応し、アンド回路３８，４０とオア回路４４が第１のセレクタに対応し、ＰＬＬ５６が逓倍回路に対応し、アンド回路５８，６０とオア回路６４が第２のセレクタに対応する。また、ラッチ回路７８とアンド回路８０がデータ変化検出手段に対応し、ＦＥＴ８２とプルアップ抵抗８４が素子定数可変手段に対応する。
【００３３】
【発明の効果】
上述の如く、請求項１に記載の発明は、デバイスが前記シリアルバスに出力するデータが連続して同一値であるか否かを検出するデータパターン検出手段と、前記データパターン検出手段でデータが連続して同一値であることが検出されたとき、前記シリアルバスに出力するクロックの周波数を高速化するクロック周波数可変手段とを有する。
【００３４】
このように、デバイスがシリアルバスに出力するデータが連続して同一値であることが検出されたとき、データの値に変化がない場合はデータのバリッドディレイタイム及びトランジションタイムを省略できることを利用して、シリアルバスに出力するクロックの周波数を高速化することにより、データ転送速度を高速化できる。
【００３５】
また、請求項２に記載の発明では、クロック周波数可変手段は、前記データが連続して同一値ではないことが検出されたとき、供給されるクロックを分周して前記シリアルバスに出力する。このように、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
【００３６】
また、請求項３に記載の発明では、クロック周波数可変手段は、前記供給されるクロックを分周する分周回路と、
前記データが連続して同一値ではないことが検出されたとき前記分周回路の出力する分周クロックを選択し、前記データが連続して同一値であることが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第１のセレクタとを有する。
【００３７】
このように、分周回路と第１のセレクタとを用いて、データが連続して同一値ではないことが検出されたとき供給されるクロックを分周することができる。
また、請求項４に記載の発明では、クロック周波数可変手段は、前記データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍して前記シリアルバスに出力する。
【００３８】
このように、データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍することにより、クロックの周波数を高速化してデータ転送速度を高速化できる。
また、請求項５に記載の発明では、クロック周波数可変手段は、前記供給されるクロックを逓倍する逓倍回路と、
前記データが連続して同一値であることが検出されたとき前記逓倍回路の出力する逓倍クロックを選択し、前記データが連続して同一値ではないことが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第２のセレクタとを有する。
【００３９】
このように、逓倍回路と第２のセレクタとを用いて、データが連続して同一値であることが検出されたとき供給されるクロックを逓倍することができる。
【図面の簡単な説明】
【図１】本発明のシリアルバス高速化回路の第１実施例の回路構成図である。
【図２】本発明のシリアルバス高速化回路における周波数可変回路の第１実施例のブロック図である。
【図３】図１に示す本発明回路が出力するクロックとデータの信号タイミングチャートである。
【図４】本発明のシリアルバス高速化回路における周波数可変回路の第２実施例のブロック図である。
【図５】本発明のシリアルバス高速化回路の第２実施例の回路構成図である。
【図６】図５に示す本発明回路が出力するクロックとデータの信号タイミングチャートである。
【図７】シリアルバス回路の一例のブロック図である。
【図８】シリアルバスのクロックとデータの信号タイミングチャートである。
【符号の説明】
２０，７０ デバイス
２２，７２ 機能部
２４，７４ 送信バッファ
２６，７６ トランシーバ
２８，７８ ラッチ回路
３０ イクスクルーシブオア回路（ＥＸＯＲ）
３２ 周波数可変回路
３６ Ｄ型フリップフロップ
３８，４０，５８，６０ アンド回路
４４，６４ オア回路
５６ ＰＬＬ
８０ アンド回路
８２ ＦＥＴ
８４ プルアップ抵抗
Claims (5)
- 複数のデバイスが接続され、２本の信号線を用いてクロックと同期したデータをシリアルに伝送するシリアルバスにおけるデータ転送速度を高速化するシリアルバス高速化回路であって、
前記デバイスが前記シリアルバスに出力するデータが連続して同一値であるか否かを検出するデータパターン検出手段と、
前記データパターン検出手段でデータが連続して同一値であることが検出されたとき、前記シリアルバスに出力するクロックの周波数を高速化するクロック周波数可変手段と
を有することを特徴とするシリアルバス高速化回路。 - 請求項１記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記データが連続して同一値ではないことが検出されたとき、供給されるクロックを分周して前記シリアルバスに出力することを特徴とするシリアルバス高速化回路。 - 請求項２記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを分周する分周回路と、
前記データが連続して同一値ではないことが検出されたとき前記分周回路の出力する分周クロックを選択し、前記データが連続して同一値であることが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第１のセレクタと
を有することを特徴とするシリアルバス高速化回路。 - 請求項１記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記データが連続して同一値であることが検出されたとき、供給されるクロックを逓倍して前記シリアルバスに出力することを特徴とするシリアルバス高速化回路。 - 請求項４記載のシリアルバス高速化回路において、
前記クロック周波数可変手段は、前記供給されるクロックを逓倍する逓倍回路と、
前記データが連続して同一値であることが検出されたとき前記逓倍回路の出力する逓倍クロックを選択し、前記データが連続して同一値ではないことが検出されたとき前記供給されるクロックを選択して前記シリアルバスに出力する第２のセレクタと
を有することを特徴とするシリアルバス高速化回路。
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