DE69831652T2

DE69831652T2 - Serielle Busbeschleunigungsschaltung

Info

Publication number: DE69831652T2
Application number: DE69831652T
Authority: DE
Inventors: Naoyuki Kawasaki-shi Kanagawa Inoue
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-02
Filing date: 1998-10-05
Publication date: 2006-03-16
Anticipated expiration: 2018-10-06
Also published as: JP3964528B2; EP1594067A1; EP0940758A2; EP0940758A3; CN1107914C; US6140850A; DE69831652D1; CN1227933A; JPH11250006A; EP0940758B1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft im allgemeinen Seriellbusbeschleunigungsschaltungen und im besonderen eine Seriellbusbeschleunigungsschaltung, die eine Datenübertragungsrate eines seriellen Busses erhöht.
Herkömmlicherweise führen serielle Busse wie etwa der I^ZC-Access-Bus und der SM-Bus Datenübertragungen unter Verwendung einer kleinen Anzahl von Signalleitungen aus, indem ein Takt und Daten unter Einsatz von zwei Signalleitungen übertragen werden. In solch einem seriellen Bus wird für jeden Treiber ein Treiberausgangssystem mit offenem Kollektor und ein durch ODER-Funktion verknüpftes Verbindungssystem verwendet, so daß eine Vielzahl von Vorrichtungen mit dem seriellen Bus verbunden werden kann.
1A und 1B sind Blockdiagramme, die ein Beispiel für eine Seriellbusschaltung zeigen. In 1A sind Vorrichtungen 12₁ bis 12_N mit einer Signalleitung 10 eines seriellen Busses verbunden. Die Signalleitung 10 ist über einen Pull-up-widerstand R mit einer Energiezufuhr Vcc verbunden, und die Daten oder der Takt werden unter Verwendung dieser Signalleitung 10 übertragen. In jeder der Vorrichtungen 12₁ bis 12_N verwendet ein Transceiver 16, der in 1B gezeigt ist, einen Transistor mit offenem Kollektor, und ein Kollektor eines Ausgangstransistors ist mit der Signalleitung 10 durch eine Verbindung mit ODER-Verknüpfung verbunden. Zusätzlich hat jede der Vorrichtungen 12₁ bis 12_N einen Empfänger 14, der mit der Signalleitung 10 verbunden ist. In jeder der Vorrichtungen 12₁ bis 12_N sind der Transceiver 16 und der Empfänger 14 mit einem Funktionsteil 18 verbunden.
Eine der Vorrichtungen 12₁ bis 12_N , in der eine Datenübertragungsanfrage erzeugt wird, setzt eine Taktsignalleitung des seriellen Busses auf einen L-Pegel und sendet Daten, die in 2(B) gezeigt sind, synchron mit einem in 2(A) gezeigten Takt zu einer Datensignalleitung des seriellen Busses. Eine andere der Vorrichtungen 12₁ bis 12_N , die die Daten empfängt, nimmt die Daten bei einer ansteigenden Zeitlage des Taktes auf.
Herkömmlicherweise gibt es ein Bussystem, das eine Taktfrequenz variiert, um die Datenübertragungsrate des Busses zu erhöhen. Zum Beispiel wird in der japanischen offengelegten Patentanmeldung Nr. 63-81556 ein Bussystem vorgeschlagen, das versehen ist mit einem Bus, der mit einer Vielzahl von Vorrichtungen verbunden ist, einem Erzeugungsmittel eines Taktes mit variabler Periode, zum Zuführen, zu jeder der Vorrichtungen, als gemeinsamen Takt, der Sende- und Empfangszeitlagen der über den Bus übertragenen Daten begrenzt, eines Taktsignals, das eine Periode hat, die sich während der Operation des Busses dynamisch verändert, und einem Selektionsmittel zum Selektieren der Periode des Taktsignals, das für jede Datenübertragungsoperation zu verwenden ist, in Abhängigkeit von einer Datenübertragungsoperationsbedingung.
Wenn in dem oben beschriebenen seriellen Bus das Signal, wie etwa die Daten und der Takt, einen Übergang von einem L-Pegel-Zustand zu einem H-Pegel-Zustand vollziehen, hängt die Signalanstiegszeit von dem widerstandswert des Pull-up-Widerstandes R ab. Mit anderen Worten, falls eine Gesamtkapazität aus einer Streukapazität der Signalleitung 10 und Eingangs-/Ausgangskapazitäten der Vorrichtungen 12₁ bis 12_N , die mit der Signalleitung 10 verbunden sind, mit C bezeichnet wird und der Widerstandswert des Pull-up-Widerstandes R mit R bezeichnet wird, kann ein Pegel V des Signals, wenn das Signal den Übergang von dem L-Pegel-Zustand zu dem H-Pegel-Zustand vollzieht, durch die folgende Formel beschrieben werden, wobei t die Zeit bezeichnet. V = Vcc(1 – exp(–t/C·R))
Die Eingabe der Daten wird bezüglich der Flanke des Taktes gestartet, und auf der Empfangsseite muß eine ausreichende Einstellzeit der Daten bezüglich der Flanke des Taktes gewährleistet sein. Andererseits ist auf der Sendeseite die Datenausgabe durch eine gültige Verzögerungszeit ab der Flanke des Taktes vorgeschrieben. Daher bildet wenigstens eine Summe aus der gültigen Verzögerungszeit und der Einstellzeit einen Minimalwert der Taktperiode auf dem Bus, unter der Annahme, daß die Datenflugzeit und Übergangszeit gleich Null sind, und es ist unmöglich, die Datenübertragungsrate weiter zu erhöhen.
2(B) zeigt die Einstellzeit, die gültige Verzögerungszeit und eine Übergangszeit der Daten bezüglich des in 2(A) gezeigten Taktes.
Es ist denkbar, den Widerstandswert des Pull-up-Widerstandes R zu reduzieren, um die Datenübertragungsrate zu erhöhen, aber dies würde zu solchen Problemen wie einem erhöhten Energieverbrauch und einem erhöhten Senkenstrom des Transceivers 16 von jeder Vorrichtung führen.
In dem Bussystem, das in der japanischen offengelegten Patentanmeldung Nr. 63-81556 vorgeschlagen wird, sind die Abstände zwischen jeder der Vorrichtungen, die mit dem Bus verbunden sind, im voraus bekannt, und ein Hochfrequenztakt wird verwendet, wenn der Abstand zwischen den Vorrichtungen, die die Daten übertragen, kurz ist, und ein Niederfrequenztakt wird verwendet, wenn der Abstand zwischen den Vorrichtungen, die die Daten übertragen, lang ist. Mit anderen Worten, die für die Datenübertragung zwischen zwei Vorrichtungen verwendete Taktfrequenz wird im voraus festgelegt. Aus diesem Grund existiert das Problem, daß es schwierig und mühsam ist, eine Abwandlung des Systems zu bewältigen, wie beispielsweise das Hinzufügen einer Vorrichtung, die mit dem Bus verbunden ist, und eine Veränderung einer Position, an der die Vorrichtung mit dem Bus verbunden ist. Zusätzlich ist das Problem vorhanden, daß es unmöglich ist, die Datenübertragungsrate in Abhängigkeit von einem Muster der zu übertragenden Daten zu erhöhen.
ZUSAMMENFASSUNG DER ERFINDUNG
Daher ist es eine allgemeine Aufgabe der vorliegenden Erfindung, eine neue und brauchbare Seriellbusbeschleunigungsschaltung vorzusehen, bei der die oben beschriebenen Probleme eliminiert sind.
Ein anderes und spezifischeres Ziel der vorliegenden Erfindung ist es, eine Seriellbusbeschleunigungsschaltung vorzusehen, die die Datenübertragungsrate angesichts der obigen Probleme erhöhen kann, indem der Takt oder der mit dem seriellen Bus verbundene Widerstand in Abhängigkeit von dem Muster der Daten, die unter Verwendung des seriellen Busses zu übertragen sind, variiert wird.
Die Erfindung ist in dem unabhängigen Anspruch definiert, auf den jetzt Bezug genommen werden sollte. Vorteilhafte Ausführungsformen sind in den Unteransprüchen angegeben.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A und 1B sind Blockdiagramme, die ein Beispiel für eine Seriellbusschaltung zeigen;
2(A) und 2(B) sind Zeitlagendiagramme, die einen Takt und Daten auf einem seriellen Bus zeigen;
3 ist ein Schaltungsdiagramm, das eine erste Ausführungsform einer Seriellbusbeschleunigungsschaltung gemäß der vorliegenden Erfindung zeigt;
4 ist ein Blockdiagramm, das eine erste Ausführungsform einer Frequenzvariationsschaltung der Seriellbusbeschleunigungsschaltung gemäß der vorliegenden Erfindung zeigt;
5(A) und 5(B) sind Zeitlagendiagramme, die einen Takt und Daten zeigen, die von der Schaltung der vorliegenden Erfindung ausgegeben werden, die in 3 gezeigt ist;
6 ist ein Blockdiagramm, das eine zweite Ausführungsform der Frequenzvariationsschaltung der Seriellbusbeschleunigungsschaltung gemäß der vorliegenden Erfindung zeigt;
7 ist ein Schaltungsdiagramm, das eine zweite Ausführungsform der Seriellbusbeschleunigungsschaltung gemäß der vorliegenden Erfindung zeigt; und
8(A) und 8(B) sind Zeitlagendiagramme, die einen Takt und Daten zeigen, die von der Schaltung der vorliegenden Erfindung ausgegeben werden, die in 7 gezeigt ist.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
3 ist ein Schaltungsdiagramm, das eine erste Ausführungsform einer Seriellbusbeschleunigungsschaltung gemäß der vorliegenden Erfindung zeigt. In 3 ist eine Vorrichtung 20 mit Signalleitungen eines seriellen Busses verbunden, und Daten, die von einem Funktionsteil 22 dieser Vorrichtung 20 an den seriellen Bus ausgegeben werden, werden einem Sendepuffer 24 zugeführt. Der Sendepuffer 24 ist als FIFO-(First-In-First-Out)-Puffer gebildet. Die Daten, die von einer Endstufe des Sendepuffers 24 ausgegeben werden, werden einem Transceiver 26 zugeführt. Der Transceiver 26 ist zum Beispiel aus einem npn-Transistor mit offenem Kollektor gebildet, der eine Basis hat, die die Daten von dem Sendepuffer 24 empfängt, einen Kollektor, der mit einer Datensignalleitung des seriellen Busses zum Übertragen der Daten verbunden ist, und einen Emitter, der geerdet ist.
Andererseits werden die Daten, die von einer Stufe vor der Endstufe des Sendepuffers 24 ausgegeben werden, einer Verriegelungsschaltung 28 und einer Exklusiv-ODER-(EXOR)-Schaltung 30 zugeführt. Die Verriegelungsschaltung 28 ist zum Beispiel aus einem D-Typ-Flipflop gebildet und verzögert die Daten um 1 Bit, bevor die Daten der Exklusiv-ODER-Schaltung 30 zugeführt werden. In bezug auf Daten D-0, die von der Stufe vor der Endstufe des Sendepuffers 24 ausgegeben werden, erzeugt daher die Exklusiv-ODER-Schaltung 30 ein Signal, das einen Wert 1 annimmt, falls Daten D-1 von 1 Bit zuvor und Daten D-2 von 2 Bits zuvor dieselben sind, und einen Wert 0 annimmt, falls die Daten D-1 und D-2 verschieden sind. Das Ausgangssignal der Exklusiv-ODER-Schaltung 30 wird einer Frequenzvariationsschaltung 32 zugeführt. In diesem Zustand gibt der Transceiver 26 die Daten D-1 aus.
4 ist ein Blockdiagramm, das eine erste Ausführungsform der Frequenzvariationsschaltung 32 zeigt. In 4 empfängt die Frequenzvariationsschaltung 32 einen Takt von einem Anschluß 34. Dieser Takt hat eine vorbestimmte Frequenz, die einer Ausgabe mit höherer Datenübertragungsrate für den Bus gleich ist. Der Takt wird einem Takteingangsanschluß des D-Typ-Flipflops 36 und einer UND-Schaltung 40 zugeführt. Eine invertierte Ausgabe des D-Typ-Flipflops 36 wird zu einem Datenanschluß des D-Typ-Flipflops 36 zurückgeführt, wodurch eine 1/2-Frequenzteilungsschaltung (T-Typ-Flipflop) gebildet wird. Der Takt wird deshalb durch 1/2 frequenzgeteilt und einer UND-Schaltung 38 zugeführt.
Das Ausgangssignal der Exklusiv-ODER-Schaltung 30 wird einem Anschluß 42 zugeführt. Das Signal von dem Anschluß 42 wird der UND-Schaltung 40 zugeführt und ferner invertiert und der UND-Schaltung 38 zugeführt. Ausgangssignale der UND-Schaltungen 38 und 40 werden einer ODER-Schaltung 44 zugeführt, und ein Ausgangssignal der ODER-Schaltung 44 wird von einem Anschluß 46 ausgegeben. wenn das Ausgangssignal der Exklusiv-ODER-Schaltung 30 einen Wert 0 hat, wird der Takt von dem Anschluß 34 in dem D-Typ-Flipflop 36 durch 1/2 frequenzgeteilt und von dem Anschluß 46 ausgegeben. Wenn das Ausgangssignal der Exklusiv-ODER-Schaltung 30 andererseits den wert 1 hat, wird der Takt von dem Anschluß 34 von dem Anschluß 46 so ausgegeben wie er ist. Der Anschluß 46 der Frequenzvariationsschaltung 32 ist mit einer Taktsignalleitung des seriellen Busses verbunden. Daher wird der oben beschriebene Takt zu dem seriellen Bus gesendet und dem Sendepuffer 24 und der Verriegelungsschaltung 28 zugeführt.
5(A) und 5(B) sind Zeitlagendiagramme, die den Takt und die Daten zeigen, die von der in 3 gezeigten Schaltung ausgegeben werden. Da konsekutive Daten D-1 und D-2, die in 5(B) gezeigt sind, konsekutiv denselben Wert annehmen, wird der entsprechende Takt, der in 5(A) gezeigt ist, nicht frequenzgeteilt, und er hat eine hohe Frequenz. Jedoch nehmen die Daten D-0, D-3 und D-4 nicht konsekutiv denselben Wert an, und der entsprechende Takt wird durch 1/2 frequenzgeteilt, und er hat eine niedrige Frequenz.
Wenn detektiert wird, daß die Daten, die von der Vorrichtung an den seriellen Bus ausgegeben werden, konsekutiv denselben Wert annehmen, kann deshalb der Fakt genutzt werden, daß die gültige Verzögerungszeit und die Übergangszeit der Daten in dem Fall weggelassen werden können, wenn sich der Datenwert nicht verändert, und die Frequenz des Taktes, der an den seriellen Bus ausgegeben wird, wird erhöht, um die Datenübertragungsrate zu erhöhen.
6 ist ein Blockdiagramm, das eine zweite Ausführungsform der Frequenzvariationsschaltung 32 zeigt. In 6 empfängt die Frequenzvariationsschaltung 32 einen Takt von einem Anschluß 54. Dieser Takt hat eine vorbestimmte Frequenz, die der Ausgabe mit niedrigerer Datenübertragungsrate für den Bus gleich ist. Der Takt wird einer PLL-(Phasenregelkreis)-Schaltung 56 und einer UND-Schaltung 60 zugeführt. Die PLL-Schaltung 56 vervielfacht die Frequenz des Taktes mit der 2-Bit-Periode von dem Anschluß 54 mit 2 und erzeugt einen Takt mit einer Frequenz, die einer 1-Bit-Periode der Daten gleich ist, die von dem Funktionsteil 22 ausgegeben werden. Der Takt wird deshalb einer Frequenzver vielfachung mit 2 unterzogen und einer UND-Schaltung 58 zugeführt.
Das Ausgangssignal der Exklusiv-ODER-Schaltung 30 wird einem Anschluß 62 zugeführt. Das Signal von dem Anschluß 62 wird der UND-Schaltung 58 zugeführt und ferner invertiert und der UND-Schaltung 60 zugeführt. Ausgangssignale der UND-Schaltungen 58 und 60 werden einer ODER-Schaltung 64 zugeführt, und ein Ausgangssignal der ODER-Schaltung 64 wird von einem Anschluß 66 ausgegeben. Daher wird, wenn das Ausgangssignal der Exklusiv-ODER-Schaltung 30 einen Wert 1 hat, der Takt von dem Anschluß 54 in der PLL-Schaltung 56 mit 2 frequenzvervielfacht und von dem Anschluß 66 ausgegeben. Wenn das Ausgangssignal der Exklusiv-ODER-Schaltung 30 andererseits den Wert 0 hat, wird der Takt von dem Anschluß 54 von dem Anschluß 66 so ausgegeben wie er ist. Der Anschluß 66 der Frequenzvariationsschaltung 32 ist mit einer Taktsignalleitung des seriellen Busses verbunden, und der oben beschriebene Takt wird zu dem seriellen Bus gesendet.
7 ist ein Schaltungsdiagramm, das eine zweite Ausführungsform der Seriellbusbeschleunigungsschaltung gemäß der vorliegenden Erfindung zeigt. In 7 ist eine Vorrichtung 70 mit Signalleitungen eines seriellen Busses verbunden, und Daten, die von einem Funktionsteil 72 dieser Vorrichtung 70 an den seriellen Bus ausgegeben werden, werden einem Sendepuffer 74 zugeführt. Der Sendepuffer 74 ist zum Beispiel aus einem D-Typ-Flipflop gebildet und verzögert die Daten um 1 Bit. Die Daten, die von dem Sendepuffer 74 ausgegeben werden, werden einem Transceiver 76 zugeführt. Der Transceiver 76 ist zum Beispiel aus einem npn-Transistor mit offenem Kollektor gebildet, der eine Basis hat, die die Daten von dem Sendepuffer 74 empfängt, einen Kollektor, der mit einer Datensignalleitung des seriellen Busses zum Übertragen der Daten verbunden ist, und einen Emitter, der geerdet ist.
Andererseits werden die Daten, die von dem Funktionsteil 72 an den seriellen Bus auszugeben sind, einer Verriegelungsschaltung 78 und einer UND-Schaltung 80 zugeführt. Die Verriegelungsschaltung 78 ist zum Beispiel aus einem D-Typ-Flipflop gebildet und verzögert die Daten um 1 Bit. Eine Ausgabe dieser Verriegelungsschaltung 78 wird einem invertierenden Eingangsanschluß der UND-Schaltung 80 zugeführt. Daher gibt die UND-Schaltung 80 ein H-Pegel-Signal nur dann aus, wenn Daten D-1, die von dem Transceiver 76 zu einem gegenwärtigen Zeitpunkt ausgegeben werden, einen L-Pegel haben und Daten D-0, die zu einem nächsten Zeitpunkt ausgegeben werden, einen H-Pegel haben.
Das Ausgangssignal der UND-Schaltung 80 wird einem Gate eines N-Kanal-FET (Feldeffekttransistor) 82 zugeführt. Ein Drain des FET 82 ist über einen Pull-up-Widerstand 84 mit einer Energiezufuhr Vcc verbunden, und eine Source des FET 82 ist mit der Datensignalleitung des seriellen Busses verbunden. Wenn die Daten D-1, die von dem Transceiver 76 zu dem gegenwärtigen Zeitpunkt ausgegeben werden, einen L-Pegel haben und die Daten D-0, die zu dem nächsten Zeitpunkt ausgegeben werden, einen H-Pegel haben, wird aus diesem Grund der FET 80 EINgeschaltet, und er verbindet den Pull-up-Widerstand 84 innerhalb der Vorrichtung 70 parallel mit einem Pull-up-Widerstand, der mit der Datensignalleitung des seriellen Busses außerhalb der Vorrichtung 70 verbunden ist, um den Widerstandswert des Pull-up-Widerstandes zu reduzieren. Als Resultat ist es möglich, die Datenübergangszeit zu reduzieren, das heißt, die Anstiegszeit der Datensignallei tung des seriellen Busses, um dadurch die Datenübertragungsrate zu erhöhen.
8(A) und 8(B) sind Zeitlagendiagramme, die den Takt und die Daten auf dem seriellen Bus zeigen, wenn die in 7 gezeigte Schaltung verwendet wird. Die in 8(B) gezeigten Daten werden beim Anstieg des Taktes eingegeben, der in 8(A) gezeigt ist. Da die Daten D-1, die den H-Pegel-Daten D-0 vorausgehen, die in 8(B) gezeigt sind, einen L-Pegel haben, wird der Pull-up-Widerstand 84 innerhalb der Vorrichtung 70 parallel mit dem Pull-up-Widerstand verbunden, der mit der Datensignalleitung des seriellen Busses außerhalb der Vorrichtung 70 verbunden ist, und der Anstieg der Daten wird steil, wie es durch eine durchgehende Linie in 8(B) gezeigt ist. In 8(B) gibt eine gestrichelte Linie die Signalwellenform für den Fall an, wenn der Pull-up-Widerstand 84 innerhalb der Vorrichtung 70 nicht mit der Datensignalleitung des seriellen Busses verbunden wird.
Durch Reduzieren des Widerstandswertes des Pull-up-Widerstandes des seriellen Busses, wenn die Daten, die an den seriellen Bus ausgegeben werden, einen Übergang von dem L-Pegel zu dem H-Pegel vollziehen, ist es deshalb möglich, die Datenübergangszeit zu reduzieren und die Datenübertragungsrate zu erhöhen.
Die Verriegelungsschaltung 28 und die Exklusiv-ODER-Schaltung 30 entsprechen dem Datenmusterdetektionsmittel, und die Frequenzvariationsschaltung 32 entspricht dem Taktfrequenzvariationsmittel. Das D-Typ-Flipflop 36 entspricht der Frequenzteilungsschaltung. Die UND-Schaltungen 38 und 40 und die ODER-Schaltung 44 entsprechen dem ersten Selektor, und die PLL-Schaltung 56 entspricht der Frequenzvervielfa chungsschaltung. Die UND-Schaltungen 58 und 60 und die ODER-Schaltung 64 entsprechen dem zweiten Selektor. Zusätzlich entsprechen die Verriegelungsschaltung 78 und die UND-Schaltung 80 dem Datenübergangsdetektionsmittel, und der FET 82 und der Pull-up-Widerstand 84 entsprechen dem Elementkonstanten-Variationsmittel (element constant varying means].
Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, sondern verschiedene Veränderungen und Abwandlungen können vorgenommen werden, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Seriellbusbeschleunigungsschaltung zum Erhöhen einer Datenübertragungsrate eines seriellen Busses, der mit einer Vielzahl von Vorrichtungen gekoppelt ist und Daten synchron mit einem Takt unter Verwendung zweier Signalleitungen seriell überträgt, gekennzeichnet durch: ein Datenmusterdetektionsmittel (28, 30) zum Detektieren, ob die Daten, die von einer der Vorrichtungen an den seriellen Bus ausgegeben werden, konsekutiv denselben Wert annehmen oder nicht; und ein Taktfrequenzvariationsmittel (32) zum Erhöhen einer Frequenz des Taktes, der an den seriellen Bus ausgegeben wird, wenn das Datenmusterdetektionsmittel detektiert, daß die Daten konsekutiv denselben Wert annehmen.
Seriellbusbeschleunigungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß: das Taktfrequenzvariationsmittel (32) die Frequenz des Taktes teilt und einen frequenzgeteilten Takt an den seriellen Bus ausgibt, wenn das Datenmusterdetektionsmittel detektiert, daß die Daten konsekutiv nicht denselben Wert annehmen.
Seriellbusbeschleunigungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das Taktfrequenzvariationsmittel (32) umfaßt: eine Frequenzteilungsschaltung (36), die die Frequenz des Taktes teilt; und einen ersten Selektor (38, 40, 44), der den frequenzgeteilten Takt, der von der Frequenzteilungsschaltung ausge geben wird, selektiert und an den seriellen Bus ausgibt, wenn das Datenmusterdetektionsmittel detektiert, daß die Daten konsekutiv nicht denselben Wert annehmen, und den Takt selektiert und an den seriellen Bus ausgibt, wenn das Datenmusterdetektionsmittel detektiert, daß die Daten konsekutiv denselben Wert annehmen.
Seriellbusbeschleunigungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß: das Taktfrequenzvariationsmittel (32) die Frequenz des Taktes vervielfacht und einen frequenzvervielfachten Takt an den seriellen Bus ausgibt, wenn das Datenmusterdetektionsmittel detektiert, daß die Daten konsekutiv denselben Wert annehmen.
Seriellbusbeschleunigungsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Taktfrequenzvariationsmittel (32) umfaßt: eine Frequenzvervielfachungsschaltung (56), die die Frequenz des Taktes vervielfacht; und einen zweiten Selektor (58, 60, 64), der den frequenzvervielfachten Takt, der von der Frequenzvervielfachungsschaltung ausgegeben wird, selektiert und an den seriellen Bus ausgibt, wenn das Datenmusterdetektionsmittel detektiert, daß die Daten konsekutiv denselben Wert annehmen, und den Takt selektiert und an den seriellen Bus ausgibt, wenn das Datenmusterdetektionsmittel detektiert, daß die Daten konsekutiv nicht denselben Wert annehmen.