KR100785286B1 - 동기식전송시스템의 인터페이스용 변환회로 - Google Patents

Abstract

본 발명은 동기식 전송시스템에 관한 것으로，보다　구체적으로는　 서로 다른 전송률을 가지는 데이터버스간에 데이터를 전송할 때 기본 클럭과 이 기본 클럭의 2배수되는 클럭을 모두 사용하는 동기식전송시스템의 인터페이스용 변환회로에 관한 것이다.

본 발명은 2배속 데이터버스가 2배수클럭, 기본 클럭,인에이블신호에 의해 래치되어 기본 데이터버스로 변환되는 회로를 가지고, 기본 데이터버스가 2배수클럭, 기본 클럭,인에이블신호에 의해 샘플링하고 래치하여 2배속 데이터버스로 변환되는　회로를　가진다．

Description

동기식전송시스템의 인터페이스용 변환회로{Conversion circuit for interface of Synchronous transmission}

도1은 종래의 ８비트기본 데이터버스를 ４비트2배속 데이터버스로 변환하는 회로도.

도2는 종래의 4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환하는 회로도.

도3a는 2배속클럭이 사용되는 유니트　또는 모듈에 있어서　2배수 클럭이 사용될 때의　타이밍 다이어그램.

도3b는 기본 클럭이 사용되는 유니트　또는 모듈에 있어서　2배수 클럭이 사용될 때의　타이밍 다이어그램.

도4a는 ２배속클럭에　시간지연이 발생하지 않을 때의 타이밍 다이어그램.

도4b는 ２배속클럭에　시간지연이 발생한 때의 타이밍 다이어그램.

도5는 본　발명의　실시에에　따른　동기식전송시스템의　인터페이스용　변환회로에　사용되는　기본 클럭, 2배수클럭, 프레임동기신호간의 타이밍다이어그램.

도6a는 본　발명의　실시예에　따른　동기식전송시스템의　인터페이스용　변환회로에　사용되는　인에이블신호발생회로도．

도6b는 도６a의 동작타이밍다이어그램.

도7a는 본　발명의　제１실시예에　따른　8비트 기본 데이터버스를 4비트 2배속 데이터버스로 변환시키는 변환회로도．

도7b는 도7a의 변환회로의　동작타이밍다이어그램.

도8a는 본　발명의　제２실시예에　따른　4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환시키는 변환회로도．

도8b는 도8a의 변환회로의　동작타이밍다이어그램.

도9a는 본　발명의　제３실시예에　따른　마이크로 프로세서와 인터페이스되는　변환회로도．

도9b는 도9a의 변환회로의　동작타이밍 다이어그램.

＊도면의　주요부분에　대한　부호의　설명＊

110，111．114，60，62，70，71，72，80，81，84：플립플롭

112：앤드게이트　113：인버터

61，82，83：먹스

본 발명은 동기식 전송시스템에 관한 것으로，보다　구체적으로는　 서로 다른 전송률을 가지는 데이터버스간에 데이터를 전송할 때 기본 클럭과 이 기본 클럭의 2배수되는 클럭을 모두 사용하는 동기식전송시스템의 인터페이스용 변환회로에 관한 것이다.

일반적으로 동기식전송시스템은 송신장치와 수신장치가 같은 속도의 시간간격을 기준으로 연속적으로 비트 신호를 보내고 받는 시스템이다.

상기한 동기식 전송시스템에서는 기존 클럭원이 제공하는 데이터전송율을 가진 데이터버스로 주로 데이터를 전송하였는데, 더 많은 데이터를 전송하기 위해서 기존 클럭원이 제공하는 데이터전송율의 배수에 해당하는 전송율을 가지는 데이터버스도 같이 사용하게 되었다.

그리하여 기존 클럭원이 제공하는 데이터전송율을 가지는 데이터버스와 기존 클럭원이 제공하는 데이터전송율의 배수에 해당하는 데이터버스간의 인터페이스하는 방법에 대한 기술이 요구되기 시작했다.

종래에 서로 다른 전송율을 가지는 데이터버스간의 인터페이스방법으로는 기존 클럭의 2배수주파수를 가지는 클럭(이하는 ‘2배수클럭’이라고 한다.)이 사용되어 데이터버스를 변환하는 인터페이스변환회로가 사용되었다.

이하는 상기한 서로 다른 전송률을 가지는 데이터버스간의 인터페이스를 위한 변환회로에 대해 설명하고 있다.

도1은 종래의 8비트 기본 클럭원이 제공하는 데이터전송율에 해당하는 데이터버스(이하는 ‘기본 데이터버스’라 한다.)를 4비트 기본클럭원이 제공하는 데이터전송율의 2배수에 해당하는 데이터버스(이하는 ‘2배속 데이터버스’라 한다.)로 변환하는 회로를 나타낸 것이다.

도1에서 보는 바와 같이 8비트 기본 데이터버스가 2배수 클럭으로 샘플링하 는 제1 플립플롭(10)과, 상기 제1 플립플롭(10)에서 샘플링된 데이터버스가 2배수 클럭에 의해 래치하는 제2 플립플롭(11)과, 상기 제1 플립플롭(10)에서 샘플링된 데이터버스와 상기 제2 플립플롭(11)에서 래치된 데이터버스를 사용자에 의해 정의된 먹스제어신호에 의해 출력하는 먹스(12)로 구성된다.

상기한 회로의 동작을　살펴보면 8비트 기본 데이터버스가 제1 플립플롭(10)을　통해　입력된 2배수 클럭으로 샘플링되고, 이 샘플링된 데이터버스는 제2 플립플롭(11)에 입력되어 2배수 클럭에 의해 래치되어 출력된다.

상기와 같이 출력된 4비트 데이터버스는 사용자에 의해 정의된 먹스제어신호에 의해 선택되어 4비트 2배속 데이터버스로 출력되는데 이때, 먹스제어신호가 예를　들어　‘0’이면 상기 제2 플립플롭(11)에서 래치된 데이터버스가 출력되고, 먹스 제어신호가 ‘1’이면 상기 제 1플립플롭(10)에서 샘플링된 데이터버스가 출력된다.

이상에서와 같이 8비트 기본 데이터버스는 2배속 클럭으로 샘플링하여 다중화하면 4비트 2배속 데이터 버스로 변환되어 출력된다.

도2는 종래의 4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환하는 회로도이다.

도2에서 보는 바와 같이 4비트 2배속 데이터버스를 2배수 클럭와 래치인에이블신호에 의해 래치하는 제1 플립플롭(20)과; 상기 4비트 2배속 데이터버스와 상기 제1플립플롭에서 출력된 데이터버스를 2배수클럭과 래치인에이블신호에 의해 래치하는 제2플립플롭(21)으로 구성된다.

도2의 회로의 동작을　살펴보면 4비트 2배속 데이터버스가 제1 플립플롭(20)로 입력되어 2배수 클럭과 래치인에이블신호에 의해 래치되어 출력된다.

상기한 래치된 데이터버스는 상위 4비트가 되고, 2배속 데이터버스의 4비트가 하위4비트로 되면 8비트 데이터버스가 생성된다.

이렇게 생성된 8비트 데이터버스는 제2 플립플롭(21)으로 입력되어 레치인에이블 신호와 2배속 클럭에 의해 래치되어 출력된다.

이와 같이 4비트 2배속 데이터버스는 2배속 클럭과 래치인에이블신호에 의해 래치되면 8비트 기본 데이터버스로 변환되어 출력된다.

그러나 상술한 것과 같이 2배수 클럭이 사용되는 유니트나 모듈에 2배수클럭을 사용하여 서로 다른 전송율을 가지는 데이터버스간의 데이터전송을 하는 데는 무리가 없지만 기본 클럭이 사용되는 유니트나 모듈에 2배수클럭을 사용하여 서로 다른 전송율을 가지는 데이터버스간의 데이터전송을 하는데는 2배속클럭에 맞는 적절한 타이밍을 잡기가 어렵다.

즉 도3a에 나타낸 것과 같이 2배속클럭이 사용되는 유니트나 모듈에 2배수 클럭이 사용될 때는 데이터버스가 안정적으로 출력되지만 도3b와 같이 기본 클럭이 사용되는 유니트나 모듈에 2배수 클럭이 사용될 때는 데이터버스가 불안정적으로 출력된다.

또 2배수 클럭을 사용하는 유니트 또는 모듈이 1개 이상일 경우, 2배수 클럭은 여러 유니트 또는 모듈에서 사용되기 때문에 백플레인으로 공급된다. 이렇게 되면 온습도등의 변화로 백플레인상에서는 2배수 클럭의 시간지연이 발생하게 되는데 ， 도4a와 같이 ２배수클럭에　시간지연이 발생하지 않는　경우，2배수클럭에　의해　데이터버스가 변환될 때는 양호한 상태로 출력된다．도４b와 같이 2배수클럭에　시간지연이 발생한 경우에는　2배수클럭에　의해 데이터버스가 변환될 때는 불량한 상태로 출력될 수 있는 문제점이 발생한다.

따라서 이와 같은 문제점을 해결하기 위한 본 발명은 서로 다른 전송률을 가지는 데이터버스에서 데이터를 전송할 때는 기본 클럭과 2배수 클럭을 모두 사용하여　데이터를　정확하게　전송할　수　있는　변환회로를　제공함을 목적으로 한다.

이와 같은 목적을 달성하기 위한 본 발명은 기본데이터버스를　입력하여　기본클럭에　의해　샘플링한　상위데이터버스와　하위데이터버스를　출력하는　샘플링수단과，상기　샘플링수단에서　출력된　상위데이터버스와　하위데이터버스를 입력하여　인에이블신호에　의해　선택한　데이터버스를　출력하는　선택수단과，상기　선택수단에서　출력된　데이터버스를　입력하여　２배수클럭에　의해　래치된 2배속데이터버스를　출력하는　래치수단으로　구성된다.

여기서　상기　샘플링수단과　래치수단은　플립플롭으로　구성되고　상기 선택수단은　멀티플렉서로　구성된다．

또，프레임동기신호와　2배속클럭을　입력하여　상기　인에이블신호를　발생하는　인에이블신호발생회로를　포함하는　데　상기　인에이블신호발생회로는　프레임동기신호를　입력하여　2배속클럭에　의해　래치된　신호를　출력하는　제1래 치수단과．상기　제1래치수단에서　출력된　신호를　입력하여　2배속클럭에　의해　래치된　신호를　출력하는　제2래치수단과，상기　제1래치수단에서　출력된　신호와　상기　제2래치수단에서　출력된　신호를　입력하는　논리게이트와，상기　논리게이트에서　출력된　신호를　입력하여　２배속클럭에　의해　래치된　신호가　출력되는　인에이블신호를　발생하는　제3래치수단으로　구성된다．

여기서　상기　제1래치수단，제２래치수단，제3래치수단은　플립플롭으로　구성되고，상기　논리게이트는　상기　제１래치수단에서　출력된　신호와　상기　제２래치수단에서　출력된　신호를　입력하는　앤드게이트와，상기　앤드게이트에서　출력된　신호를　입력하여　반전하는　인버터로　구성된다．

또，본　발명은　2배속　데이터버스를　입력하여　２배수클럭에　의해　래치된　데이터버스를　출력하는　제1래치수단과，２배속　데이터버스를　입력하여　２배수클럭과　인에이블신호로　래치된　데이터버스를　출력하는　제２래치수단과，상기　제１래치수단에서　출력된　데이터버스를　상위데이터버스로　입력하고，상기　제２래치수단에서　출력된　데이터버스를　하위데이터버스로　입력하여　기본　클럭에　의해　래치된　기본　데이터버스를　출력하는　제３래치수단으로　구성된다．

여기서　상기　제１래치수단，상기　제２래치수단，상기　제３래치수단은　플립플롭으로　구성된다．

여기서　프레임동기신호와　2배속클럭을　입력하여　상기　인에이블신호를　발생하는　인에이블신호발생회로를　포함한다．

또，본　발명은２배속데이터버스를　입력하여　2배수클럭에　의해　래치된　데이터버스를　출력하는　제1래치수단과，2배속데이터버스를　입력하여　２배수클럭과　인에이블신호에　의해　래치된　데이터버스를　출력하는　제２래치수단과，상기　제１래치수단에서　출력된　데이터버스를　입력하여　마이크로프로세서로부터　입력된　신호인　셀렉트신호에　의해　선택된　데이터버스를　출력하는　제１선택수단과．상기　제２래치수단에서　출력된　데이터버스를　입력하여　상기　셀렉트신호에　의해　선택된　데이터버스를　출력하는　제２선택수단과，상기　제１선택수단에서　출력된　데이터버스를　상위데이터버스로　입력하고，상기　제２선택수단에서　출력된　데이터버스를　하위데이터버스로　입력하여　기본클럭에　의해　래치된　기본데이터버스를　출력하는　제3래치수단으로　구성된다．

여기서　상기　제1래치수단，상기　제2래치수단，상기　제3래치수단은　플립플롭으로　구성되고，상기　제１선택수단，상기　제2선택수단은　멀티플렉서로　구성된다．

또，프레임동기신호와　2배속클럭을　입력하여　상기　인에이블신호를　발생하는　인에이블신호발생회로를　더　포함한다．

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본　발명의　실시예에　따른　서로 다른 전송률을　갖는　데이터버스간의 인터페이스용 변환회로에는 기본 클럭, 2배수 클럭과 데이터버스의 시작점을 알리기 위한 프레임동기 신호가 입력되는데　도5에 상기한 기본 클럭, 2배수클럭, 프레임 동기신호간의 타이밍다이어그램가　도시되었다．

본　발명에서는　기본 클럭이 인터페이스변환회로의 플립플롭이나 먹스의 인에이블신호로 사용하는　경우에는　불안정하게 데이터의　전송이　이루어질　수　있기 때문에 인터페이스변환회로에 사용할 인에이블신호를 생성한다.

상기한 인에이블신호발생회로는　6a에 도시되어 있고 도6b는 도6a의 동작타이밍다이어그램이다.

상기한 인에이블신호생성회로는 프레임동기신호를 2배수 클럭에 의해 래치하는 제1플립플롭(110)과; 상기 제1플립플롭(110)에서 출력된 신호를 2배수 클럭에 의해 래치하는 제2플립플롭(111)과; 상기 제2플립플롭(111)에서 출력된 신호와 제1플립플롭(110)에서 출력된 신호를 입력하는 앤드게이트(112)와; 상기 앤드 게이트(112)에서 출력된 신호를 반전시키는 인버터(113)과, 상기 인버터(113)에서 출력된 신호를 2배수클럭에 의해 샘플링하여　인에이블신호로　출력하는 제13플립플롭(114)으로 구성된다.

상기한 구성을 가진 인에이블신호발생회로의 동작은 다음과 같다.

프레임동기신호가 제1 플립플롭(110)에 입력되어 2배수 클럭에 의해 래치되고, 이 래치된 신호가 제2 플립플롭(111)으로 입력되어 2배수 클럭에 의해 래치되어 출력된다. 상기 제2 플립플롭(111)에서 출력된 신호와 제1 플립플롭(110)에서 출력된 신호가 앤드게이트(112)로 입력되면, 이 앤드게이트(112)에서 출력된 신호는 인버터로 입력되어서 반전된다.

이 반전된 신호는 제3 플립플롭(114)으로 입력되어 2배수클럭으로 샘플링되 어 출력되면, 인에이블신호를 생성할 수 있게 된다.

이상에서 설명한 인에이블신호, 2배수 클럭, 기본 클럭을 사용하여 서로 다른 전송률을 가지는 데이터버스간 데이터전송을 구현할 수 있다.

도7a는 본　발명의　제１실시예에　따른　8비트 기본 데이터버스를 4비트 2배속 데이터버스로 변환시키는 회로이고, 도7b는 도7a의 동작타이밍 다이어그램이다.

8비트 기본 데이터버스를 4비트 2배속 데이터버스로 변환시키는 회로는 ８비트　기본 데이터버스를 기본 클럭에　의한 샘플링하는 제1플립플롭(60)과; 도６a에　도시된　인에이블신호발생회로로부터　발생된　인에이블신호에 따라 제1 플립플롭에서 출력된 ８비트기본데이터버스를　제어신호인　상기　인에이블신호에　따라　상위４비트 및　하위４비트데이터버스로　출력하는　먹스(61)와; 상기 먹스(61)에서 출력된 데이터버스를 2배수 클럭에 의해 래치하여　４비트　２배속　데이터버스로　출력하는　제2플립플롭(62)으로 구성되어 있다.

상기한 구성을 가진 8비트 기본 데이터버스를 4비트 2배속 데이터버스로 변환하는 회로의 동작을 설명한다.

8비트 기본 데이터 버스가 제1플립플롭(60)으로 입력되어 기본 클럭으로 샘플링된다.

상기와 같이 샘플링된 기본 데이터버스는 먹스(61)의 제어신호에 의해 제2 플립플롭(62)으로 입력되는데 이 먹스제어신호는 도６a에　도시된　상기　인에이블신호신호발생회로로부터　발생된　인에이블신호를　사용한다.

상기한 인에이블신호가 예를　들어　‘0’레벨에서, 상기 제1 플립플롭(60)에서 샘플링된 데이터버스의 MSB(Most significant bit)를 8번 비트로 볼 때, 8번에서 5번까지의 상위 4비트가 상기 제2 플립플롭(62)으로 입력되고, 이 데이터버스는 제 2플립플롭(62)에 입력되어 2배수 클럭에 의해 래치되어 출력된다.

또, 인에이블신호가 ‘1’레벨에서, 상기 제1 플립플롭(60)에서 샘플링된 데이터버스의 하위4비트가 상기 제2 플립플롭(62)으로 입력되고, 이데이터버스는 제2플립플롭(62)에서 입력되어 2배수 클럭에 의해 래치되어 출력된다.

따라서　８비트기본　데이터버스가　２배속　４비트데이터버스로　변환된다.

도8a는 본　발명의　제２실시예에　따른　4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환시키는 회로이고，도8b는 도8a의 동작타이밍 다이어그램이다.

4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환하는 회로는 4비트 2배속 데이터버스를 2배수 클럭에 의해 래치하는 제1 플립플롭(70)과; 4비트 2배속 데이터버스를 2배수 클럭과 인에이블신호에 의해 래치하는 제2 플립플롭(71)과; 상기 제1 플립플롭(70)에서 래치된 데이터버스와 상기 제2 플립플롭(71)에서 래치된 데이터버스를 기본 클럭에 의해 래치하여 8비트　기본데이터버스로　변환하는　제3플립플롭(72)으로 구성되어 있다.

상기한 구성을 가진 4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환하는 회로의 동작을 설명한다.

제1 플립플롭(70)은 4비트 2배속 데이터버스를 입력하고 2배수 클럭에 의해 래치하여　８비트기본데이터버스중 상위 4비트로 생성하고,제２플립플롭（71）은　 2배속 데이터버스를　입력하여 2배수 클럭과 인에이블 신호에 의해 래치하여　8비트기본　데이터버스중　하위 4비트를 생성한다.

이와 같이 생성된 데이터버스는 제3 플립플롭(72)를　통해　기본 클럭에 의해 래치되어 ８비트기본데이터버스로　출력된다.

본　발명의　또다른　실시예로서，4비트 2배속 데이터버스에서 8비트 기본 데이터버스로 변환될 때, 입력 데이터의 패턴에 따라 제1 플립플롭(70)에 의해 래치된 4비트　2배속데이터버스가 ８비트기본데이터버스의　하위4비트를 구성하고，제2 플립플롭(71)에 의해 래치된　2배속　4비트데이터버스가　8비트기본데이터버스의 하위4비트를　구성할　수　있다．

이와　같이 입력 데이터 패턴에 따라서 기본 데이터버스를 생성하기 위해서는 마이크로 프로세서와 인터페이스되어 사용자가 원하는 데이터 패턴으로 바뀔 수 있도록 하는　것이　바람직하다．

이하，4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환할 때 마이크로 프로세서와의 인터페이스될 수 있는 변환회로를 설명한다.

도9a는 본　발명의　제３실시예에　따른　마이크로 프로세서와 인터페이스될 수 있는 변환회로이고, 도9b는 도9a의 동작타이밍 다이어그램이다.

마이크로 프로세서와 인터페이스된 변환회로는 4비트 2배속 데이터버스를 2배수 클럭에 의해 래치하는 제1 플립플롭(80)과; 4비트 2배속 데이터버스를 2배수 클럭과 인에이블신호에 의해 래치하는 제2 플립플롭(81)과; 상기 제1 플립플롭(80) 과 제2플립플롭(81)에서 출력된 데이터버스를　마이크로프로세서（도면상에는　도시하지　않음）와 인터페이스되는 신호인 셀렉트신호（SELECT)에 의해 제어되어 선택출력되는 제１먹스(82)과 제2　먹스(83), 상기 제１먹스（82）과 제２먹스（83）에서 출력된 데이터버스를 기본클럭에 의해 래치하는 제3 플립플롭(84)로 구성되어 있다.

상기한 구성을 가진 마이크로 프로세서와 인터페이스되는 4비트 2배속 데이터버스를 8비트 기본 데이터버스로 변환하는 회로의 동작을 설명한다.

4비트 2배속 데이터버스가 제1 플립플롭(80)에 입력되면 2배수 클럭에 의해 래치되어 출력된다.

또, 4비트 2배속 데이터버스가 제 2플립플롭(81)에 입력되면 2배수 클럭과 인에이블신호에 의해 래치되어 출력된다.

제1 플립플롭(80)에서 래치된 데이터버스는 제1 먹스(82)로 입력되고，제2 플립플롭(81)에서 래치된 데이터버스는 제2먹스（83）로 입력된다.

상기 제1 먹스(82), 제2 먹스(83)로 입력된 데이터버스는 마이크로프로세서로부터 인가되는　제어신호인 셀렉트신호（SELECT)에 따라 선택출력되는데, 제1 먹스(82)와 제2 먹스(83)에 마이크로프로세서로부터 셀렉트신호（SELECT)가 예를　들어　‘1’이 입력되면, 제1 플립플롭(80)에서 출력된 데이터버스를　기본８비트데이터버스중　상위4비트로 출력하고, 제2 플립플롭(81)에서 출력된 데이터버스를 하위 4비트로 출력하면 8비트 기본　데이터버스가 생성된다.

한편，상기한 제1 먹스(82)와 제2 먹스(83)에 마이크로 프로세서의 셀렉트신 호（SELECT)가 예를　들어‘0’이 입력되면, 제1 플립플롭(80)에서 출력된 데이터버스를 기본８비트데이터버스중　하위4비트로 출력하고, 제2 플립플롭(81)에서 출력된 데이터버스를　기본８비트데이터버스중 상위4비트 출력하면, 8비트 데이터버스가 생성된다.

상기에 생성된 데이터버스는 제3 플립플롭(84)에 입력되어 기본 클럭에 의해 래치되어 출력되면 8비트 기본 데이터버스가 된다.

이상의　제１실시예，제２실시예，제３실시예에서　사용된　2배수클럭은　다른　유니트또는　모듈에서　사용되고　있는　2배수클럭을　공유해서　사용함을　원칙으로　한다．

이상에서 설명한 것과 같이 본 발명은 2배수클럭과 기본클럭을 동시에 사용함으로써 2배수 클럭이 사용되는 유니트(또는 모듈)와 기본 클럭이 사용되는 유니트(또는 모듈)들이 적절한 데이터버스의 타이밍을 잡을 수 있어 서로 다른 전송율을 가지는 데이터버스간의 데이터를 보다 정확하게 전송할 수 있게 된다.

또 백플레인상의 타이밍 지연이 발생하더라도 기본 데이터버스와 2배속 데이터버스간의 샘플링이 각각의 속도를 가지는 클럭으로 이루어짐으로써 유니트나 모듈간의 지연에 따른 문제점을 해결할 수 있다.

Claims (13)

1. 기본데이터버스를　입력하여　기본클럭에　의해　샘플링한　상위데이터버스와　하위데이터버스를　출력하는　샘플링수단과，

   상기　샘플링수단에서　출력된　상위데이터버스와　하위데이터버스를　입력하여　인에이블신호에　의해　선택한　데이터버스를　출력하는　선택수단과，

   상기　선택수단에서　출력된　데이터버스를　입력하여　２배수클럭에　의해래치된　2배속데이터버스를　출력하는　래치수단으로　구성된　것을　특징으로　하는　동기식전송시스템의　인터페이스용　변환회로．
2. 제1항에　있어서，상기　샘플링수단과　래치수단은　

   플립플롭으로　구성되고，상기　선택수단은　멀티플렉서로　구성된　것을　특징으로　하는　동기식　전송시스템의　인터페이스용　변환회로．
3. 제1항 또는 제2항에　있어서，

   프레임동기신호와　2배속클럭을　입력하여　상기　인에이블신호를　발생하는 인에이블신호발생회로를　더　포함하는　것을　특징으로　하는　동기식　전송시스템의　인터페이스용　변환회로．
4. 제3항에　있어서，상기　인에이블신호발생회로는　

   프레임동기신호를　입력하여　2배속클럭에　의해　래치된　신호를　출력하는제1래치수단과．

   상기　제1래치수단에서　출력된　신호를　입력하여　2배속클럭에　의해　래치된　신호를　출력하는　제2래치수단과，

   상기　제1래치수단에서　출력된　신호와　상기　제2래치수단에서　출력된　신호를　입력하는　논리게이트와，

   상기　논리게이트에서　출력된　신호를　입력하여　２배속클럭에　의해　래치된　신호가　출력되는　인에이블신호를　발생하는　제3래치수단으로　이루어지는 것을　특징으로　하는　동기식전송시스템의　인터페이스용　변환회로．
5. 제5항에　있어서，상기　제1래치수단，제２래치수단，제3래치수단은　

   플립플롭으로　구성된　것을　특징으로　하는　동기식　전송시스템의　인터페이스용　변환회로．
6. 2배속　데이터버스를　입력하여　２배수클럭에　의해　래치된　데이터버스를 출력하는　제1래치수단과，

   ２배속　데이터버스를　입력하여　２배수클럭과　인에이블신호로　래치된　데이터버스를　출력하는　제２래치수단과，

   상기　제１래치수단에서　출력된　데이터버스를　상위데이터버스로　입력하고，상기　제２래치수단에서　출력된　데이터버스를　하위데이터버스로　입력하여 기본　클럭에　의해　래치된　기본　데이터버스를　출력하는　제３래치수단으로 구성된　것을　특징으로　하는　동기식전송시스템에서의　인터페이스용　변환회로．
7. 제6항에　있어서，상기　제１래치수단，상기　제２래치수단，

   상기 제３래치수단은　플립플롭으로　구성된　것을　특징으로　하는　동기식 전송시스템의　인터페이스용　변환회로．
8. 제6 항 또는 제7 항에　있어서，

   프레임동기신호와　2배속클럭을　입력하여　상기　인에이블신호를　발생하는 인에이블신호발생회로를　포함하는　것을　특징으로　하는　동기식　전송시스템의 인터페이스용　변환회로．
9. 제8항에　있어서，상기　인에이블신호발생회로는　

   프레임동기신호를　입력하여　2배속클럭에　의해　래치된　신호를　출력하는 제1래치수단과．

   상기　제1래치수단과에서　출력된　신호를　입력하여　2배속클럭에　의해　래치된　신호를　출력하는　제2래치수단과，

   상기　제1래치수단에서　출력된　신호와　상기　제2래치수단에서　출력된　신호를　입력하는　논리게이트와，

   상기　논리게이트에서　출력된　신호를　입력하여　２배속클럭에　의해　래 치된　신호가　출력되는　인에이블신호를　발생하는　제3래치수단으로　이루어지는 것을　특징으로　하는　동기식전송시스템의　인터페이스용　변환회로．
10. ２배속데이터버스를　입력하여　2배수클럭에　의해　래치된　데이터버스를　출력하는　제1래치수단과，

    2배속데이터버스를　입력하여　２배수클럭과　인에이블신호에　의해　래치된 데이터버스를　출력하는　제２래치수단과，

    상기　제１래치수단에서　출력된　데이터버스를　입력하여　마이크로프로세서로부터　입력된　신호인　셀렉트신호에　의해　선택된　데이터버스를　출력하는 제１선택수단과．

    상기　제２래치수단에서　출력된　데이터버스를　입력하여　상기　셀렉트신호에　의해　선택된　데이터버스를　출력하는　제２선택수단과，

    상기　제１선택수단에서　출력된　데이터버스를　상위데이터버스로　입력하고，상기　제２선택수단에서　출력된　데이터버스를　하위데이터버스로　입력하여 기본클럭에　의해　래치된　기본데이터버스를　출력하는　제3래치수단으로　구성된 것을　특징으로　동기식전송시스템의　인터페이스용　변환회로．
11. 제10항에　있어서，상기　제1래치수단，상기　제2래치수단，상기　제3래치수단은　플립플롭으로　구성되고，상기　제１선택수단，상기　제2선택수단은　멀티플렉서로　구성된　것을　특징으로　하는　동기식　전송시스템의　인터페이스용　변 환회로．
12. 제10항 또는 제11항에　있어서，

    프레임동기신호와　2배속클럭을　입력하여　상기　인에이블신호를　발생하는 인에이블신호발생회로를　포함하는　것을　특징으로　하는　동기식　전송시스템의 인터페이스용　변환회로．
13. 제12항에　있어서，상기　인에이블신호발생회로는　

    프레임동기신호를　입력하여　2배속클럭에　의해　래치된　신호를　출력하는 제1래치수단과．

    상기　제1래치수단과에서　출력된　신호를　입력하여　2배속클럭에　의해 래치된　신호를　출력하는　제2래치수단과，상기　제1래치수단에서　출력된　신호와 상기　제2래치수단에서　출력된　신호를　입력하는　논리게이트와，

    상기　논리게이트에서　출력된　신호를　입력하여　２배속클럭에　의해　래치된　신호가　출력되는　인에이블신호를　발생하는　제3래치수단으로　이루어지는 것을　특징으로　하는　동기식전송시스템의　인터페이스용　변환회로.

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