JP2000269943A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 通信速度が高速化されても製造コストの上昇
を抑制でき、かつ通信速度の高速化の要求にも追従可能
な構成の受信回路を具備する半導体集積回路装置を提供
すること。 【解決手段】 データレートＦのシリアルデータとスト
ローブ信号とに基いて、受信クロックを発生するＸＯＲ
１１と、受信クロックのアップエッジに同期して動作す
るシフトレジスタ１２ODD、および受信クロックのダウ
ンエッジに同期して動作するシフトレジスタ１２EVENを
含む、シリアルデータをＮビットのパラレルデータに変
換するシリアル−パラレル変換器１２と、周波数Ｆ／Ｎ
のシステムクロックに同期してＮビットのパラレルデー
タを出力するＦＩＦＯレジスタ１３とを具備することを
特徴としている。
を抑制でき、かつ通信速度の高速化の要求にも追従可能
な構成の受信回路を具備する半導体集積回路装置を提供
すること。 【解決手段】 データレートＦのシリアルデータとスト
ローブ信号とに基いて、受信クロックを発生するＸＯＲ
１１と、受信クロックのアップエッジに同期して動作す
るシフトレジスタ１２ODD、および受信クロックのダウ
ンエッジに同期して動作するシフトレジスタ１２EVENを
含む、シリアルデータをＮビットのパラレルデータに変
換するシリアル−パラレル変換器１２と、周波数Ｆ／Ｎ
のシステムクロックに同期してＮビットのパラレルデー
タを出力するＦＩＦＯレジスタ１３とを具備することを
特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は、通信機能を備え
た半導体集積回路装置に係わり、特にデータ伝送方式と
してＤＳリンク方式を用いた半導体集積回路装置に関す
る。
た半導体集積回路装置に係わり、特にデータ伝送方式と
してＤＳリンク方式を用いた半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来、データ伝送方式としてＤＳ（Data
Strobe）リンク方式がある。ＤＳリンク方式はシリア
ルデータ伝送方式の一種で、ＮＲＺ（Non-Return to Ze
ro）信号であるシリアルな送信データと、受信クロック
再生用のストローブ信号とを一緒に送信するものであ
る。ストローブ信号は送信データをエンコードした信号
であり、送信データが変化しないサイクルでは変化し、
変化するサイクルでは前の状態を保持する波形を持つ。
このようなＤＳリンク方式は、例えば米国特許５，３４
１，３７１号等に開示されている。
Strobe）リンク方式がある。ＤＳリンク方式はシリア
ルデータ伝送方式の一種で、ＮＲＺ（Non-Return to Ze
ro）信号であるシリアルな送信データと、受信クロック
再生用のストローブ信号とを一緒に送信するものであ
る。ストローブ信号は送信データをエンコードした信号
であり、送信データが変化しないサイクルでは変化し、
変化するサイクルでは前の状態を保持する波形を持つ。
このようなＤＳリンク方式は、例えば米国特許５，３４
１，３７１号等に開示されている。
【０００３】図８（Ａ）は従来のＤＳリンク方式の受信
回路を示すブロック図、図８（Ｂ）はシリアルデータ
（Data）、ストローブ信号(Strb)、受信クロックおよび
内部クロックの関係を示す信号波形図である。
回路を示すブロック図、図８（Ｂ）はシリアルデータ
（Data）、ストローブ信号(Strb)、受信クロックおよび
内部クロックの関係を示す信号波形図である。
【０００４】図８（Ａ）、（Ｂ）に示すように、受信回
路には、データレートＦbps(bit per second)のシリア
ルデータData Rxおよびストローブ信号Strb Rxが入力さ
れる。ストローブ信号Strb RxおよびシリアルデータDat
a Rxは、受信回路内の排他的論理和回路(ＸＯＲ)１１１
に入力される。ＸＯＲ１１１は、ストローブ信号StrbRx
とシリアルデータData Rxとの排他的論理和をとり、一
致／不一致を交互に検出することで、ビット期間(＝Ｆ)
で遷移する受信クロックを生成する。受信クロックおよ
びシリアルデータData Rxは、ＦＩＦＯ(First In First
Out)レジスタ１１２に入力される。ＦＩＦＯレジスタ
１１２は、シリアルデータData Rxを内部クロックに同
期化させ、内部クロック同期化データを出力する。内部
クロックの周波数はＦHzである。内部クロック同期化デ
ータは、シフトレジスタ１１３に入力される。シフトレ
ジスタ１１３は、内部クロックのアップエッジに同期し
て動作するＮ段のフリップフロップを含むシリアル−パ
ラレル（シリパラ）変換回路である。シフトレジスタ１
１３は、入力されたシリアルデータを、Ｆ／ＮHz毎にＮ
ビットのパラレルデータDATA_RXとして出力する。
路には、データレートＦbps(bit per second)のシリア
ルデータData Rxおよびストローブ信号Strb Rxが入力さ
れる。ストローブ信号Strb RxおよびシリアルデータDat
a Rxは、受信回路内の排他的論理和回路(ＸＯＲ)１１１
に入力される。ＸＯＲ１１１は、ストローブ信号StrbRx
とシリアルデータData Rxとの排他的論理和をとり、一
致／不一致を交互に検出することで、ビット期間(＝Ｆ)
で遷移する受信クロックを生成する。受信クロックおよ
びシリアルデータData Rxは、ＦＩＦＯ(First In First
Out)レジスタ１１２に入力される。ＦＩＦＯレジスタ
１１２は、シリアルデータData Rxを内部クロックに同
期化させ、内部クロック同期化データを出力する。内部
クロックの周波数はＦHzである。内部クロック同期化デ
ータは、シフトレジスタ１１３に入力される。シフトレ
ジスタ１１３は、内部クロックのアップエッジに同期し
て動作するＮ段のフリップフロップを含むシリアル−パ
ラレル（シリパラ）変換回路である。シフトレジスタ１
１３は、入力されたシリアルデータを、Ｆ／ＮHz毎にＮ
ビットのパラレルデータDATA_RXとして出力する。
【０００５】図９は従来のＤＳリンク方式の送信回路を
示すブロック図である。
示すブロック図である。
【０００６】図９に示すように、送信回路には、Ｆ／Ｎ
Hz毎に更新されるＮビットのパラレルデータDATA TXが
入力される。パラレルデータDATA TXは、送信回路内の
シフトレジスタ１２１に入力される。シフトレジスタ１
２１は、内部クロックのアップエッジに同期して動作す
るＮ段のフリップフロップを含み、入力されたパラレル
データDATA TXを、ＦHz毎に１ビットずつシリアルデー
タとして出力する。シリアルデータは、エンコーダ１２
２に入力される。エンコーダ１２２は、シリアル送信デ
ータData Txを出力するとともに、シリアルデータをエ
ンコードし、ＤＳリンク方式に基いたストローブ信号St
rb Txを発生させ、出力する。
Hz毎に更新されるＮビットのパラレルデータDATA TXが
入力される。パラレルデータDATA TXは、送信回路内の
シフトレジスタ１２１に入力される。シフトレジスタ１
２１は、内部クロックのアップエッジに同期して動作す
るＮ段のフリップフロップを含み、入力されたパラレル
データDATA TXを、ＦHz毎に１ビットずつシリアルデー
タとして出力する。シリアルデータは、エンコーダ１２
２に入力される。エンコーダ１２２は、シリアル送信デ
ータData Txを出力するとともに、シリアルデータをエ
ンコードし、ＤＳリンク方式に基いたストローブ信号St
rb Txを発生させ、出力する。
【０００７】
【発明が解決しようとする課題】従来のＤＳリンク方式
の受信回路、および送信回路には、データレートと同じ
周波数ＦHzの内部クロックが必要である。このため、通
信速度が高速になると、内部クロックも必然的に高速に
なる。内部クロックが高速になれば、たとえばフリップ
フロップのセットアップ時間（立ち上がり時間）を短縮
しなければならない。即ち、より高速に動作するフリッ
プフロップ等の回路が要求され、また、回路設計上の制
約もより厳しくなる。高速に動作する回路の増加、およ
び回路設計上の制約が厳しくなれば、たとえば所望の特
性に達しない半導体集積回路装置が増え、製造コストの
上昇が懸念される。
の受信回路、および送信回路には、データレートと同じ
周波数ＦHzの内部クロックが必要である。このため、通
信速度が高速になると、内部クロックも必然的に高速に
なる。内部クロックが高速になれば、たとえばフリップ
フロップのセットアップ時間（立ち上がり時間）を短縮
しなければならない。即ち、より高速に動作するフリッ
プフロップ等の回路が要求され、また、回路設計上の制
約もより厳しくなる。高速に動作する回路の増加、およ
び回路設計上の制約が厳しくなれば、たとえば所望の特
性に達しない半導体集積回路装置が増え、製造コストの
上昇が懸念される。
【０００８】さらに、より高速な通信速度が要求されて
くると、要求された通信速度に追従できる回路の実現が
困難化することも予想される。
くると、要求された通信速度に追従できる回路の実現が
困難化することも予想される。
【０００９】この発明は、上記事情に鑑みて為されたも
ので、その目的は、通信速度が高速化されても製造コス
トの上昇を抑制でき、かつ通信速度の高速化の要求にも
追従可能な構成の受信回路／送信回路を具備する半導体
集積回路装置を提供することにある。
ので、その目的は、通信速度が高速化されても製造コス
トの上昇を抑制でき、かつ通信速度の高速化の要求にも
追従可能な構成の受信回路／送信回路を具備する半導体
集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様に係る半導体集積回路装置は、
データレートＦのシリアルデータとストローブ信号とに
基いて、受信クロックを発生する受信クロック発生回路
と、前記受信クロックのアップエッジおよびダウンエッ
ジの一方に同期して動作する第１のシフトレジスタ、お
よび前記受信クロックのアップエッジおよびダウンエッ
ジの他方に同期して動作する第２のシフトレジスタを少
なくとも含む、前記シリアルデータをＮビットのパラレ
ルデータに変換するシリアル−パラレル変換器と、周波
数Ｆ／Ｎのシステムクロックに同期して前記Ｎビットの
パラレルデータを出力する受信データ出力回路とを含む
受信回路を具備することを特徴としている。
に、本発明の第１の態様に係る半導体集積回路装置は、
データレートＦのシリアルデータとストローブ信号とに
基いて、受信クロックを発生する受信クロック発生回路
と、前記受信クロックのアップエッジおよびダウンエッ
ジの一方に同期して動作する第１のシフトレジスタ、お
よび前記受信クロックのアップエッジおよびダウンエッ
ジの他方に同期して動作する第２のシフトレジスタを少
なくとも含む、前記シリアルデータをＮビットのパラレ
ルデータに変換するシリアル−パラレル変換器と、周波
数Ｆ／Ｎのシステムクロックに同期して前記Ｎビットの
パラレルデータを出力する受信データ出力回路とを含む
受信回路を具備することを特徴としている。
【００１１】上記構成の半導体集積回路装置によれば、
特にシリアル−パラレル変換器を、受信クロックのアッ
プエッジおよびダウンエッジの一方に同期して動作する
第１のシフトレジスタ、および受信クロックのアップエ
ッジおよびダウンエッジの他方に同期して動作する第２
のシフトレジスタを少なくとも含んで構成する。このた
め、シリアル−パラレル変換器を、受信クロックと同
じ、即ち、データレートの半分の周波数の内部クロック
で動作させることができる。このようにシリアル−パラ
レル変換器を、データレートの半分の周波数のクロック
で動作させることができるので、通信速度が高速化され
ても製造コストの上昇を抑制でき、かつ通信速度の高速
化の要求にも追従可能な構成となる。
特にシリアル−パラレル変換器を、受信クロックのアッ
プエッジおよびダウンエッジの一方に同期して動作する
第１のシフトレジスタ、および受信クロックのアップエ
ッジおよびダウンエッジの他方に同期して動作する第２
のシフトレジスタを少なくとも含んで構成する。このた
め、シリアル−パラレル変換器を、受信クロックと同
じ、即ち、データレートの半分の周波数の内部クロック
で動作させることができる。このようにシリアル−パラ
レル変換器を、データレートの半分の周波数のクロック
で動作させることができるので、通信速度が高速化され
ても製造コストの上昇を抑制でき、かつ通信速度の高速
化の要求にも追従可能な構成となる。
【００１２】また、本発明の第２の態様に係る半導体集
積回路装置は、内部クロックのアップエッジおよびダウ
ンエッジの一方に同期して動作する第１のシフトレジス
タ、および前記内部クロックのアップエッジおよびダウ
ンエッジの他方に同期して動作する第２のシフトレジス
タを少なくとも含む、Ｎビットのパラレルデータを少な
くとも２つの第１、第２のシリアルデータに変換するパ
ラレル−シリアル変換器と、前記内部クロックの論理レ
ベルに応じて第１、第２のシリアルデータを選択し、第
１、第２のシリアルデータを交互に出力する送信データ
出力回路と、前記Ｎビットのパラレルデータに基いてス
トローブ信号を発生させるストローブ信号発生回路とを
含む送信回路を具備することを特徴としている。
積回路装置は、内部クロックのアップエッジおよびダウ
ンエッジの一方に同期して動作する第１のシフトレジス
タ、および前記内部クロックのアップエッジおよびダウ
ンエッジの他方に同期して動作する第２のシフトレジス
タを少なくとも含む、Ｎビットのパラレルデータを少な
くとも２つの第１、第２のシリアルデータに変換するパ
ラレル−シリアル変換器と、前記内部クロックの論理レ
ベルに応じて第１、第２のシリアルデータを選択し、第
１、第２のシリアルデータを交互に出力する送信データ
出力回路と、前記Ｎビットのパラレルデータに基いてス
トローブ信号を発生させるストローブ信号発生回路とを
含む送信回路を具備することを特徴としている。
【００１３】上記構成の半導体集積回路装置によれば、
特にパラレル−シリアル変換器を、内部クロックのアッ
プエッジおよびダウンエッジの一方に同期して動作する
第１のシフトレジスタ、および内部クロックのアップエ
ッジおよびダウンエッジの他方に同期して動作する第２
のシフトレジスタを少なくとも含み、Ｎビットのパラレ
ルデータを少なくとも２つの第１、第２のシリアルデー
タに変換するように構成する。かつこれら第１、第２の
シリアルデータを、内部クロックの論理レベルに応じて
選択し、第１、第２のシリアルデータを交互に出力する
送信データ出力回路を具備する。このため、送信される
シリアルデータのデータレートを、内部クロックの周波
数の２倍にできる。このように送信シリアルデータのデ
ータレートを、内部クロックの２倍にできるので、通信
速度が高速化されても製造コストの上昇を抑制でき、か
つ通信速度の高速化の要求にも追従可能な構成となる。
特にパラレル−シリアル変換器を、内部クロックのアッ
プエッジおよびダウンエッジの一方に同期して動作する
第１のシフトレジスタ、および内部クロックのアップエ
ッジおよびダウンエッジの他方に同期して動作する第２
のシフトレジスタを少なくとも含み、Ｎビットのパラレ
ルデータを少なくとも２つの第１、第２のシリアルデー
タに変換するように構成する。かつこれら第１、第２の
シリアルデータを、内部クロックの論理レベルに応じて
選択し、第１、第２のシリアルデータを交互に出力する
送信データ出力回路を具備する。このため、送信される
シリアルデータのデータレートを、内部クロックの周波
数の２倍にできる。このように送信シリアルデータのデ
ータレートを、内部クロックの２倍にできるので、通信
速度が高速化されても製造コストの上昇を抑制でき、か
つ通信速度の高速化の要求にも追従可能な構成となる。
【００１４】また、上記受信回路、および上記送信回路
をそれぞれ具備した半導体集積回路装置においても、通
信速度が高速化されても製造コストの上昇を抑制でき、
かつ通信速度の高速化の要求に追従可能である。
をそれぞれ具備した半導体集積回路装置においても、通
信速度が高速化されても製造コストの上昇を抑制でき、
かつ通信速度の高速化の要求に追従可能である。
【００１５】また、第２の態様に係る半導体集積回路装
置において、前記ストローブ信号発生回路は、前記Ｎビ
ットのパラレルデータのうち、偶数番目パラレルデータ
および奇数番目パラレルデータのいずれか一方の反転パ
ラレルデータを出力する反転回路と、前記内部クロック
のアップエッジおよびダウンエッジの一方に同期して動
作する第３のシフトレジスタを含み、前記反転パラレル
データを反転シリアルデータに変換する第３のパラレル
−シリアル変換器と、前記内部クロックの論理レベルに
応じて第２のシリアルデータおよび反転シリアルデータ
を選択し、前記第２のシリアルデータおよび反転シリア
ルデータを交互に出力するストローブ信号出力回路とを
含んで構成する。
置において、前記ストローブ信号発生回路は、前記Ｎビ
ットのパラレルデータのうち、偶数番目パラレルデータ
および奇数番目パラレルデータのいずれか一方の反転パ
ラレルデータを出力する反転回路と、前記内部クロック
のアップエッジおよびダウンエッジの一方に同期して動
作する第３のシフトレジスタを含み、前記反転パラレル
データを反転シリアルデータに変換する第３のパラレル
−シリアル変換器と、前記内部クロックの論理レベルに
応じて第２のシリアルデータおよび反転シリアルデータ
を選択し、前記第２のシリアルデータおよび反転シリア
ルデータを交互に出力するストローブ信号出力回路とを
含んで構成する。
【００１６】上記構成の半導体集積回路装置によれば、
ストローブ信号として、第２のシリアルデータを利用す
るので、送信回路の回路面積を削減することができる。
ストローブ信号として、第２のシリアルデータを利用す
るので、送信回路の回路面積を削減することができる。
【００１７】また、第２の態様に係る半導体集積回路装
置において、前記ストローブ信号発生回路は、前記第１
のシリアルデータの反転シリアルデータを出力する反転
回路と、前記内部クロックの論理レベルに応じて第２の
シリアルデータおよび前記反転シリアルデータを選択
し、前記第２のシリアルデータおよび前記反転シリアル
データを交互に出力するストローブ信号出力回路とを含
んで構成する。
置において、前記ストローブ信号発生回路は、前記第１
のシリアルデータの反転シリアルデータを出力する反転
回路と、前記内部クロックの論理レベルに応じて第２の
シリアルデータおよび前記反転シリアルデータを選択
し、前記第２のシリアルデータおよび前記反転シリアル
データを交互に出力するストローブ信号出力回路とを含
んで構成する。
【００１８】上記構成の半導体集積回路装置によれば、
ストローブ信号を、第２のシリアルデータ、および第１
のシリアルデータの反転シリアルデータを利用して発生
させるので、ストローブ信号発生回路の回路面積を削減
することができる。
ストローブ信号を、第２のシリアルデータ、および第１
のシリアルデータの反転シリアルデータを利用して発生
させるので、ストローブ信号発生回路の回路面積を削減
することができる。
【００１９】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。
面を参照して説明する。
【００２０】［第１の実施形態］図１（Ａ）はこの発明
の第１の実施形態に係るＤＳリンク方式の受信回路を示
すブロック図、図１（Ｂ）はシリアルデータ（Data）、
ストローブ信号(Strb)、受信クロックおよびシステムク
ロックの関係を示す信号波形図である。
の第１の実施形態に係るＤＳリンク方式の受信回路を示
すブロック図、図１（Ｂ）はシリアルデータ（Data）、
ストローブ信号(Strb)、受信クロックおよびシステムク
ロックの関係を示す信号波形図である。
【００２１】図１（Ａ）、（Ｂ）に示すように、受信回
路１０には、データレートＦbps(bit per second)のシ
リアルデータData Rxおよびストローブ信号Strb Rxが入
力される。ストローブ信号Strb Rxおよびシリアルデー
タData Rxは、受信回路内の排他的論理和回路(ＸＯＲ)
１１に入力される。ＸＯＲ１１は、ストローブ信号Strb
RxとシリアルデータData Rxとの排他的論理和をとり、
一致／不一致を交互に検出することで、ビット期間(＝
Ｆ)で遷移する受信クロックを生成する。受信クロック
の周波数は、Ｆ／２Hzである。受信クロックおよびシリ
アルデータData Rxは、シリアル−パラレル変換器１２
に入力される。シリアル−パラレル変換器１２は、受信
クロックのアップエッジに同期して動作する第１のシフ
トレジスタ１２ODD、および受信クロックのダウンエッ
ジに同期して動作する第２のシフトレジスタ１２EVENを
含む。シフトレジスタ１２ODD、１２EVENはそれぞれ、
入力クロック（受信クロック）のアップエッジに同期し
て動作するＮ／２段のフリップフロップを含むシリアル
−パラレル（シリパラ）変換回路である。シリアル−パ
ラレル変換回路の一例を図２に示す。シフトレジスタ１
２ODDは、シリアルデータData RxをＮ／２ビットの奇数
番目パラレルデータに変換し、シフトレジスタ１２EVEN
は、シリアルデータData RxをＮ／２ビットの偶数番目
パラレルデータに変換する。合計Ｎビットのパラレルデ
ータは、ＦＩＦＯレジスタ１３に入力される。ＦＩＦＯ
レジスタ１３は、周波数Ｆ／２の受信クロックを書き込
みクロックとし、周波数Ｆ／Ｎのシステムクロックを読
み出しクロックとして、システムクロックに同期したＮ
ビットの受信パラレルデータDATA RXを出力する。
路１０には、データレートＦbps(bit per second)のシ
リアルデータData Rxおよびストローブ信号Strb Rxが入
力される。ストローブ信号Strb Rxおよびシリアルデー
タData Rxは、受信回路内の排他的論理和回路(ＸＯＲ)
１１に入力される。ＸＯＲ１１は、ストローブ信号Strb
RxとシリアルデータData Rxとの排他的論理和をとり、
一致／不一致を交互に検出することで、ビット期間(＝
Ｆ)で遷移する受信クロックを生成する。受信クロック
の周波数は、Ｆ／２Hzである。受信クロックおよびシリ
アルデータData Rxは、シリアル−パラレル変換器１２
に入力される。シリアル−パラレル変換器１２は、受信
クロックのアップエッジに同期して動作する第１のシフ
トレジスタ１２ODD、および受信クロックのダウンエッ
ジに同期して動作する第２のシフトレジスタ１２EVENを
含む。シフトレジスタ１２ODD、１２EVENはそれぞれ、
入力クロック（受信クロック）のアップエッジに同期し
て動作するＮ／２段のフリップフロップを含むシリアル
−パラレル（シリパラ）変換回路である。シリアル−パ
ラレル変換回路の一例を図２に示す。シフトレジスタ１
２ODDは、シリアルデータData RxをＮ／２ビットの奇数
番目パラレルデータに変換し、シフトレジスタ１２EVEN
は、シリアルデータData RxをＮ／２ビットの偶数番目
パラレルデータに変換する。合計Ｎビットのパラレルデ
ータは、ＦＩＦＯレジスタ１３に入力される。ＦＩＦＯ
レジスタ１３は、周波数Ｆ／２の受信クロックを書き込
みクロックとし、周波数Ｆ／Ｎのシステムクロックを読
み出しクロックとして、システムクロックに同期したＮ
ビットの受信パラレルデータDATA RXを出力する。
【００２２】上記第１の実施形態に係るＤＳリンク方式
の受信回路によると、シリアル−パラレル変換器１２
を、受信クロックのアップエッジに同期して動作する第
１のシフトレジスタ１２ODD、および受信クロックのダ
ウンエッジに同期して動作する第２のシフトレジスタ１
２EVENにより構成する。このため、シリアル−パラレル
変換器１２を、周波数Ｆ／２Hzの受信クロックで動作さ
せることができる。このようにシリアル−パラレル変換
器１２を、データレートＦの半分の周波数Ｆ／２Hzで動
作させることができ、データレートＦを従来と同じとし
た場合、フリップフロップのセットアップ時間（立ち上
がり時間）を、従来よりも長く設定できる。また、回路
設計上の制約も緩和できる。よって、半導体集積回路装
置の製造歩留りが向上し、製造コストの上昇を抑制する
ことができる。
の受信回路によると、シリアル−パラレル変換器１２
を、受信クロックのアップエッジに同期して動作する第
１のシフトレジスタ１２ODD、および受信クロックのダ
ウンエッジに同期して動作する第２のシフトレジスタ１
２EVENにより構成する。このため、シリアル−パラレル
変換器１２を、周波数Ｆ／２Hzの受信クロックで動作さ
せることができる。このようにシリアル−パラレル変換
器１２を、データレートＦの半分の周波数Ｆ／２Hzで動
作させることができ、データレートＦを従来と同じとし
た場合、フリップフロップのセットアップ時間（立ち上
がり時間）を、従来よりも長く設定できる。また、回路
設計上の制約も緩和できる。よって、半導体集積回路装
置の製造歩留りが向上し、製造コストの上昇を抑制する
ことができる。
【００２３】また、第１の実施形態に係る受信回路１０
は、データレートＦの１／２の周波数で動作するので、
データレートＦの短縮、即ち通信速度の高速化の要求に
も、充分に追従可能である。
は、データレートＦの１／２の周波数で動作するので、
データレートＦの短縮、即ち通信速度の高速化の要求に
も、充分に追従可能である。
【００２４】さらに第１の実施形態に係る受信回路１０
では、周波数Ｆ／２Hzの受信クロックを用いて動作する
ようにしている。このため、受信回路１０には、動作ク
ロックとして周波数Ｆ／ＮHzのシステムクロックのみが
供給されれば良い。即ち、周波数Ｆ／２Hzの内部クロッ
クの供給は不要である。この構成によれば、内部クロッ
クを発振する発振回路の面積削減、あるいはその省略が
可能となり、受信回路を備えた半導体集積回路装置を、
より小さいチップ面積で得られる、という利点を得るこ
とができる。
では、周波数Ｆ／２Hzの受信クロックを用いて動作する
ようにしている。このため、受信回路１０には、動作ク
ロックとして周波数Ｆ／ＮHzのシステムクロックのみが
供給されれば良い。即ち、周波数Ｆ／２Hzの内部クロッ
クの供給は不要である。この構成によれば、内部クロッ
クを発振する発振回路の面積削減、あるいはその省略が
可能となり、受信回路を備えた半導体集積回路装置を、
より小さいチップ面積で得られる、という利点を得るこ
とができる。
【００２５】［第２の実施形態］図２はこの発明の第２
の実施形態に係るＤＳリンク方式の送信回路を示すブロ
ック図である。
の実施形態に係るＤＳリンク方式の送信回路を示すブロ
ック図である。
【００２６】図２に示すように、送信回路２０には、Ｎ
ビットの送信パラレルデータDATA DXおよび内部クロッ
クが入力される。内部クロックの周波数はＦ／２であ
る。Ｎビットの送信パラレルデータDATA DXは、パラレ
ル−シリアル変換器２１、およびストローブ信号発生器
２２それぞれに入力される。
ビットの送信パラレルデータDATA DXおよび内部クロッ
クが入力される。内部クロックの周波数はＦ／２であ
る。Ｎビットの送信パラレルデータDATA DXは、パラレ
ル−シリアル変換器２１、およびストローブ信号発生器
２２それぞれに入力される。
【００２７】まず、パラレル−シリアル変換器２１を説
明する。パラレル−シリアル変換器２１は、内部クロッ
クのアップエッジに同期して動作する第１のシフトレジ
スタ２１ODD、および内部クロックのダウンエッジに同
期して動作する第２のシフトレジスタ２１EVENを含む。
シフトレジスタ２１ODDには、送信パラレルデータDATA
DXのうち、奇数番目パラレルデータが入力される。シフ
トレジスタ２１EVENには、送信パラレルデータDATA DX
のうち、偶数番目パラレルデータが入力される。シフト
レジスタ２１ODD、２１EVENはそれぞれ、入力クロック
（内部クロック）のアップエッジに同期して動作するＮ
／２段のフリップフロップを含むパラレル−シリアル
（パラシリ）変換回路である。パラレル−シリアル変換
回路の一例を図４に示す。シフトレジスタ２１ODDは、
奇数番目パラレルデータを奇数番目シリアルデータに変
換する。シフトレジスタ２１EVENは、偶数番目パラレル
データを偶数番目シリアルデータに変換する。奇数番目
および偶数番目シリアルデータはそれぞれセレクタ２３
に入力される。セレクタ２３は、内部クロックの“Ｈ”
期間で奇数番目シリアルデータをセレクトし、内部クロ
ックの“Ｌ”期間で偶数番目シリアルデータをセレクト
する。これにより、偶数番目シリアルデータと奇数番目
シリアルデータとは交互にセレクトされ、データレート
Ｆの送信シリアルデータData Txが出力される。
明する。パラレル−シリアル変換器２１は、内部クロッ
クのアップエッジに同期して動作する第１のシフトレジ
スタ２１ODD、および内部クロックのダウンエッジに同
期して動作する第２のシフトレジスタ２１EVENを含む。
シフトレジスタ２１ODDには、送信パラレルデータDATA
DXのうち、奇数番目パラレルデータが入力される。シフ
トレジスタ２１EVENには、送信パラレルデータDATA DX
のうち、偶数番目パラレルデータが入力される。シフト
レジスタ２１ODD、２１EVENはそれぞれ、入力クロック
（内部クロック）のアップエッジに同期して動作するＮ
／２段のフリップフロップを含むパラレル−シリアル
（パラシリ）変換回路である。パラレル−シリアル変換
回路の一例を図４に示す。シフトレジスタ２１ODDは、
奇数番目パラレルデータを奇数番目シリアルデータに変
換する。シフトレジスタ２１EVENは、偶数番目パラレル
データを偶数番目シリアルデータに変換する。奇数番目
および偶数番目シリアルデータはそれぞれセレクタ２３
に入力される。セレクタ２３は、内部クロックの“Ｈ”
期間で奇数番目シリアルデータをセレクトし、内部クロ
ックの“Ｌ”期間で偶数番目シリアルデータをセレクト
する。これにより、偶数番目シリアルデータと奇数番目
シリアルデータとは交互にセレクトされ、データレート
Ｆの送信シリアルデータData Txが出力される。
【００２８】次に、ストローブ信号発生器２２を説明す
る。ストローブ信号発生器２２は、エンコーダ２４、お
よびパラレル−シリアル変換器２５を含む。Ｎビットの
送信パラレルデータDATA TXは、エンコーダ２４に入力
される。エンコーダ２４は、Ｎビットの送信パラレルデ
ータDATA TXをエンコードし、ＤＳリンク方式に対応し
たＮビットのパラレルストローブ信号STRB TXを発生す
る。エンコーダ２４の一回路例を図５に示す。
る。ストローブ信号発生器２２は、エンコーダ２４、お
よびパラレル−シリアル変換器２５を含む。Ｎビットの
送信パラレルデータDATA TXは、エンコーダ２４に入力
される。エンコーダ２４は、Ｎビットの送信パラレルデ
ータDATA TXをエンコードし、ＤＳリンク方式に対応し
たＮビットのパラレルストローブ信号STRB TXを発生す
る。エンコーダ２４の一回路例を図５に示す。
【００２９】図５に示すように、エンコーダ２４は、前
後の送信パラレルデータDATA TXどうしの論理レベルを
比較し、一致／不一致を検出するＸＮＯＲ２６0〜２６
N-1と、この検出結果に基いて、送信パラレルデータDAT
A TXが変化したか否かを検出するＸＯＲ２７0〜２７N-1
とから構成されている。ＸＯＲ２７0〜２７N-1の出力は
各々、ＤＳリンク方式に対応したＮビットのパラレルス
トローブ信号STRB TX（STRB TX[0]〜STRB TX[N-1]）と
なる。Ｎビットのパラレルストローブ信号STRBTXは、フ
リップフロップ２８、２９によってＦ／ＮHzの期間保持
される。フリップフロップ２８、２９は、周波数Ｆ／Ｎ
Hzのシステムクロックに同期して動作する。
後の送信パラレルデータDATA TXどうしの論理レベルを
比較し、一致／不一致を検出するＸＮＯＲ２６0〜２６
N-1と、この検出結果に基いて、送信パラレルデータDAT
A TXが変化したか否かを検出するＸＯＲ２７0〜２７N-1
とから構成されている。ＸＯＲ２７0〜２７N-1の出力は
各々、ＤＳリンク方式に対応したＮビットのパラレルス
トローブ信号STRB TX（STRB TX[0]〜STRB TX[N-1]）と
なる。Ｎビットのパラレルストローブ信号STRBTXは、フ
リップフロップ２８、２９によってＦ／ＮHzの期間保持
される。フリップフロップ２８、２９は、周波数Ｆ／Ｎ
Hzのシステムクロックに同期して動作する。
【００３０】Ｎビットのパラレルストローブ信号STRB T
Xは、パラレル−シリアル変換器２５に入力される。パ
ラレル−シリアル変換器２５は、内部クロックのアップ
エッジに同期して動作する第１のシフトレジスタ２５OD
D、および内部クロックのダウンエッジに同期して動作
する第２のシフトレジスタ２５EVENを含む。シフトレジ
スタ２５ODDには、パラレルストローブ信号STRB TXのう
ち、奇数番目パラレルストローブ信号が入力され、シフ
トレジスタ２５EVENには、偶数番目パラレルストローブ
信号が入力される。シフトレジスタ２５ODD、２５EVEN
はそれぞれ、入力クロック（内部クロック）のアップエ
ッジに同期して動作するＮ／２段のフリップフロップを
含むパラレル−シリアル変換回路であり、たとえば図４
に示したようなパラレル−シリアル変換回路により構成
される。シフトレジスタ２５ODDは、奇数番目パラレル
ストローブ信号を奇数番目シリアルストローブ信号に変
換する。シフトレジスタ２５EVENは、偶数番目パラレル
ストローブ信号を偶数番目シリアルストローブ信号に変
換する。奇数番目および偶数番目シリアルストローブ信
号はそれぞれセレクタ３０に入力される。セレクタ３０
は、内部クロックの“Ｈ”期間で奇数番目シリアルスト
ローブ信号をセレクトし、内部クロックの“Ｌ”期間で
偶数番目シリアルストローブ信号をセレクトして出力す
る。これにより、偶数番目シリアルストローブ信号と奇
数番目シリアルストローブ信号とは交互にセレクトさ
れ、送信シリアルデータData Txに対応したストローブ
信号StrbTxが出力される。
Xは、パラレル−シリアル変換器２５に入力される。パ
ラレル−シリアル変換器２５は、内部クロックのアップ
エッジに同期して動作する第１のシフトレジスタ２５OD
D、および内部クロックのダウンエッジに同期して動作
する第２のシフトレジスタ２５EVENを含む。シフトレジ
スタ２５ODDには、パラレルストローブ信号STRB TXのう
ち、奇数番目パラレルストローブ信号が入力され、シフ
トレジスタ２５EVENには、偶数番目パラレルストローブ
信号が入力される。シフトレジスタ２５ODD、２５EVEN
はそれぞれ、入力クロック（内部クロック）のアップエ
ッジに同期して動作するＮ／２段のフリップフロップを
含むパラレル−シリアル変換回路であり、たとえば図４
に示したようなパラレル−シリアル変換回路により構成
される。シフトレジスタ２５ODDは、奇数番目パラレル
ストローブ信号を奇数番目シリアルストローブ信号に変
換する。シフトレジスタ２５EVENは、偶数番目パラレル
ストローブ信号を偶数番目シリアルストローブ信号に変
換する。奇数番目および偶数番目シリアルストローブ信
号はそれぞれセレクタ３０に入力される。セレクタ３０
は、内部クロックの“Ｈ”期間で奇数番目シリアルスト
ローブ信号をセレクトし、内部クロックの“Ｌ”期間で
偶数番目シリアルストローブ信号をセレクトして出力す
る。これにより、偶数番目シリアルストローブ信号と奇
数番目シリアルストローブ信号とは交互にセレクトさ
れ、送信シリアルデータData Txに対応したストローブ
信号StrbTxが出力される。
【００３１】上記第２の実施形態に係るＤＳリンク方式
の送信回路によると、パラレル−シリアル変換器２１、
２５をそれぞれ、内部クロックのアップエッジに同期し
て動作するシフトレジスタ２１ODD、２５ODD、および内
部クロックのダウンエッジに同期して動作するシフトレ
ジスタ２１EVEN、２１EVENにより構成する。このため、
パラレル−シリアル変換器２１、２５をそれぞれ、周波
数Ｆ／２Hzの内部クロックで動作させることができる。
よって、第１の実施形態と同様に、データレートＦを従
来と同じとした場合、フリップフロップのセットアップ
時間（立ち上がり時間）を、従来よりも長く設定でき
る。また、回路設計上の制約も緩和できる。よって、半
導体集積回路装置の製造歩留りが向上し、製造コストの
上昇を抑制することができる。また、データレートＦの
１／２の周波数で動作するので、さらなる通信速度の高
速化の要求にも、充分に追従可能である。
の送信回路によると、パラレル−シリアル変換器２１、
２５をそれぞれ、内部クロックのアップエッジに同期し
て動作するシフトレジスタ２１ODD、２５ODD、および内
部クロックのダウンエッジに同期して動作するシフトレ
ジスタ２１EVEN、２１EVENにより構成する。このため、
パラレル−シリアル変換器２１、２５をそれぞれ、周波
数Ｆ／２Hzの内部クロックで動作させることができる。
よって、第１の実施形態と同様に、データレートＦを従
来と同じとした場合、フリップフロップのセットアップ
時間（立ち上がり時間）を、従来よりも長く設定でき
る。また、回路設計上の制約も緩和できる。よって、半
導体集積回路装置の製造歩留りが向上し、製造コストの
上昇を抑制することができる。また、データレートＦの
１／２の周波数で動作するので、さらなる通信速度の高
速化の要求にも、充分に追従可能である。
【００３２】［第３の実施形態］ＩＥＥＥ１３９４規格
で採用されているＤＳリンク方式では、送信開始の指示
として、シリアルデータおよびストローブ信号の初期値
をそれぞれ“１、０”、又は“０、１”とすることが規
格により定められている。このような規格においては、
奇数番目のストローブ信号は奇数番目のデータに一致、
偶数番目のストローブ信号は偶数番目のデータの反転値
に一致する、という関係が見い出された。そして、この
関係を利用することで、ストローブ信号発生器２２の回
路面積を削減することに成功した。以下、この送信回路
の一例を、第３の実施形態として説明する。
で採用されているＤＳリンク方式では、送信開始の指示
として、シリアルデータおよびストローブ信号の初期値
をそれぞれ“１、０”、又は“０、１”とすることが規
格により定められている。このような規格においては、
奇数番目のストローブ信号は奇数番目のデータに一致、
偶数番目のストローブ信号は偶数番目のデータの反転値
に一致する、という関係が見い出された。そして、この
関係を利用することで、ストローブ信号発生器２２の回
路面積を削減することに成功した。以下、この送信回路
の一例を、第３の実施形態として説明する。
【００３３】図６は、この発明の第３の実施形態に係る
ＤＳリンク方式の送信回路を示すブロック図である。図
６において、図２と共通する部分には共通する参照符号
を付す。
ＤＳリンク方式の送信回路を示すブロック図である。図
６において、図２と共通する部分には共通する参照符号
を付す。
【００３４】図６に示すように、第３の実施形態が、特
に第２の実施形態と異なるところは、ストローブ信号発
生器２２の構成であるので、以下、ストローブ信号発生
器２２に着目して説明する。
に第２の実施形態と異なるところは、ストローブ信号発
生器２２の構成であるので、以下、ストローブ信号発生
器２２に着目して説明する。
【００３５】第３の実施形態のストローブ信号発生器２
２には、奇数番目シリアルデータと、Ｎビットのパラレ
ルデータDATA TXのうち、偶数番目パラレルデータとが
入力される。偶数番目パラレルデータは、インバータ３
１に入力される。インバータ３１は、偶数番目パラレル
データをそれぞれ反転させ、偶数番目反転パラレルデー
タを出力する。偶数番目反転パラレルデータは、シフト
レジスタ３２に入力される。シフトレジスタ３２はそれ
ぞれ、入力クロック（内部クロック）のアップエッジに
同期して動作するＮ／２段のフリップフロップを含むパ
ラレル−シリアル変換回路であり、たとえば図４に示し
たようなパラレル−シリアル変換回路により構成され
る。シフトレジスタ３２は、偶数番目反転パラレルデー
タを偶数番目反転シリアルデータに変換する。セレクタ
３３には、偶数番目反転シリアルデータと、シフトレジ
スタ２１ODDから出力された奇数番目シリアルデータと
がそれぞれ入力される。セレクタ３３は、内部クロック
の“Ｈ”期間で奇数番目シリアルデータをセレクトし、
内部クロックの“Ｌ”期間で偶数番目反転シリアルデー
タをセレクトして出力する。これにより、偶数番目反転
シリアルデータと奇数番目シリアルデータとが交互にセ
レクトされ、送信シリアルデータData Txに対応したス
トローブ信号Strb Txが出力される。
２には、奇数番目シリアルデータと、Ｎビットのパラレ
ルデータDATA TXのうち、偶数番目パラレルデータとが
入力される。偶数番目パラレルデータは、インバータ３
１に入力される。インバータ３１は、偶数番目パラレル
データをそれぞれ反転させ、偶数番目反転パラレルデー
タを出力する。偶数番目反転パラレルデータは、シフト
レジスタ３２に入力される。シフトレジスタ３２はそれ
ぞれ、入力クロック（内部クロック）のアップエッジに
同期して動作するＮ／２段のフリップフロップを含むパ
ラレル−シリアル変換回路であり、たとえば図４に示し
たようなパラレル−シリアル変換回路により構成され
る。シフトレジスタ３２は、偶数番目反転パラレルデー
タを偶数番目反転シリアルデータに変換する。セレクタ
３３には、偶数番目反転シリアルデータと、シフトレジ
スタ２１ODDから出力された奇数番目シリアルデータと
がそれぞれ入力される。セレクタ３３は、内部クロック
の“Ｈ”期間で奇数番目シリアルデータをセレクトし、
内部クロックの“Ｌ”期間で偶数番目反転シリアルデー
タをセレクトして出力する。これにより、偶数番目反転
シリアルデータと奇数番目シリアルデータとが交互にセ
レクトされ、送信シリアルデータData Txに対応したス
トローブ信号Strb Txが出力される。
【００３６】上記第３の実施形態に係るＤＳリンク方式
の送信回路によると、第２の実施形態と同様の効果に加
え、奇数番目シリアルデータと偶数番目反転パラレルデ
ータとを利用してストローブ信号Strb TXを生成するこ
とで、第２の実施形態に比較して、シフトレジスタを１
つ減らすことができ、送信回路２０の回路面積を削減す
ることができる。
の送信回路によると、第２の実施形態と同様の効果に加
え、奇数番目シリアルデータと偶数番目反転パラレルデ
ータとを利用してストローブ信号Strb TXを生成するこ
とで、第２の実施形態に比較して、シフトレジスタを１
つ減らすことができ、送信回路２０の回路面積を削減す
ることができる。
【００３７】なお、送信を、シリアルデータおよびスト
ローブ信号の初期値がそれぞれ“１、１”、又は“０、
０”のときに開始する場合には、奇数番目のストローブ
信号は奇数番目のデータ反転値に一致、偶数番目のスト
ローブ信号は偶数番目のデータに一致する。よって、初
期値が“１、１”、又は“０、０”の状態で送信を開始
する場合には、奇数番目反転パラレルデータと、偶数番
目シリアルデータ；とを利用してストローブ信号Strb T
Xを生成すれば良い。
ローブ信号の初期値がそれぞれ“１、１”、又は“０、
０”のときに開始する場合には、奇数番目のストローブ
信号は奇数番目のデータ反転値に一致、偶数番目のスト
ローブ信号は偶数番目のデータに一致する。よって、初
期値が“１、１”、又は“０、０”の状態で送信を開始
する場合には、奇数番目反転パラレルデータと、偶数番
目シリアルデータ；とを利用してストローブ信号Strb T
Xを生成すれば良い。
【００３８】［第４の実施形態］第４の実施形態は、第
３の実施形態と同様に、ストローブ信号発生器２２の回
路面積を削減した送信回路の他例である。
３の実施形態と同様に、ストローブ信号発生器２２の回
路面積を削減した送信回路の他例である。
【００３９】図７は、この発明の第４の実施形態に係る
ＤＳリンク方式の送信回路を示すブロック図である。図
７において、図２と共通する部分には共通する参照符号
を付す。
ＤＳリンク方式の送信回路を示すブロック図である。図
７において、図２と共通する部分には共通する参照符号
を付す。
【００４０】図７に示すように、第４の実施形態が、特
に第２の実施形態と異なるところは、ストローブ信号発
生器２２の構成であるので、以下、ストローブ信号発生
器２２に着目して説明する。
に第２の実施形態と異なるところは、ストローブ信号発
生器２２の構成であるので、以下、ストローブ信号発生
器２２に着目して説明する。
【００４１】第４の実施形態のストローブ信号発生器２
２には、奇数番目シリアルデータと、偶数番目シリアル
データとが入力される。偶数番目シリアルデータは、イ
ンバータ３４に入力される。インバータ３４は偶数番目
シリアルデータを反転させ、偶数番目反転シリアルデー
タを出力する。セレクタ３５には、偶数番目反転シリア
ルデータと、奇数番目シリアルデータとがそれぞれ入力
される。セレクタ３５は、内部クロックの“Ｈ”期間で
奇数番目シリアルデータをセレクトし、内部クロックの
“Ｌ”期間で偶数番目反転シリアルデータをセレクトし
て出力する。これにより、偶数番目反転シリアルデータ
と奇数番目シリアルデータとが交互にセレクトされ、送
信シリアルデータData Txに対応したストローブ信号Str
b Txが出力される。
２には、奇数番目シリアルデータと、偶数番目シリアル
データとが入力される。偶数番目シリアルデータは、イ
ンバータ３４に入力される。インバータ３４は偶数番目
シリアルデータを反転させ、偶数番目反転シリアルデー
タを出力する。セレクタ３５には、偶数番目反転シリア
ルデータと、奇数番目シリアルデータとがそれぞれ入力
される。セレクタ３５は、内部クロックの“Ｈ”期間で
奇数番目シリアルデータをセレクトし、内部クロックの
“Ｌ”期間で偶数番目反転シリアルデータをセレクトし
て出力する。これにより、偶数番目反転シリアルデータ
と奇数番目シリアルデータとが交互にセレクトされ、送
信シリアルデータData Txに対応したストローブ信号Str
b Txが出力される。
【００４２】上記第４の実施形態に係るＤＳリンク方式
の送信回路によると、第２の実施形態と同様の効果に加
え、奇数番目シリアルデータと偶数番目反転シリアルデ
ータとを利用してストローブ信号Strb Txを生成するこ
とで、第２の実施形態に比較してシフトレジスタを２
つ、また、第３の実施形態に比較してシフトレジスタを
１つそれぞれ減らすことができる。よって、送信回路２
０の回路面積を削減することができる。
の送信回路によると、第２の実施形態と同様の効果に加
え、奇数番目シリアルデータと偶数番目反転シリアルデ
ータとを利用してストローブ信号Strb Txを生成するこ
とで、第２の実施形態に比較してシフトレジスタを２
つ、また、第３の実施形態に比較してシフトレジスタを
１つそれぞれ減らすことができる。よって、送信回路２
０の回路面積を削減することができる。
【００４３】なお、第３の実施形態が第４の実施形態に
比較して有利なところは、パラレル−シリアル変換器２
１とセレクタ３５との間で、データ遅延がないことであ
る。このため、第３の実施形態は、第４の実施形態に比
較して、通信速度が非常に高速な場合に適する。
比較して有利なところは、パラレル−シリアル変換器２
１とセレクタ３５との間で、データ遅延がないことであ
る。このため、第３の実施形態は、第４の実施形態に比
較して、通信速度が非常に高速な場合に適する。
【００４４】なお、図７に示した送信回路２０は、シリ
アルデータおよびストローブ信号の初期値をそれぞれ
“１、０”、又は“０、１”のときに送信を開始する場
合を想定しているが、初期値“１、１”、又は“０、
０”のときに送信を開始する場合には、奇数番目反転シ
リアルデータと、偶数番目シリアルデータとを利用して
ストローブ信号Strb TXを生成すれば良い。
アルデータおよびストローブ信号の初期値をそれぞれ
“１、０”、又は“０、１”のときに送信を開始する場
合を想定しているが、初期値“１、１”、又は“０、
０”のときに送信を開始する場合には、奇数番目反転シ
リアルデータと、偶数番目シリアルデータとを利用して
ストローブ信号Strb TXを生成すれば良い。
【００４５】以上、本発明を第１〜第４の実施形態によ
り説明したが、本発明は第１〜第４の実施形態に限られ
るものではなく、その趣旨を逸脱しない範囲で種々変形
できる。
り説明したが、本発明は第１〜第４の実施形態に限られ
るものではなく、その趣旨を逸脱しない範囲で種々変形
できる。
【００４６】例えば上記実施形態により説明した受信回
路１０および送信回路２０はそれぞれ、１つの半導体集
積回路装置チップにペアで形成されても良いし、それぞ
れ単独で形成されても良い。
路１０および送信回路２０はそれぞれ、１つの半導体集
積回路装置チップにペアで形成されても良いし、それぞ
れ単独で形成されても良い。
【００４７】また、第１〜第４の実施形態では、シフト
レジスタを偶数番目用と奇数番目用との２つに分けた
が、２つ以上に分けることも可能である。たとえば４つ
に分けた場合には、データレートＦの１／４の周波数を
持つクロックで動作することが可能、さらに８つに分け
た場合には、データレートＦの１／８の周波数を持つク
ロックで動作することが可能である。
レジスタを偶数番目用と奇数番目用との２つに分けた
が、２つ以上に分けることも可能である。たとえば４つ
に分けた場合には、データレートＦの１／４の周波数を
持つクロックで動作することが可能、さらに８つに分け
た場合には、データレートＦの１／８の周波数を持つク
ロックで動作することが可能である。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、通信速度が高速化されても製造コストの上昇を抑制
でき、かつ通信速度の高速化の要求にも追従可能な構成
の受信回路／送信回路を具備する半導体集積回路装置を
提供できる。
ば、通信速度が高速化されても製造コストの上昇を抑制
でき、かつ通信速度の高速化の要求にも追従可能な構成
の受信回路／送信回路を具備する半導体集積回路装置を
提供できる。
【図１】図１（Ａ）はこの発明の第１の実施形態に係る
ＤＳリンク方式の受信回路を示すブロック図、図１
（Ｂ）はシリアルデータ、ストローブ信号、受信クロッ
クおよびシステムクロックの関係を示す信号波形図。
ＤＳリンク方式の受信回路を示すブロック図、図１
（Ｂ）はシリアルデータ、ストローブ信号、受信クロッ
クおよびシステムクロックの関係を示す信号波形図。
【図２】図２はシフトレジスタ（シリアル−パラレル変
換器）の一回路例を示す回路図。
換器）の一回路例を示す回路図。
【図３】図３はこの発明の第２の実施形態に係るＤＳリ
ンク方式の送信回路を示すブロック図。
ンク方式の送信回路を示すブロック図。
【図４】図４はシフトレジスタ（パラレル−シリアル変
換器）の一回路例を示す回路図。
換器）の一回路例を示す回路図。
【図５】図５はエンコーダの一回路例を示す回路図。
【図６】図６はこの発明の第３の実施形態に係るＤＳリ
ンク方式の送信回路を示すブロック図。
ンク方式の送信回路を示すブロック図。
【図７】図７はこの発明の第４の実施形態に係るＤＳリ
ンク方式の送信回路を示すブロック図。
ンク方式の送信回路を示すブロック図。
【図８】図８（Ａ）は従来のＤＳリンク方式の受信回路
を示すブロック図、図８（Ｂ）はシリアルデータ、スト
ローブ信号、受信クロックおよび内部クロックの関係を
示す信号波形図。
を示すブロック図、図８（Ｂ）はシリアルデータ、スト
ローブ信号、受信クロックおよび内部クロックの関係を
示す信号波形図。
【図９】図９は従来のＤＳリンク方式の送信回路を示す
ブロック図。
ブロック図。
１０…受信回路、 １１…排他的論理和回路（ＸＯＲ）、 １２…シリアル−パラレル変換器、 １２ODD、１２EVEN…シフトレジスタ、 １３…ＦＩＦＯレジスタ、 ２０…送信回路、 ２１…パラレル−シリアル変換器、 ２１ODD、２１EVEN…シフトレジスタ、 ２２…ストローブ信号発生回路、 ２３…セレクタ、 ２４…エンコーダ、 ２５…パラレル−シリアル変換器、 ２５ODD、２５EVEN…シフトレジスタ、 ２６0〜２６N-1…排他的論理和の反転回路（ＸＮＯ
Ｒ）、 ２７0〜２７N-1…排他的論理和回路（ＸＯＲ）、 ２８、２９…フリップフロップ、 ３０…セレクタ、 ３１…インバータ、 ３２…シフトレジスタ、 ３３…セレクタ、 ３４…インバータ、 ３５…セレクタ。
Ｒ）、 ２７0〜２７N-1…排他的論理和回路（ＸＯＲ）、 ２８、２９…フリップフロップ、 ３０…セレクタ、 ３１…インバータ、 ３２…シフトレジスタ、 ３３…セレクタ、 ３４…インバータ、 ３５…セレクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高坂 吉昭 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5K047 AA02 AA16 FF02 HH56 MM26 MM27 MM28
Claims (5)
- 【請求項１】 データレートＦのシリアルデータとスト
ローブ信号とに基いて、受信クロックを発生する受信ク
ロック発生回路と、 前記受信クロックのアップエッジおよびダウンエッジの
一方に同期して動作する第１のシフトレジスタ、および
前記受信クロックのアップエッジおよびダウンエッジの
他方に同期して動作する第２のシフトレジスタを少なく
とも含む、前記シリアルデータをＮビットのパラレルデ
ータに変換するシリアル−パラレル変換器と、 周波数Ｆ／Ｎのシステムクロックに同期して前記Ｎビッ
トのパラレルデータを出力する受信データ出力回路とを
含む受信回路を具備することを特徴とする半導体集積回
路装置。 - 【請求項２】 内部クロックのアップエッジおよびダウ
ンエッジの一方に同期して動作する第１のシフトレジス
タ、および前記内部クロックのアップエッジおよびダウ
ンエッジの他方に同期して動作する第２のシフトレジス
タを少なくとも含む、Ｎビットのパラレルデータを少な
くとも２つの第１、第２のシリアルデータに変換するパ
ラレル−シリアル変換器と、 前記内部クロックの論理レベルに応じて第１、第２のシ
リアルデータを選択し、第１、第２のシリアルデータを
交互に出力する送信データ出力回路と、 前記Ｎビットのパラレルデータに基いてストローブ信号
を発生させるストローブ信号発生回路とを含む送信回路
を具備することを特徴とする半導体集積回路装置。 - 【請求項３】 前記ストローブ信号発生回路は、 前記Ｎビットのパラレルデータのうち、偶数番目パラレ
ルデータおよび奇数番目パラレルデータのいずれか一方
の反転パラレルデータを出力する反転回路と、 前記内部クロックのアップエッジおよびダウンエッジの
一方に同期して動作する第３のシフトレジスタを含み、
前記反転パラレルデータを反転シリアルデータに変換す
る第３のパラレル−シリアル変換器と、 前記内部クロックの論理レベルに応じて第２のシリアル
データおよび反転シリアルデータを選択し、前記第２の
シリアルデータおよび反転シリアルデータを交互に出力
するストローブ信号出力回路とを含むことを特徴とする
請求項２に記載の半導体集積回路装置。 - 【請求項４】 前記ストローブ信号発生回路は、 前記第１のシリアルデータの反転シリアルデータを出力
する反転回路と、 前記内部クロックの論理レベルに応じて第２のシリアル
データおよび前記反転シリアルデータを選択し、前記第
２のシリアルデータおよび前記反転シリアルデータを交
互に出力するストローブ信号出力回路とを含むことを特
徴とする請求項２に記載の半導体集積回路装置。 - 【請求項５】 データレートＦのシリアルデータとスト
ローブ信号とに基いて、受信クロックを発生する受信ク
ロック発生回路と、前記受信クロックのアップエッジお
よびダウンエッジの一方に同期して動作する第１のシフ
トレジスタ、および前記受信クロックのアップエッジお
よびダウンエッジの他方に同期して動作する第２のシフ
トレジスタを少なくとも含み、前記シリアルデータをＮ
ビットのパラレルデータに変換するシリアル−パラレル
変換器と、周波数Ｆ／Ｎのシステムクロックに同期して
前記Ｎビットのパラレルデータを出力する受信データ出
力回路とを含む受信回路と、 内部クロックのアップエッジおよびダウンエッジの一方
に同期して動作する第１のシフトレジスタ、および前記
内部クロックのアップエッジおよびダウンエッジの他方
に同期して動作する第２のシフトレジスタを少なくとも
含み、前記Ｎビットのパラレルデータを少なくとも２つ
の第１、第２のシリアルデータに変換するパラレル−シ
リアル変換器と、前記内部クロックの論理レベルに応じ
て第１、第２のシリアルデータを選択し、第１、第２の
シリアルデータを交互に出力する送信データ出力回路
と、前記Ｎビットのパラレルデータに基いてストローブ
信号を発生させるストローブ信号発生回路とを含む送信
回路とを具備することを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069931A JP2000269943A (ja) | 1999-03-16 | 1999-03-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069931A JP2000269943A (ja) | 1999-03-16 | 1999-03-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269943A true JP2000269943A (ja) | 2000-09-29 |
Family
ID=13416923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11069931A Pending JP2000269943A (ja) | 1999-03-16 | 1999-03-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021865A (ja) * | 2007-07-12 | 2009-01-29 | Mitsubishi Heavy Ind Ltd | 同期回路 |
| JP2009021866A (ja) * | 2007-07-12 | 2009-01-29 | Mitsubishi Heavy Ind Ltd | シリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路 |
| CN110710109A (zh) * | 2017-06-29 | 2020-01-17 | 松下知识产权经营株式会社 | 噪声消除电路以及数据传输电路 |
-
1999
- 1999-03-16 JP JP11069931A patent/JP2000269943A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021865A (ja) * | 2007-07-12 | 2009-01-29 | Mitsubishi Heavy Ind Ltd | 同期回路 |
| JP2009021866A (ja) * | 2007-07-12 | 2009-01-29 | Mitsubishi Heavy Ind Ltd | シリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路 |
| CN110710109A (zh) * | 2017-06-29 | 2020-01-17 | 松下知识产权经营株式会社 | 噪声消除电路以及数据传输电路 |
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