JP3952274B2 - 並列−直列コンバータ回路及び並列−直列コンバータ方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は並列データを直列データに変換する回路及び方法に係り、特にＮ個のサブ周波数クロックを利用してＮビット並列データを直列データに変換する並列−直列コンバータ回路及び並列−直列コンバータ方法に関する。
【０００２】
【従来の技術】
分離されたデータポートにまたは遠距離から多量のデータを伝送または受信する高速データリンクにおいて、光ファイバのような広帯域チャンネルを使用してデータを伝送する場合は並列−直列コンバータを利用してデータを並列形式から直列形式に変換するのが一般的である。
伝送されたデータは光ファイバの他端において直列形式で受信される。受信されたデータは受信端での処理のために直列−並列コンバータにより再び並列形式に変換される。
光ファイバは秒当たり数十から数百ギガビットの速度でデータを伝送できる能力を有する。光ファイバの伝送速度を制限する要素のうち並列−直列コンバータの動作速度の限界は重要な制限要素となる。
【０００３】
従来の並列−直列コンバータが図１に示されている。
並列−直列コンバータ１００は１０ビット並列データを直列データとして出力するために変換する（図１に示されたように、１０ビットデータは８ビット部分と両端にある１ビットの「１」及び１ビットの「０」より構成されうる）。並列データの１０ビットデータに対応するＡＮＤゲート１１０はＯＲゲート１３０に出力される。１０ビットの入力データのうちから選択されて、ＡＮＤゲート１１０を通じて１回に一つのデータが出力されるように、サブ周波数クロックφ０からφ９がＡＮＤゲート１１０に接続される。
１０個のサブ周波数クロックはシステムクロックから派生したものであり、システムクロックの周期をＴとした時、それぞれのサブ周波数クロックはＴ／１０だけの時間遅延を有している。１０個のサブ周波数クロックのうち２つだけＴ／１０の間論理「１」を有する。
図１に示されたようにサブ周波数クロックがＡＮＤゲート１１０に接続され、１０ビットの入力データはＡＮＤゲート１１０を通過すれば順次活性化される。
【０００４】
１０個の第１Ｄフリップフロップラッチ１２０が１０ビット入力データを保持するために第１システムクロックＣＬＯＣＫ１により駆動される。もし図１の並列−直列コンバータが第２フリップフロップラッチ１２５を備えていなければ、並列データを直列データに変換して正しい動作を行うためのセットアップ時間及びホールド時間が十分でなくなる。セットアップ時間は１０個の並列データを直列データに変換するいずれか一つのクロックの上昇エッジと前記入力データをクロッキングしてレジスタに保持するためのクロックの上昇エッジ間の間隔をいう。ホールド時間は１０個の並列データを直列データに変換するいずれか一つのクロックの下降エッジと前記対応するクロックの下降エッジ間の間隔をいう。
【０００５】
図１の従来の並列−直列コンバータにおいて、第２フリップフロップラッチ１２５は第２システムクロックＣＬＯＣＫ２に応答して０番から７番までの入力データのうち後半部を受信するが、第１システムクロックＣＬＯＣＫ１の半周期の間に４番から７番までの入力データを第２フリップフロップラッチ１２５に保持する。
前記１０ビットの入力データの後半部が追加的なＴ／２時間の間に第２フリップフロップラッチ１２５に保存される。これにより、新しい１０ビットの入力データが第２システムクロックＣＬＯＣＫ２の位相遷移後に第１フリップフロップラッチ１２０に保存される。
【０００６】
図２は０番から９番までの入力データが第１システムクロックＣＬＯＣＫ１のローレベルからハイレベルへの位相遷移により第１フリップフロップラッチ１２０に保存され、５番から９番までの入力データが第１システムクロックＣＬＯＣＫ１の半周期の間に第２システムクロックＣＬＯＣＫ２のローレベルからハイレベルへの位相遷移により第２フリップフロップラッチ１２５に保存されることを示し、上向き矢印は各データがＡＮＤゲート１１０の論理演算を経て、ＯＲゲート１３０を通過する時間を示す。
第２フリップフロップラッチ１２５によりセットアップ時間及びホールド時間のタイミングマージンが提供されうる。
【０００７】
図１に示された並列−直列コンバータは米国特許第５，７１４，９０４にもう少し説明されており、前記米国特許に開示された部分は本出願の参考文献として統合される。
セットアップ時間とホールド時間のタイミングマージンが提供されれば、並列−直列コンバータは不十分なセットアップ時間及びホールド時間に起因したエラーをなくしてもう少し速いデータ処理が可能である。
図１に示された既存の並列−直列コンバータは遅い伝送速度ではデータエラーをなくしてその実行が可能であったが、伝送速度が速くなりつつある現在その限界に達している。
【０００８】
【発明が解決しようとする課題】
従って、既存の並列−直列コンバータより一層多くのセットアップ時間とホールド時間のタイミングマージンを確保して信頼性ある高速動作のできる並列データを直列データに変換する並列−直列コンバータが必要である。
【０００９】
本発明は上記の点に鑑みなされたもので、その目的は、相異なる位相を有するＮ個の周波数を利用して並列データを直列データに変換する並列−直列コンバータ回路を提供するとことにある。
さらに、本発明は、相異なる位相を有するＮ個の周波数を利用して並列データを直列データに変換する並列−直列コンバータ方法を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】
本発明の一形態によるＮビットの並列データを直列化する回路は、第１レジスタ、第２レジスタ、第３レジスタ及びロジックゲートを備える。
第１レジスタは、第１クロックに応答してＭ（＜Ｎ）ビット並列データを保存する。第２レジスタは、前記第１クロックと異なる位相を有する第２クロックに応答してＮ−Ｍビットの並列データを保存する。第３レジスタは、前記第１クロック及び前記第２クロックと異なる位相を有する第３クロックに応答して前記第２レジスタから出力される並列データのｎ番目及びｎ−１番目ビットを保存する。
ロジックゲートは、前記第１レジスタ及び前記第２レジスタまたは前記第３レジスタのうち一つから出力されるＮビットの並列データ、または前記第１レジスタと前記第２及び第３レジスタの全てから出力されるＮビットの並列データを入力として受信してＮビットの直列データを発生する。
【００１１】
前記Ｎビットの並列データを直列化する回路はそれぞれ相異なる位相を有し、前記ロジックゲートの入力に１対ずつ入力されるＮ個の位相クロックをさらに備える。
前記ロジックゲートは、前記Ｎビットデータに対応するＮ個のゲートを備え、１番目からＮ／２−１番目までの各ゲートは、対応する番目のデータと、それぞれ相異なる位相を有するＮ個の位相クロック中対応する番目（これをｎと記す）の位相クロック及び（（Ｎ／２）＋ｎ＋１）番目の位相クロックとが入力され、Ｎ／２番目からＮ番目までの各ゲートは、対応する番目のデータと対応する番目（これをｎと記す）の位相クロック及び（（Ｎ／２）＋ｎ＋１−Ｎ）番目の位相クロックとが入力されることを特徴とする。
前記第１クロックの位相遷移と前記第２クロックの位相遷移間の時間は、前記Ｎ個の位相クロックが１回ずつ位相遷移されうる時間であるクロックフレームの１／３であることを特徴とする。
前記Ｎ個の位相クロックは、前記毎クロックフレームごとに位相遷移され、前記第１クロック、第２クロック及び第３クロックは毎レジスタクロックフレームの間に位相遷移され、ｎ番目のビットデータは前記レジスタクロックフレームの間に前記第３クロックが位相遷移された後であり、次のレジスタクロックフレームが終わる前に直列データとして出力されることを特徴とする。
前記第２レジスタは２つのレジスタを備え、前記第２クロックは相異なる時間に位相遷移される２つのクロックを備えることを特徴とする。前記第３レジスタは、相異なる時間に位相遷移される２つのクロックを備える前記第３クロックに応答する２つのレジスタを備えることを特徴とする。前記第２クロック及び前記第３クロックは、互いに１８０度の位相差を有することを特徴とする。
【００１２】
本発明の他の形態によるＮビットの並列データを直列化する回路は、第１レジスタ、第２レジスタ、第３レジスタ、第４レジスタ及びロジックゲートを備える。
第１レジスタは、第１クロックに応答してＭ（＜Ｎ）ビット並列データを保存する。第２レジスタは、前記第１クロックと異なる位相を有する第２クロックに応答して前記並列データのＰビットを保存する。第３レジスタは、第３クロックに応答して前記並列データのＱビットを保存する（ただしＭ＋Ｐ＋Ｑ＝Ｎである）。第４レジスタは、前記第１クロック、第２クロック及び第３クロックと異なる位相を有する第４クロックに応答して前記第３レジスタから出力されるデータを保存する。ロジックゲートは、前記第１レジスタ、前記第２レジスタ及び前記第４レジスタから出力されるＮビットの並列データを入力として受信して直列データを発生する。
【００１３】
前記第３クロックは、前記第１クロックと同一であることを特徴とする。前記回路は、それぞれ相異なる位相を有し、前記ロジックゲートの入力に１対ずつ入力されるＮ個の位相クロックをさらに備えることを特徴とする。
前記ロジックゲートは、前記Ｎビットデータに対応するＮ個のゲートを備え、１番目からＮ／２−１番目までの各ゲートは、対応する番目のデータと、それぞれ相異なる位相を有するＮ個の位相クロック中対応する番目（これをｎと記す）の位相クロック及び（（Ｎ／２）＋ｎ＋１）番目の位相クロックとが入力され、Ｎ／２番目からＮ番目までの各ゲートは、対応する番目のデータと対応する番目（これをｎと記す）の位相クロック及び（（Ｎ／２）＋ｎ＋１−Ｎ）番目の位相クロックとが入力されることを特徴とする。前記第１クロックの位相遷移と前記第２クロックの位相遷移間の時間は、前記Ｎ個の位相クロックが１回ずつ位相遷移されうる時間であるクロックフレームの１／３であることを特徴とする。
前記第２クロックの位相遷移と前記第４クロックの位相遷移間の時間は、前記Ｎ個の位相クロックが１回ずつ位相遷移されうる時間であるクロックフレームの１／３であることを特徴とし、前記Ｎ個の位相クロックは前記毎クロックフレームごとに位相遷移され、前記第１クロック、第２クロック及び第３クロックは毎レジスタクロックフレームの間に位相遷移され、ｎ番目のビットデータは前記レジスタクロックフレームの間に前記第３クロックが位相遷移された後であり、次のレジスタクロックフレームが終わる前に直列データとして出力されることを特徴とする。
前記第３クロック及び前記第４クロックは、互いに１８０度の位相差を有し、前記第３クロックの活性のための位相遷移は、前記第１クロックと前記第２クロックとの活性のための位相遷移間に生じることを特徴とする。
【００１４】
本発明の一形態によるＮビットの並列データを直列化する方法は、（ａ）第１クロックに応答してＭ（＜Ｎ）ビット並列データを第１レジスタに保存する段階、（ｂ）前記第１クロックと異なる位相を有する第２クロックに応答して前記並列データのＰビットを第２レジスタに保存する段階、（ｃ）Ｍ＋Ｐ＋Ｑ＝Ｎの関係にあり、第３クロックに応答して前記並列データのＱビットを第３レジスタに保存する段階、（ｄ）前記第１クロック、第２クロック及び第３クロックと異なる位相を有する第４クロックに応答して前記第３レジスタから出力されるデータを第４レジスタに保存する段階及び（ｅ）前記第１レジスタ、前記第２レジスタ及び前記第４レジスタから出力されるＮビットの並列データを入力として受信して直列データを発生する段階を備えることを特徴とする。
【００１５】
本発明の他の形態によるＮビットの並列データを直列化する方法は、（ａ）第１クロックに応答してＭ（＜Ｎ）ビット並列データを第１レジスタに保存する段階、（ｂ）前記第１クロックと異なる位相を有する第２クロックに応答してＮ−Ｍビットの並列データを第２レジスタに保存する段階、（ｃ）前記第１クロック及び前記第２クロックと異なる位相を有する第３クロックに応答して前記第２レジスタから出力される並列データのｎ番目及びｎ−１番目ビットを第３レジスタに保存する段階及び（ｄ）前記第１レジスタ及び前記第２レジスタまたは前記第３レジスタのうち一つから出力されるＮビットの並列データ、または前記第１レジスタと前記第２及び第３レジスタの全てから出力されるＮビットの並列データをロジックゲートの入力として受信してＮビットの直列データを発生する段階を備えることを特徴とする。
【００１６】
【発明の実施の形態】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１７】
図３は本発明の実施形態による並列−直列コンバータ２００を示す図面である。
Ｎビットの並列データＤＡＴＡ（０，Ｎ−１）が対応する直列接続された複数のレジスタ２１０，２２０，２３０に入力される。複数のレジスタ２１０，２２０，２３０のそれぞれは並列の入力データの１／３ずつを受信する。Ｎはいかなる自然数でもよいが、説明の便宜のために１０と仮定する。
従って、レジスタ２１０は前から４ビットの入力データＤＡＴＡ（０，３）を受信する。レジスタ２２０は１０ビットの入力データＤＡＴＡ（０，９）のうち２番目の１／３部分の入力データＤＡＴＡ（４，６）を受信する。レジスタ２３０は１０ビットの入力データＤＡＴＡ（０，９）のうち３番目の１／３部分の入力データＤＡＴＡ（７，９）を受信する。
複数のレジスタ２１０，２２０，２３０のそれぞれはＤフリップフロップでありうる。レジスタ２１０は第１システムクロックＣＬＯＣＫ１により駆動される。レジスタ２２０は第２システムクロックＣＬＯＣＫ２により駆動される。レジスタ２３０は第３システムクロックＣＬＯＣＫ３により駆動される。
本発明の実施形態によれば、第１システムクロックＣＬＯＣＫ１、第２システムクロックＣＬＯＣＫ２、第３システムクロックＣＬＯＣＫ３はシステムクロックと同じ周波数を有するので同じ周期Ｔを有する。しかし、第１システムクロックＣＬＯＣＫ１、第２システムクロックＣＬＯＣＫ２、第３システムクロックＣＬＯＣＫ３はそれぞれ相異なる位相を有する。
もう一つのレジスタ２４０はレジスタ２３０の出力を受信する。レジスタ２４０は第４システムクロックＣＬＯＣＫ４により駆動される。第４システムクロックＣＬＯＣＫ４も周期Ｔを有し、第１システムクロックＣＬＯＣＫ１、第２システムクロックＣＬＯＣＫ２、第３システムクロックＣＬＯＣＫ３のどれとも異なる位相を有する。
【００１８】
並列−直列コンバータ２００はそれぞれの入力データＤＡＴＡ（０，Ｎ−１）に対応するＮ個の３入力ＡＮＤゲートを備える。すなわち、レジスタ２１０，２２０，２３０，２４０を通じて対応する入力データＤＡＴＡ（０，９）を受信するための３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９を備える。３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のそれぞれの出力はＮ入力ＯＲゲート２６０に入力される。ＯＲゲート２６０の出力は変換された直列データＳＥＲＩＡＬ ＤＡＴＡである。
３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のそれぞれに入力される３つの入力のうち一つはレジスタ２１０，２２０，２４０から生じる対応する入力データＤＡＴＡ（０，９）である。
具体的に、ＡＮＤゲート２５０は入力データＤＡＴＡ（０）を受信するためにレジスタ２１０の直列接続されたレジスタのうち最初のレジスタの出力に接続される。ＡＮＤゲート２５１は入力データＤＡＴＡ（１）を受信するためにレジスタ２１０の直列接続されたレジスタのうち２番目のレジスタの出力に接続される。同様にＡＮＤゲート２５９は入力データＤＡＴＡ（９）を受信するためにレジスタ２４０の直列接続されたレジスタのうち最後のレジスタの出力に接続される。
【００１９】
３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のそれぞれに入力される３つの入力のうち他の２つは１０個のサブ周波数クロックＣＬＫ０，ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９のうち２つである。３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のそれぞれに入力される２つのサブ周波数クロックＣＬＫ０，ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９はＯＲゲート２６０に入力データＤＡＴＡ（０，９）を選択的に出力するために選択される。すなわち、サブ周波数クロックＣＬＫ０，ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９は３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のうち一つだけを特定の時間に順次活性化させるべく３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９に接続される。
【００２０】
図４はサブ周波数クロックのタイミング関係を示した図面である。
サブ周波数クロックＣＬＫ０，ＣＬＫ１，．．．，ＣＬＫ８，ＣＬＫ９のそれぞれは全て周期Ｔを有し、位相差がＴ／Ｎと表示される同じクロックである。本発明の実施形態によれば、サブ周波数クロックＣＬＫ０とサブ周波数クロックＣＬＫ１とはＴ／１０の時間差を有する。ｎ番目のサブ周波数クロックは、（Ｎ／２＋ｎ）番目のサブ周波数クロックと１８０度の位相差を有する。すなわち、サブ周波数クロックＣＬＫ０はサブ周波数クロックＣＬＫ５と１８０度の位相差を有し、同様にサブ周波数クロックＣＬＫ１はサブ周波数クロックＣＬＫ６と１８０度の位相差を有する。Ｎ個のサブ周波数クロックのそれぞれは反復される毎クロックフレームごとに１回遷移され、第１ないし第４システムクロックＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３，ＣＬＯＣＫ４は１回のレジスタクロックフレームの間に１回遷移される。
Ｎ番目ビットのデータ（一つのレジスタクロックフレームの最後のデータ）は、レジスタクロックフレームの間に第４システムクロックＣＬＯＣＫ４が遷移された後で、しかし次のレジスタクロックフレームの前に直列データＳＥＲＩＡＬ ＤＡＴＡとして出力される。
【００２１】
３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のそれぞれは、Ｎ個の３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のうち一つだけを選択的に活性化させて直列データＳＥＲＩＡＬ ＤＡＴＡとして入力データＤＡＴＡ（０，Ｎ−１）をマルチプレキシングするために、２つのサブ周波数クロックの組合わせを３つの入力のうち２つとして受信する。
本発明の実施形態によれば、ＡＮＤゲート２５０から２５３までの各ゲートは、対応する番目のデータと、それぞれ相異なる位相を有するＮ個のサブ周波数クロック中対応する番目（これをｎと記す）のサブ周波数クロック及び（（Ｎ／２）＋ｎ＋１）番目のサブ周波数クロックとが入力され、ＡＮＤゲート２５４から２５９までの各ゲートは、対応する番目のデータと対応する番目（これをｎと記す）のサブ周波数クロック及び（（Ｎ／２）＋ｎ＋１−Ｎ）番目のサブ周波数クロックとが入力される。従って、図３をさらに参照すれば、ｎ＝１である場合、対応する３入力ＡＮＤゲート２５０はサブ周波数クロックＣＬＫ０と（１０／２＋１＋１）番目のサブ周波数クロック、すなわちサブ周波数クロックＣＬＫ６とに接続される。３入力ＡＮＤゲート２５１はサブ周波数クロックＣＬＫ１と（１０／２＋２＋１）番目のサブ周波数クロック、すなわちサブ周波数クロックＣＬＫ７とに接続される。同様に、３入力ＡＮＤゲート２５９はサブ周波数クロックＣＬＫ９とサブ周波数クロックＣＬＫ５とに接続される。
【００２２】
３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９に２つのサブ周波数クロックが接続される時、最初のサブ周波数クロックがローレベルからハイレベルに遷移されることにより、すぐにＴ／Ｎ時間の間それぞれの３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９が活性化される。
例えば、３入力ＡＮＤゲート２５０は図４の斜線部で示すようにサブ周波数クロックＣＬＫ０とサブ周波数クロックＣＬＫ６とが同時にハイレベルである場合に活性化される。そして、サブ周波数クロックＣＬＫ６がハイレベルからローレベルに遷移された後で３入力ＡＮＤゲート２５０は非活性化される。
３入力ＡＮＤゲート２５０が活性化される時間の間、残りの全ての３入力ＡＮＤゲート２５１，．．．，２５８，２５９は２つのサブ周波数クロックのうち一つがローレベルになるので非活性化される。そして、図４から分かるように、３入力ＡＮＤゲート２５０，２５１，．．．，２５８，２５９のそれぞれは一つずつＴ／Ｎ時間の間、順に活性化される。
【００２３】
図３に示された並列−直列コンバータによれば、レジスタ２１０，２２０，２３０，２４０が駆動される時間により余裕あるセットアップ時間及びホールド時間が提供される。
図５はレジスタ２１０，２２０，２３０，２４０の出力端から出力されるデータのタイミング図を示す。ここで、上向き矢印は各データがＡＮＤゲートの論理計算を経て、ＯＲゲート２６０を通過する時間を示す。
図５を参考にすれば、第１システムクロックＣＬＯＣＫ１がローレベルからハイレベルに遷移される時、入力データＤＡＴＡ（０，３）がレジスタ２１０にラッチされる。そして、レジスタ２１０の出力は対応する３入力ＡＮＤゲート２５０，２５１，２５２，２５３に出力される。
【００２４】
第１システムクロックＣＬＯＣＫ１がローレベルからハイレベルに遷移された後に、第２システムクロックＣＬＯＣＫ２がローレベルからハイレベルに遷移されれば、入力データＤＡＴＡ（４，６）はレジスタ２２０にラッチされ、レジスタ２２０の出力は３入力ＡＮＤゲート２５４，２５５，２５６に出力される。第３システムクロックＣＬＯＣＫ３がローレベルからハイレベルに遷移されれば、入力データＤＡＴＡ（７，９）はレジスタ２３０にラッチされ、第４システムクロックＣＬＯＣＫ４がローレベルからハイレベルに遷移されれば、入力データＤＡＴＡ（４，６）はレジスタ２３０からレジスタ２４０に出力され、レジスタ２４０の出力は３入力ＡＮＤゲート２５７，２５８，２５９に出力される。
【００２５】
本発明の実施形態によれば、第３システムクロックＣＬＯＣＫ３は第１システムクロックＣＬＯＣＫ１と第２システムクロックＣＬＯＣＫ２とがローレベルからハイレベルに遷移される間に、ローレベルからハイレベルに遷移されるべく決められ、第４システムクロックＣＬＯＣＫ４は第１システムクロックＣＬＯＣＫ１、第２システムクロックＣＬＯＣＫ２及び第３システムクロックＣＬＯＣＫ３がローレベルからハイレベルに遷移された後でローレベルからハイレベルに遷移されるべく決められる。望ましくは、第４システムクロックＣＬＯＣＫ４は第１システムクロックＣＬＯＣＫ１がローレベルからハイレベルに遷移された後で、約２／３Ｔ時間後にローレベルからハイレベルに遷移される。
【００２６】
図５に示された第１システムクロックＣＬＯＣＫ１から第４システムクロックＣＬＯＣＫ４のローレベルからハイレベルへの遷移により、次の番の第１システムクロックＣＬＯＣＫ１のローレベルからハイレベルへの遷移が行われる前に約１／３Ｔのセットアップ時間の余裕が提供される。約１／３Ｔのセットアップ時間の余裕はＯＲゲート２６０を通じて出力される直列データの変更なく、新しい入力データがレジスタ２１０，２２０，２３０のうちどれかに保存されるようにする。
【００２７】
図６は第３システムクロックＣＬＯＣＫ３と第１システムクロックＣＬＯＣＫ１とが同じクロックであるか、少なくともローレベルからハイレベルへの位相遷移が同時に生じる場合の本発明の実施形態によるタイミング図を示したものである。
第１システムクロックＣＬＯＣＫ１と第３システムクロックＣＬＯＣＫ３の位相が遷移された後で第２システムクロックＣＬＯＣＫ２の位相が遷移され、第２システムクロックＣＬＯＣＫ２の位相が遷移された後で第４システムクロックＣＬＯＣＫ４が位相遷移されれば、次の番の第１システムクロックＣＬＯＣＫ１がローレベルからハイレベルに位相遷移される前に入力データＤＡＴＡ（０，９）が３入力ＡＮＤゲートに印加されることが分かり、これは余裕あるセットアップ時間及びホールド時間を提供する。
【００２８】
望ましくは、最少数のラッチを使用して余裕あるセットアップ時間及びホールド時間を提供できる。本発明の実施形態では３つの追加ＤフリップフロップＤだけがさらに必要なだけである。
【００２９】
当技術分野での当業者ならば、図３に示された構造を他の実施形態に修正することにより、もう少し余裕あるセットアップ時間及びホールド時間が提供されるということが分かる。例えば、レジスタ２４０は３ビットの代りに２ビットであったり、または４ビットでありうる。レジスタ２２０の出力を受信するための追加的なレジスタがさらに備わりもする。第１システムクロックＣＬＯＣＫ１ないし第４システムクロックＣＬＯＣＫ４の組合わせがローレベルからハイレベルに遷移される時間を修正することにより、もう少し余裕あるセットアップ時間及びホールド時間を選択的に提供できる。
【００３０】
以上により最適な実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的から使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらなければならない。
【００３１】
【発明の効果】
以上のように、本発明による並列データを直列データに変換する回路及び方法は、従来の並列データを直列データに変換する回路及び方法に比べて使われるフリップフロップの数が減り、さらにロジックゲートの動作時のセットアップ時間及びホールド時間にタイミングマージンがより確保される長所がある。
【図面の簡単な説明】
【図１】従来の並列−直列コンバータを示すブロック図である。
【図２】図１の第１及び第２フリップフロップラッチに保持されるデータのタイミング図である。
【図３】本発明の実施形態による並列−直列コンバータを示す図である。
【図４】サブ周波数クロックのタイミング関係を説明するタイミング図である。
【図５】図３の並列−直列コンバータから出力されるデータのタイミング関係を説明する図である。
【図６】本発明の他の実施形態による修正されたクロックタイミングを適用する時の図３の並列−直列コンバータから出力されるデータのタイミング関係を説明する図である。
【符号の説明】
２００ 並列−直列コンバータ
２１０，２２０，２３０，２４０ レジスタ
２５０〜２５９ ３入力ＡＮＤゲート
２６０ Ｎ入力ＯＲゲート

Claims (8)

1. 第１クロックに応答してＮビット並列データのＭビットを保存する第１レジスタと、
   前記第１クロックと異なる位相を有する第２クロックに応答して前記並列データのＰビットを保存する第２レジスタと、
   前記第１及び第２クロックと異なる位相を有する第３クロックに応答して前記並列データのＱビットを保存する（ただしＭ＋Ｐ＋Ｑ＝Ｎ）第３レジスタと、
   前記第１クロック、第２クロック及び第３クロックと異なる位相を有する第４クロックに応答して前記第３レジスタから出力されるデータを保存する第４レジスタと、
   前記第１レジスタ、前記第２レジスタ及び前記第４レジスタから出力されるＮビットの並列データを入力として受信して直列データを発生するロジックゲートとを備え、
   前記第１乃至第４クロックの周期はＴであり、前記第３クロックの活性のための位相遷移は、前記第１クロックと前記第２クロックの活性のための位相遷移間に生じ、前記第４クロックの活性のための位相遷移は前記第１乃至第３クロックの活性のための位相遷移後であって、かつ前記第１クロックが活性のために位相遷移した後２／３Ｔ時間後に生じることを特徴とするＮビットの並列データを直列化する並列−直列コンバータ回路。
2. それぞれ相異なる位相を有し、前記ロジックゲートの入力に１対ずつ入力されるＮ個の位相クロックをさらに備えることを特徴とする請求項１に記載の並列−直列コンバータ回路。
3. 前記ロジックゲートは、
   前記Ｎビットデータに対応するＮ個のゲートを備え、１番目からＮ／２−１番目までの各ゲートは、対応する番目のデータと、それぞれ相異なる位相を有するＮ個の位相クロック中対応する番目（これをｎと記す）の位相クロック及び（（Ｎ／２）＋ｎ＋１）番目の位相クロックとが入力され、Ｎ／２番目からＮ番目までの各ゲートは、対応する番目のデータと対応する番目（これをｎと記す）の位相クロック及び（（Ｎ／２）＋ｎ＋１−Ｎ）番目の位相クロックとが入力されることを特徴とする請求項２に記載の並列−直列コンバータ回路。
4. 前記第１クロックの位相遷移と前記第２クロックの位相遷移間の時間は、前記Ｎ個の位相クロックが１回ずつ位相遷移されうる時間であるクロックフレームの１／３であることを特徴とする請求項３に記載の並列−直列コンバータ回路。
5. 前記第２クロックの位相遷移と前記第４クロックの位相遷移間の時間は、前記Ｎ個の位相クロックが１回ずつ位相遷移されうる時間であるクロックフレームの１／３であることを特徴とする請求項４に記載の並列−直列コンバータ回路。
6. 前記Ｎ個の位相クロックは前記毎クロックフレームごとに位相遷移され、前記第１クロック、第２クロック及び第３クロックは毎レジスタクロックフレームの間に位相遷移され、Ｎ番目のビットデータは前記レジスタクロックフレームの間に前記第４クロックが位相遷移された後であり、次のレジスタクロックフレームの前に直列データとして出力されることを特徴とする請求項５に記載の並列−直列コンバータ回路。
7. 前記第３クロック及び前記第４クロックは、
   互いに１８０度の位相差を有することを特徴とする請求項１に記載の並列−直列コンバータ回路。
8. Ｎビットの並列データを直列化する方法において、
   （ａ）第１クロックに応答してＮビット並列データのＭビットを第１レジスタに保存する段階と、
   （ｂ）前記第１クロックと異なる位相を有する第２クロックに応答して前記並列データのＰビットを第２レジスタに保存する段階と、
   （ｃ）Ｍ＋Ｐ＋Ｑ＝Ｎの関係にあり、前記第１及び第２クロックと異なる位相を有する第３クロックに応答して前記並列データのＱビットを第３レジスタに保存する段階と、
   （ｄ）前記第１クロック、第２クロック及び第３クロックと異なる位相を有する第４クロックに応答して前記第３レジスタから出力されるデータを第４レジスタに保存する段階と、
   （ｅ）前記第１レジスタ、前記第２レジスタ及び前記第４レジスタから出力されるＮビットの並列データを入力として受信して直列データを発生する段階とを備え、
   前記第１乃至第４クロックの周期はＴであり、前記第３クロックの活性のための位相遷移は、前記第１クロックと前記第２クロックの活性のための位相遷移間に生じ、前記第４クロックの活性のための位相遷移は前記第１乃至第３クロックの活性のための位相遷移後であって、かつ前記第１クロックが活性のために位相遷移した後２／３Ｔ時間後に生じることを特徴とする並列−直列コンバータ方法。

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