SE506817C2 - Seriell-parallell- och parallell-seriellomvandlare innefattande frekvensdelare - Google Patents

Description

15 20 25 506 817 Ett tredje syfte med föreliggande uppfinning är att åstadkomma en frekvensdelare som förutom en frekvensdelad signal också kan ge en pulssignal.

Ett fjärde syfte med föreliggande uppfinning är att åstadkomma en seriell-parallellomvandlare som är snabb, billig och använder så få olika sorters kretsar som möjligt.

Ett femte syfte med föreliggande uppfinning är att åstadkomma en parallell-seriellomvandlare som är snabb, billig och använder så få olika sorters kretsar som möjligt.

Ett sjätte syfte med föreliggande uppfinning är att åstadkomma ett höghastighetsblock, i vilket både seriell-parallell- och parallell-seriellomvandling kan ske.

Ett problem med tidigare seriell-parallell- och parallell- seriellomvandlare är just att det har varit svårt att göra snabba omvandlare på ett enkelt och kostnadseffektivt sätt.

Föreliggande uppfinning löser problemet genom en konstruktion där varje utgång kopplas till få ingångar, vilket minskar fördröjningarna i kretsarna. Däremot fördröjs inkommande datasignaler i förhållande till inkommande klocksignaler (eller vice versa) så att datasignalerna klockas mitt i data. Detta minskar risken för fel.

I frekvensdelaren utnyttjas i en utföringsform dessutom att olika ingångar har olika ingångskapacitans, så att man genom att ge' ingångarna andra användningar än normalt kan minska fördröjningarna i kretsarna. För att förbilliga konstruktionen används enbart s k scanvippor, d v s D-vippor med multiplexerade ingångar, samt inverterare och buffertar. 10 15 20 25 506 817 En fördel med föreliggande uppfinning är att konstruktionen gör att seriell-parallellomvandlare och parallell-seriellomvandlare kan göras snabbare än tidigare.

En annan fördel med föreliggande uppfinning är att frekvensdelaren kan användas även i andra sammanhang än omvandlare.

FIGURBESKRIVNING Fig la visar en kretssymbol föreställande en scanvippa Fig lb visar en funktionstabell för en scanvippa.

Fig 2 visar ett kretsschema över en frekvensdelare.

Fig 3 visar ett kretsschema över en seriell-parallellomvandlare_ Fig 4 visar ett kretsschema över en parallell-seriellomvandlare.

Fig 5 visar ett tidsdiagram över händelser i fig 2-4.

Fig 6 visar ett blockschema över ett höghastighetsblock innehållande seriell-parallell- och parallell-seriellomvandlare.

FÖREDRAGNA UTFöRINc-sFommR I uppfinningen kan s k scanvippor, d v s D-vippor med multiplexerade ingångar, användas, t ex CMDF02 eller CMDFO3 av Motorola. I figur la visas en scanvippa. Den har fyra ingångar: dataingäng D, klockingáng CK, scaningång SDI och styringång SE (“scan enable”). Den har också två utgångar: utgång Q och inverterad utgång QB. Styringången SE styr vad som skall klockas ut på utgàngarna Q och QB enligt: Q = SE * SDI + šš * D QB=ö För att scanvippan skall arbeta så fort som möjligt bör man reducera antalet ingångar som är kopplade till samma utgång, 10 15 25 506 817 d v s den s k “fanouten” på utgången. Som exempel kan nämnas i Motorolas CMDF02 att en fanout på O ger en fördröjning på 0,739 ns vid förändring låg till hög på utgång Q, medan en fanout på 8 i motsvarande fall ger en fördröjning på hela alla 1,065 ns.

Fenomenet beror på att in- och utgångar, samt förbindelserna däremellan, har en kapacitans. En av idéerna i föreliggande uppfinning är att öka hastigheten genom att ha låg fanout på alla utgångar.

Nedanstående beskrivning visar en utföringsform där en byte innehåller nio bitar. Alla varianter från två bitar och uppåt är möjliga. Bitarna kommer att numreras [8:O] där bit 63 är MSB (Most Significant Bit) och bit O är LSB (Least Significant Bit).

.För att slippa numrera alla in- och utgångar på scanvipporna i ritningarna gäller i det följande att t ex scanvippa 2 har utgång Q2 och dataingáng D2 etc, med hänvisning till fig 2 och fig la.

Frekvensdelare En utföringsform av en frekvensdelare 40 syns i fig 2. För att dela frekvensen med nio hos en inkommande klocksignal CLK så att en utgående klocksignal CLKdiv bildas används åtta scanvippor 0- 7 kopplade på ett skiftregisterliknande sätt. Den inkommande klocksignalen CLK är kopplad till alla scanvippors klockingàngar CKa (a=0-7, motsvarande bitarna O-7). För att optimera hastigheten är jord J kopplat till alla dataingångar Da. Det gör att utgångarna Qa får utseendet: Qa = SEa * SDIa På detta sätt blir ingångarna SEa och SDIa utbytbara, vilket är värdefullt eftersom styringången SE har högre ingångskapacitans 10 15 20 30 -klocksignalen 506 817 än scaningången SDI har. Det innebär att om man kopplar ihop flera styringångar SE till en och samma utgång så blir fördröjningen större än. onl man hade kopplat ihop lika många scaningångar SDI till samma utgång.

Styringångarna SEa i frekvensdelaren 40 kan alltså användas funktionellt, vilket görs genom att utgångarna Q, i varje scanvippa, utom den sista scanvippan 7, kopplas till nästföljande scanvippas styringång SEÜ1. Dessutom kopplas alla scaningångar SDIa ihop tillsammans med den inversa utgången QB7 på den sista scanvippan 7.

När frekvensdelaren 40 arbetar normalt fås på utgångarna Qa [7:O] följande sekvens i hexadecimal bas: 00, 01, 03, 07, OF, lF, 3F, 7F, FF, 00..., se figur 5. Om man vill kunna nollställa frekvensdelaren 40 kopplas en resetsignal R in på den första scanvippans lediga styringàng SE1, lämpligen via en inverterare 41. Om inverteraren 41 används och resetsignalen R hålls hög under minst åtta klockcykler kommer hela frekvensdelaren 40 att nollställas, vilket också visas i figur 5.

Eftersom frekvensen hos den inkommande klocksignalen CLK delas med nio kan den utgående klocksignalen CLKdiv se ut på två sätt: antingen är pulskvoten 44% eller 55% (pulskvot definieras som den tid som signalen är hög delat med cykeltiden). I utföringsexemplet är en pulskvot på 55% vald eftersom den obalanserade drivningskapabiliteten mellan N- och P-transistorer kommer att arbeta mot en lägre pulskvot när den utgående CLKdiv används. Därför tas den utgående klocksignalen CLKdiv ut från scanvippa 4, antingen från utgång Q, via en inverterare 42, som i fig 2, eller direkt från den inverterade utgången QB4. I det senare fallet kan man behöva koppla in en buffert om klocksignalen CLKdiv skall användas av 10 15 20 25 lfig 3 506 817 6 många kretsar, annars riskerar man att lasta ned frekvensdelaren 40 så att den blir långsammare.

Om frekvensdelaren 40 skall användas för att styra en seriell- parallell- eller parallell-seriellomvandlare behövs en puls BP.

Den kan tas ut från den första scanvippan O, antingen från utgång Q0, eller att föredra, visat i fig 2, från den inverterade utgången QBO via minst en inverterare 43 (se fig 3 eller 4).

En lämplig frekvens på en inkommande klocksignal kan vara 184,32 MHz, vilket ger' en utgående klocksignal på 20,48 MHz.

Experiment har visat att högre hastigheter är möjliga. Dock är det lämpligt att ha en säkerhetsmarginal så att man inte tappar .data.

I det ovanstående utnyttjas scanmultiplexorn i scanvipporna som ett slags och-grindar med klockade minneselement. Det är naturligtvis möjligt att istället använda andra kretsar med samma funktion. Detta är under förutsättning att hänsyn tas till hur mycket eller litet signalen fördröjs i kretsarna om frekvensdelaren t ek skall användas i någon av omvandlarna beskrivna nedan.

Seriell-parallellomvandlare Ett vanligt ställe där man kan behöva en frekvensdelare är i seriell-parallellomvandlare. För att optimera designen kan det vara lämpligt att använda så få typer av kretsar som möjligt. I visas ett seriell- utföringsexempel av en parallellomvandlare 50 där enbart scanvippor och inverterare används. lO 15 20 25 30 .dataingången DMI på efterföljande scanvippa, ~CLK med två inverterare 55, 53 506 817 Som frekvensdelare används frekvensdelaren 40 som beskrivs ovan.

Dessutom används ett skiftregister 51 för att ta emot inkommande seriella datasignaler DÜLS och ett utgångsregister 52 för att sända ut utgående parallella datasignaler Dmmæ.

En inkommande klocksignal CLK är kopplat gemensamt till frekvensdelaren 40, skiftregistret 51 och utgángsregistret 52.

För att snabba upp klockningen är klocksignalen buffrad med tre parallellkopplade inverterare 53: en till frekvensdelaren 40, en till skiftregistret 51 och en till utgångsregistret 52.

Skiftregistret 51 är ett nästan konventionellt niobitars skiftregister med utgången Qb (b=10-18, motsvarande bitarna O-8) på varje scanvippa, utom den sista scanvippan 18, kopplad till samt klockat med den inkommande klocksignalen CLK inkopplad på alla klockingångarna CKb. Skillnaden mot ett vanligt skiftregister är dock att de parallella signalerna Dmmæ tas ut från de inverterade utgángarna QBb för att minska fanouten på utgángarna. Eftersom multiplexeringsdelen i. scanvipporna 10-18 inte används kan här även vanliga D-vippor användas.

Det är fördelaktigt att klocka datasignalerna någorlunda mitt i data. Detta är särskilt viktigt vid höga hastigheter då data annars kan gå förlorade. För att optimera klockningen så fördröjs den inkommande datasignalen DhLs i förhållande till den inkommande klocksignalen CLK genom att signalerna buffras olika mycket. I utföringsexemplet buffras den inkommande klocksignalen (se också kommentar ovan), medan den inkommande datasignalen buffras med tre inverterare 54. En god optimering fås med en last 55 av inverterare som kopplas parallellt med skiftregistrets ingång Dm. Fördröjningen av de inkommande datasignalerna DULS i förhållande till den inkommande 10 15 20 25 506 817 klocksignalen CLK kan därvid finjusteras med hjälp av lastens 55 storlek. Ytterligare ett alternativ är att använda en lösning liknande den som beskrivs i parallell-seriellomvandlaren nedan.

Utgångsregistret 52 omfattar nio stycken scanvippor 20-28. (där c=20-28, är på är kopplade till den Dataingångarna DC motsvarande bitarna 0-8) kopplade till varsin inverterad utgång QBD (b=c-10) skiftregistret 51. Klockingångarna CKC inkommande klocksignalen CLK och är lika mycket buffrade som skiftregistrets klockingångar CKb. Utgångarna. QC är på 'varje scanvippa i utgàngsregistret 52 återkopplade till scaningången SDIC.

En pulssignal BP tas in på styringångarna ifrån ,frekvensdelaren 40. Det är lämpligt att pulssignalen BP buffras sEC via minst två parallellkopplade inverterare för att minska fanouten. I fig 3 visas ett exempel med tre inverterare 43.

Utgångsregistret 52 fungerar på så sätt att under åtta klockcykler är QC = SDIC. Den nionde klockcykeln kommer en puls BP på styringàngen SEC som gör att QC = DC.

Hela seriell-parallellomvandlaren 50 fungerar alltså så att seriella datasignaler Dnhs bit/klockcykel, se klockas in i skiftregistret 51 en fig 5. Var nionde klockcykel innehåller skiftregistret 51 en ny byte varvid byten klockas in på utgàngsregistret 52 och en parallell datasignal Dmmæ fås ut i en hastighet som är en niondel av hastigheten på de inkommande .datasignalerna Dnhs.

Ibland är det möjligt att använda buffertar istället för inverterare, men eftersom buffertar ofta fördröjer signaler mer än inverterare gör så måste man göra beräkningar så att de olika signalerna inte kommer i fel fas i förhållande till varandra. 10 15 20 25 -Dessutom används ett register 61 för att ta emot ¿klockingàngar CKd. 506 817 Dessutom måste man naturligtvis ta hänsyn till att buffertarna inte inverterar.

I exemplet har förutsatts att en byte omfattar nio bitar. Alla bitantal från två och uppåt är möjliga.

Parallell-seriellomvandlare I parallell-seriellomvandlare behövs också frekvensdelare. Även här kan det vara lämpligt att använda så få typer av kretsar som möjligt för att optimera designen. I utföringsexemplet i fig 4 visas en parallell-seriellomvandlare 60 där enbart scanvippor, inverterare och buffertar används.

Som frekvensdelare används frekvensdelaren 40 som beskrivs ovan. inkommanzv parallella datasignaler Dhhp och för att sända ut utgàen1~ seriella datasignaler Dmmå.

En inkommande klocksignal CLK är kopplad gemensamt :;ll frekvensdelaren 40 och registret 61. För att snabba up; klockningen är klocksignalen CLK buffrad med två parallellkopplade inverterare 63: en till frekvensdelaren 40 och en till registret 61.

Registret 61 är en skiftregisterliknande koppling med nio scanvippor 30-38. De parallella datasignalerna Dhhp tas in pà dataingàngarna Dd (d=30-38, motsvarande bitarna 0-8) och den inkommande klocksignalen CLK är inkopplad på scanvippornas Utgángen Qd pá varje scanvippa, utom den sista scanvippan 38, är kopplad till scaningángen SDIdd pà efterföljande scanvippa. De seriella datasignalerna Dmmå tas ut fràn utgången Q” pá den sista scanvippan 38, eventuellt via en buffert 64. 10 15 20 25 10 506 817 Liksom i seriell-parallellomvandlaren 50 är det fördelaktigt att klocka datasignalerna någorlunda mitt i data. Detta är särskilt fördelaktigt vid höga hastigheter då data annars kan gå förlorade. Man kan använda en liknande lösning som i seriell- parallellomvandlaren 50. Ett annat bra alternativ, se fig 4, är att fördröja den inkommande klocksignalen CLK i förhållande till den inkommande datasignalen Dntp genom att signalerna buffras olika mycket. I utföringsexemplet buffras den inkommande klocksignalen CLK med två inverterare 64, 63 (se också kommentar ovan), medan den inkommande datasignalen. DÜLP buffras med en buffert 54. Genom att en buffert fördröjer mer än en inverterare gör uppnås önskad effekt.

Styrningen av omvandlingen sker med hjälp av en från 'frekvensdelaren 40 kommande pulssignal BP som är inkopplad på styringångarna SEd på alla scanvipporna utom den första. Precis som i seriell-parallellomvandlaren 50 är det lämpligt att pulssignalen BP buffras via minst två parallellkopplade inverterare. I fig 4 visas ett exempel med två inverterare 43.

Registret 61 fungerar på så sätt att under åtta klockcykler är Qd: styringången SEdsom gör att Qd = Dd.

SDId. Under den nionde klockcykeln kommer en puls BP på Hela parallell-seriellomvandlaren 60 fungerar alltså så att var nionde klockcykel kommer nya parallella data DHL? in i registret 61 via dataingångarna Dd, se fig 5. De följande åtta klockcyklerna skiftas datasignalerna genom registret 61 och ut *som seriella datasignaler Dmmß genom utgång Q” på den sista scanvippan 38. Hastigheten på de seriella datasignalerna Dmmå blir då nio gånger högre än för de parallella datasignalerna D in,p' 10 15 20 25 'datahastighet Dinc ' 11 506 817 Samma möjligheter och anmodan till försiktighet i bytet mellan inverterare och buffertar gäller som i seriell- parallellomvandlaren.

I exemplet har förutsatts att en byte omfattar nio bitar. Alla bitantal från två och uppåt är möjliga.

Höghastighetsblock I figur 6 visas hur' man kan tillämpa seriell-parallell- och parallell-seriellomvandlarna.

Ett effektivt sätt att överföra datasignaler mellan kort i ett system är via SNI4-gränssnitt (Switch Network Interface) 71a-71f med datahastigheten 184 Mbit/s.

Emellertid är denna inte praktisk att använda inom en integrerad krets, såsom en ASIC-krets 73 (Application Specific Integrated Circuit). Lösningen är att bryta ned de inkommande seriella datasignalerna Düm-Dnm till 9-bitars parallella datasignaler Dana-Dmmc och generera en 20 MHz-klocksignal CLK20a-CLK20d till resten av ASIC-kretsen 74 dela den inkommande genom att klocksignalen CLK184a-CLKl84d med nio. Motsvarande sker sedan åt andra hållet; en utgående 9-bitars parallell datasignal Dum omvandlas till en utgående seriell datasignal Dumt Dessa funktioner handhas av ett höghastighetsblock 70. Det omfattar i denna utföringsform en parallell-seriellomvandlare 60 och tre seriell-parallellomvandlare 50a-50c och hanterar således en utgående SNI4-kanal Dmxd och tre inkommande SNI4-kanaler Dha- Den utgående SNI4-kanalen Dmnd är delad i tre olika grenar Dmmü-Dmmü, vilka kan inhiberas individuellt, d v s hållas på en konstant låg nivå genom att varje gren Damm- mmü passerar en och-grind 75-77 till vilken en inhiberingssignal Killl-Kill3 kopplas. Om inhiberingssignalen Killl-Kill3 är hög passerar 10 '12 506 817 signalerna från den utgående SNI4-kanalen Doutd och-grinden 75- 77 utan hinder, men om inhiberingssignalen Killl-Kill3 är låg nollställs utgången på och-grinden 75-77.

I praktiken är det naturligtvis mest lämpligt att inhiberingssignalen Killl-Kill3 får fungera som aktiv låg, d v s med en inverterare före ingången.

För att omvandlarna 50a-c, 60 skall arbeta samtidigt finns möjlighet att nollställa frekvensdelningen i. alla omvandlarna 50a-c, 60 samtidigt med hjälp av en resetsignal R som styrs från resten av ASIC-kretsen 74.

Detta höghastighetsblock kan sedan varieras efter behov av in- och utsignaler, samt efter önskad hastighet.

Claims (19)

lO 15 20 25 13 sne 817 PATENTKRÄV

1. Frekvensdelare för att dela ner frekvensen hos en inkommande klocksignal (CLK), vilken frekvensdelare innefattar klockingångar (CKO-CK7) kopplade till den inkommande klocksignalen (CLK), k ä n n e t e c k n a d av att frekvensdelaren innefattar minst två kretsar (0-7) med funktionen av och-grindar med klockade minneselement, vilka kretsar vardera omfattar en klockingàng en första 1 och-ingång (SDI0-SDI7), en andra och-ingång (SEO-SE7), samt minst (Q0"Q7) funktionen av de två och-ingángarna (SDI0-SDI,, SEO-SDI,), en utgång som matar ut värdet av den logiska och- att de första och-ingångarna (SDI0-SDI7) är hopkopplade med varandra och en inverterad signal från en av utgàngarna (Qfi, att de andra och-ingàngarna (SE1-SE7), utom på den första kretsen (0), är hopkopplade med utgången (QVQS) pà föregående krets (O-6), och att en frekvensdelad klocksignal (CLKdiv) kan tas ut från en av utgàngarna (QQ.

2. Frekvensdelare enligt krav 1, k å n n e t e c k n a d av att kretsarna är D-vippor (0-7) med multiplexerade ingångar, vilka D-vippor vardera omfattar en dataingàng G5-DJ, en scaningáng (SDIO-SDI7), en klockingäng (CKQ-CK7), en styringàng (SED-SE7), en (Q0'Q7) eller scaningàngen utgång son1 matar ut värdet från dataingàngen (DO-Dfi (SDI0-SDI7) beroende pà styringángens (SE0- SE7) värde, samt en invers utgång (QB0-QBQ, att dataingångarna (Do-D,) hålls låga, 10 15 20 25 506 817 14 att scaningàngarna (SDI0-SDI,) motsvarar de första och~ ingångarna (SDIO-SDI7), vilka är hopkopplade med varandra och en av de inversa utgångarna (QB7), och att styringångarna (SEO-SE7) motsvarar de andra och- ingångarna (SEG-SE7).

3. Frekvensdelare enligt något av kraven 1-2, k ä n n e t e c k n a från en av utgàngarna (Q0, QBQ.

4. Frekvensdelare enligt något av kraven 1-3, k ä n n e t e c k n a d av att frekvensdelaren kan nollställas med hjälp av en resetsignal (R) som kommer in på den andra och- ingången (SEO) på den första kretsen (0).

5. Seriell-parallellomvandlare innefattande dels ett skiftregister (51) med klockingångar (CKN-CKH) kopplade till en inkommande klocksignal (CLK) och med en ingång (Dm) för inmatning av seriella datasignaler (DÜLQ, dels ett utgángsregister (52) med klockingángar (CKw-CKR) kopplade till en inkommande klocksignal (CLK), med utgångar (Qw-QR, QBN-QBR) för utmatning av parallella datasignaler (Damm) och med ingångar (Dm-Dn) vilka är hopkopplade med utgångar (Qw~Qm. QBN-QBN) på skiftregistret (51), och dels en frekvensdelare (40) med klockingàngar (CKO-CKJ kopplade till den inkommande klocksignalen (CLK) som är (inkopplad till skiftregistrets klockingångar (CKN-CKN), vilken frekvensdelare ger en styrsignal (BP) som styr när datasignaler från skiftregistret (51) skall klockas in till utgångsregistret (52), k ä n n e t e c k n a d av att frekvensdelaren (40) 10 15 20 25 _de första och-ingångarna 15 506 817 innefattar minst två kretsar (O-7) med funktionen av och-grindar med klockade minneselement, vilka kretsar vardera omfattar en klockingång (CK0-CK7), en första och-ingång (SDI0-SDI,), (Q0'Q7) värdet av den logiska och-funktionen av de tvâ och-ingàngarna en andra och-ingång (SEO-SEJ, samt minst en utgång som matar ut (SDIO-SDI-H SEo-SE7) , att de första och-ingångarna (SDIO-SDI7) är hopkopplade med varandra och en inverterad signal från en av utgångarna (Qfi, att de andra och-ingàngarna (SE1-SE7), utom på den första kretsen (0), är hopkopplade med utgången (Qyfig) på föregående krets (0-6), och att en frekvensdelad klocksignal (CLKdiv) kan tas ut från en .av utgångarna (QQ.

6. Seriell~parallellomvandlare enligt krav 5, k ä n n e t e c k n a d av att omvandlaren innefattar D-vippor (0-28) med multiplexerade ingångar, vilka D-vippor vardera omfattar en dataingàng (Dydga), en scaningång (SDI0-SDIR), en klockingång (CLVCKW), en styringång (SEVSER), en utgång (Qo- QZQ som matar ut värdet från dataingången (Do-DZQ eller scaningàngen (SDI0-SDIR) beroende på styringàngens (SEO-SER) värde, samt en invers utgång (QBO-QB2Q, att dataingångarna (Du-D,) i frekvensdelaren (40) hålls låga, att scaningångarna (SDIO-SDIQ i frekvensdelaren (40) motsvarar (SDI0-SDI7), vilka är hopkopplade næd varandra och en av de inversa (QBO-QB7) i utgångarna frekvensdelaren (40), 10 15 20 25 506 817 16 och att styringángarna (SEO-SEJ i frekvensdelaren (40) motsvarar de andra och-ingàngarna (SEO-SEJ.

7. Seriell-parallellomvandlare enligt något av kraven 5-6, k ä n n e t e c k n a d av och de att den inkommande klocksignalen (CLK) inkommande seriella datasignalerna (DÜLS) är buffrade med inverterare eller buffertar så att datasignalerna (DULS) klockas väsentligen mitt i data.

8. Seriell-parallellomvandlare enligt krav 7, k ä n n e t e c k n a d av att en extra last (55) är parallellkopplad med skiftregistrets ingång (Dm) för att kunna finjustera fördröjningsskillnaden mellan den inkommande klocksignalen (CLK) och de inkommande seriella datasignalerna -(Din,s) '

9. Seriell-parallellomvandlare enligt krav 8, k ä n n e t e c k n a d av att lasten (55) omfattar tvà grupper med fyra parallellkopplade inverterare vardera.

10. Seriell-parallellomvandlare enligt något av kraven 6-9, k ä n n e t e c k n a d av att utgàngsregistrets utgàngar-(Qm- QR) är återkopplade till respektive scaningång (SDIN-SDIZQ, att utgàngsregistrets klockingångar (CKm-CKQQ är kopplad till samma inkommande klocksignal (CLK) som skiftregistrets och frekvensdelarens klockingångar (CK0-CKN), och att styrsignalen (BP) är en pulssignal, vilken är kopplad till utgàngsregistrets styringàngar (SEN-SEZQ.

11. ll. Seriell-parallellomvandlare enligt något av kraven 6-10, k ä n n e t e c k n a d av att inverterade parallella 10 15 20 25 .till en inkommande klocksignal 17 506 817 datasignaler från utgångsregistrets (Dmmæ) tas ut inversa utgångar (QBÉ-QBH).

12. Seriell-parallellomvandlare enligt något av kraven 6-11 I k ä n n e t e c k n a d av att datasignalerna som tas ut från skiftregistret (51) tas ut från skiftregistrets inversa utgångar (QB1o'QB1s> -

13. Seriell-parallellomvandlare enligt något av kraven 6-12, k ä n n e t e c k n a d av att pulssignalen (BP) är buffrad med minst två parallellkopplade inverterare (43) eller buffertar.

14. Parallell-seriellomvandlare innefattande dels ett register (61) med. klockingångar (CKN-CKQQ kopplade (CLK) och med ingångar (Dm-Du) för inmatning av parallella datasignaler (Dnhp) och med minst en utgång (Qæ) för utmatning av seriella datasignaler (Dmmß), och dels en frekvensdelare (40) till den med klockingàngar (CKD-CKJ kopplade inkommande klocksignalen (CLK), vilken frekvensdelare (40) ger en styrsignal (BP) vilken styr när nya parallella datasignaler (Dhnp) skall tas in i registret (61), k ä n n e t e c k n a d av att av att frekvensdelaren (40) innefattar minst två kretsar (0-7) med funktionen av och-grindar med klockade minneselement, vilka kretsar vardera omfattar en klockingång (CKQ-CK7), en första och-ingång (SDI0-SDI7), en andra och-ingång (SEO-SE7), samt minst en utgång' K%-Q,) som matar ut värdet av den logiska och-funktionen av de två och-ingångarna *(sDI,,-sDI,, SEO-slag, att de första och-ingångarna (SDIO-SDIJ är hopkopplade med varandra och en inverterad signal från en av utgångarna (Qfi, 10 15 20 25 18 506 817 att de andra och-ingàngarna (SE,-SE7) utom på den första kretsen (O), är hopkopplade med utgången (Q0-Q6) på föregående krets (0- 6), och att en frekvensdelad klocksignal (CLKdiv) kan tas ut från en av utgàngarna (QQ.

15. Parallell-seriellomvandlare enligt krav 14, k ä n n e t e c k n a d av att registret (61) innefattar D- vippor (30-38) med multiplexerade ingångar, vilka D-vippor vardera omfattar en dataingång (Dm-Du), en scaningång (SDIm~ SDIN), en klockingång (CKN-CKR), en styringång (SEw-SEN), en utgång (Qw-QR) som matar ut värdet från dataingången (Dm-Dnï eller scaningången (SDIN-SDIH) beroende på styringångens (SE.- _SEn) värde, samt en invers utgång (QBw-QBN), att dataingångarna (DO-D,) i frekvensdelaren (40) hålls låga, att scaningàngarna (SDI0-SDIQ i frekvensdelaren (40) motsvara: de första och-ingàngarna (SDIÛ-SDI,), vilka är hopkopplade med varandra och en av de inversa utgàngarna (QB,) i frekvensdelaren (40), och att styringångarna (SEO-SE,) i frekvensdelaren (40) motsvarar de andra och-ingàngarna (SEO-SEJ.

16. Parallell-seriellomvandlare enligt något av kraven 14-15, k ä n n e t e c k n a d av att den inkommande klocksignalen (CLK) och de inkommande parallella datasignalerna (Dnhp) är _buffrade med inverterare (63) eller buffertar så att datasignalerna (Dnhp) klockas väsentligen mitt i data.

17. Parallell-seriellomvandlare enligt något av kraven 14-16, k ä n n e t e c k n a d av att styrsignalen (BP) är en 10 19 506 817 vilken är buffrad med minst två parallellkopplade (43) pulssignal, inverterare eller buffertar och. vilken är inkopplad. på styringângar (SEN-SEn) pá registret (61).

18. Höghastighetsblock fungerande som ett gränssnitt mellan signaler med hög hastighet och signaler med låg hastighet, omfattande minst en parallell-seriellomvandlare och minst en seriell-parallellomvandlare, k ä n n e t e c k n a t av att seriell-parallellomvandlaren är enligt krav 5 och parallel- seriellomvandlaren är enligt krav 14.

19. Användning av seriell-parallellomvandlare enligt krav S och parallell-seriellomvandlare enligt krav 14 i ett höghastighetsblock vilket fungerar som ett gränssnitt mellan .signaler med låg hastighet och signaler med hög hastighet.