SU894874A1 - Устройство дл делени частоты импульсов - Google Patents
Устройство дл делени частоты импульсов Download PDFInfo
- Publication number
- SU894874A1 SU894874A1 SU802882219A SU2882219A SU894874A1 SU 894874 A1 SU894874 A1 SU 894874A1 SU 802882219 A SU802882219 A SU 802882219A SU 2882219 A SU2882219 A SU 2882219A SU 894874 A1 SU894874 A1 SU 894874A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- udch
- output
- bus
- frequency
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Description
Изобретение относится к импульсной технике и может быть использовано в автоматике,.в вычислительной технике.
Известно устройство для деления частоты импульсов - управляемый делитель частоты.с коэффициентом деления К, где К - целое число, задаваемое на информационных шинах устройства. Это устройство содержит вход, выход информационные шины и счетчикр ]·
Недостаток известного устройства - невозможность деления частоты на коэффициенты, являющиеся функцией заданного на входе управления числа К ( & i ).
Наиболее близким техническим решением к предлагаемому является устройство для деления частоты импульсов с коэффициентом деления έί, содержащее входную шину, соединенную со входом первого управляемого делителя частоты (УДЧ), второй УДЧ, выход которого соединен с выходной шиной устройства, информационные входы второго УДЧ соединены с информационными шинами устройства,· а информационные шины первого УДЧ соединены с выходами разрядов счетчика, вход которого соединен с выходом первого УДЧ, вход сброса счетчика соединен с выходом второго УДЧ f2j.
Недостаток известного устройства - низкая надежность из-за большого количества элементов.
Цель изобретения - повышение надежности за счет упрощения устройства.
Поставленная цель достигается тем, что в устройство для деления частоты импульсов, содержащее входную шину, соединенную со входом первого управляемого делителя частоты (УДЧ), второй управляемый делитель частоты (УДЧ), выход которого соединен с выходной шиной-устройства для деления частоты импульсов, информа3 ционные входы обоих делителей соединены с информационными шинами устройства, введены первый и второй элементы И, элемент НЕ,, вычитатель первого импульса из серии, вход, сброса кото- 5 рого соединен с выходом второго УДЧ, вход коммутации - с выходом первого УДЧ, выход вычитателя первого импульса из серии соединен со входом младшего разряда второго УДЧ, младший разряд 10 в каждом УДЧ соединен -с последующими разрядами через элемент ИЛИ, второй вход которого соединен с выходом соответствующего элемента И, первый вход которого соединен со входом 15 соответствующего УДЧ, информационная шина младшего разряда соединена непосредственно со входом сброса младшего разряда второго УДЧ и вторым входом второго элемента И, а че- 2о рез элемент НЕ - со входами сброса ' младшего разряда первого УДЧ и вторым входом первого элемента И.
1 25
На чертеже представлена схема устройства для деления частоты.
Устройство содержит входную шину 1, выходную шину 2, информационные шины 3, шину 4 младшего разряда, 3Q первый и второй управляемый делитель частоты (УДЧ) 5 и 6, каждый из которых содержит соответственно младшие разряды 7 и 8 логические элементы ИЛИ 9 и 10, остальные разряды УДЧ 11 и 12, вычитатель 13 первого импуль-35 са из серии, первый и второй логические элементы И 14 и 15 логический элемент НЕ 16.
На информационные шины 3 подается 40 число К следовательно коэффициенты деления непосредственно УДЧ 5 и 6 равны К. Однако подключение шины 4 к схемам 7 и 8 первого разряда УДЧ 5 и 6 и к элементам И 14 и 15 при- 45 водит к изменению коэффициентов деления УДЧ 5 и 6.
Если К - четное число, то коэффициент деления УДЧ 6 равен К, а коэф-50 фициент деления УДЧ 5 равен К/2. Если К - нечетное число, то коэффициент деления УДЧ 6 равен (К-1)/2, а коэффициент деления УДЧ 5 равен К. Коэффициент деления последовательно сое- 55 диненных вычитателя 13 и УДЧ .6 равен К + 1, при четном значении К, К + 1/2, при нечетном значении К.
При четном и нечетном значениях К общий коэффициент деления частоты устройства равен
КСКН) \ , --2--- ^1· л
Устройство работает следующим образом.
При четном значении К,· при котором на шине 4 имеется сигнал О, а на выходе элемента НЕ 16 имеется сигнал 1, который сбрасывает младший разряд УДЧ 5, импульсы, подаваемые на входную шину 1 устройства не переключают разряд 7, поскольку на его вход сброса от элемента НЕ 16 подается сигнал 1. Импульсы с шины 1 поступают через элементы И 14 и ИЛИ 9 на вход второго разряда УДЧ 5, в результате чего коэффициент деления УДЧ 5 уменьшается в два раза, т.е. становится равным К/2 (К-четное число) . Импульсы с выхода УДЧ 5 поступают на вычитатель 13, который вычитает первый из поступивших на его вход импульсов, а остальные импульсы поступают на вход УДЧ 6, коэффициент деления которого равен К (на один из входов элемента И 15 подан сигнал 0). Таким образом, при четном значении К коэффициент деления устройства равен К (К + 1)/2.
При нечетном значении К, при кото-, ром на шине 4 имеется сигнал 1, а на выходе элемента 16 НЕ имеется сигнал О сигнал 0 с выхода элемента НЕ 16 не оказывает влияния на работу УДЧ 5, и следовательно, коэффициент деления УДЧ 5 равен К. Сигнал 1 с шины 4 поступает на разряд 8 УДЧ 6, в результате чего разряд 8 сбрасывается и не.воспринимает поступающие на его вход импульсы. Импульсы с выхода вычитателя 13 через элементы И 15 и ИЛИ 10 поступают на вход второго разряда УДЧ 6, следовательно, коэффициент деления УДЧ 6 равен (К-1)/2, а коэффициент деления последовательно соединенных вычитателя 13 и УДЧ 6 равен (К+1)/2. Общий коэффициент деления устройства равен
К(К+1) К.
---й---- Σι z 1
Таким образом, при четном и нечетном значениях числа К устройство децит частоту импульсов на величину
Предлагаемое техническое решение ' дающее возможность деления частоты импульсов на величину имеет меньшее количество элементов,, что повышает его надежность.
Claims (2)
- Изобретение относитс к импульсной технике и может быть использовано в автоматике,.в вычислительной технике. Известно устройство дл делени частоты импульсов - управл емый делитель частоты.с коэффициентом делени К, где К - целое число, задаваемое на информационных шинах устройства. Это устройство содержит вход, выход информационные шины и счетчик| 1 3 Недостаток известного устройства - невозможность делени частоты на коэффициенты, вл ющиес функцие заданного на входе управлени числа К ( i ). Наиболее близким техническим решением к предлагаемому вл етс уст ройство дл делени частоты импульсов с коэффициентом делени Si, содержащее входную шину, соединенну со входом первого управл емого дели тел частоты (УДЧ), второй УДЧ, вых которого соединен с выходной шиной устройства, информационные входы второго УДЧ соединены с информационными шинами устройства,- а информационные шины первого -УДЧ соединены с выходами счетчика, вход которого соединен с выходом первого УДЧ, вход сброса счетчика соединен с выходом второго УДЧ 2j, Недостаток известного устройства - низка надежность из-за большого количества элементов. Цель изобретени .- повышение надежности за счет упрощени устройства . Поставленна цель достигаетс тем, что в устройство-дл делени частоты импульсов, содержащее входную шину, соединенную со входом первого управл емого делител частоты (УДЧ), второй управл емый делитель частоты (УДЧ), выход которого соединен с выходной шиной-устройства дл делени частоты импульсов, информационные входы обоих делителей соединены с информационными шинами устройства , введены первый и второй элементы И, элемент НЕ,, вычитатель первого импульса из серии, вход, сброса которого соединен с выходом второго УДЧ, вход коммутации - с выходом первого УДЧ, выход вычитател первого импуль са из серии соединен со входом младшего разр да второго УДЧ, младший разр д в каждом УДЧ соединен -с последующими разр дами через элемент ИЛИ, второй вход которого соединен с выходом соответствующего элемента И, первый вход которого соединен со входом соответствующего УДЧ, информационна шина младшего разр да соединена непосредственно со входом сброса младшего разр да второго УДЧ и вторым входом второго элемента И, а через элемент НЕ - со входами сбро са младшего разр да первого УДЧ и вторым входом первого элемента И. I На чертеже представлена схема устройства дл делени частоты. Устройство содержит входную шину 1, выходную шину 2, информационны шины 3 шину младшего разр да, первый и второй управл емый делитель частоты (УДЧ) 5 и 6, каждый из которых содержит соответственно младшие разр ды 7 и 8 логические элементы ИЛИ 9 и 10, остальные разр ды УДЧ 11 И 12, вычитатель 13 первого импул са из серии, первый и второй логичес кие элементы И 1А и 15 логический элемент НЕ 16. На информационные шины 3 подаетс число К следовательно коэффициенты делени непосредственно УДЧ 5 и 6 равны К. Однако подключение шины Ц к схемам 7 и 8 первого разр да УДЧ 5 и 6 и к элементам И 1A и 15 приводит к изменению коэффициентов делени УДЧ 5 и 6. Если К - четное число, то коэффициент делени УДЧ 6 равен К, а коэ фициент делени УДЧ 5 равен К/2. Есл К - нечетное число, то коэффициент делени УДЧ 6 равен (К-1)/2, а коэффициент делени УДЧ 5 равен К. Коэффициент делени последовательно соединенных вычитател 13 и УДЧ .6 равен К + 1, при четном значении К, К + 1/2, при нечетном значении К. При четном и нечетном значени х К бщий коэффициент делени частоты устойства равен КСК.Ц) J . -2 Устройство работает следующим образом . При четном значении К,- при-котором на шине имеетс сигнал О, а на выходе элемента НЕ 16 имеетс сигнал 1, который сбрасывает младший разр д УДЧ 5. импульсы у подаваемые на входную шину 1 устройства не переключают разр д 7, поскольку на его вход сброса от элемента НЕ 16 подаетс сигнал 1. Импульсы с шины 1 поступают через элементы И 14 и ИЛИ 9 на вход второго разр да УДЧ 5, в результате чего коэффициент делени УДЧ 5 уменьшаетс в два раза, т.е. становитс равным К/2 (К-четное число ) . Импульсы с выхода УДЧ 5 поступают на вычитатель 13, который вычитает первый из поступивших на его вход импульсов, а остальные импульсы поступают на вход УДЧ 6, коэффициент делени которого равен К (на один из входов элемента И 15 подан си|- нал О). Таким образом, при четном значении К коэффициент делени устройства равен К (к + 1)/2. При нечетном значении К, при кото-. ром на шине k имеетс сигнал 1, а на выходе элемента 16 НЕ имеетс сигнал О сигнал О с выхода элемента НЕ 16 не оказывает вли ни на работу УДЧ 5, и следовательно, коэффициент делени УДЧ 5 равен К. Сигнал 1 с шины k поступает на разр д 8 УДЧ 6, в результате чего разр д 8 сбрасываетс и не.воспринимает поступающие на его вход импульсы . Импульсы с выхода вычитател 13 через элементы И 15 и ИЛИ 10 поступают на вход второго разр да УДЧ 6, следовательно, коэффициент делени УДЧ 6 равен (К-1)/2, а коэффициент делени последовательно соединенных вычитател 13 и УДЧ 6 ра (К+1)/2. Общий коэффициент делени устройстЁз равен К.КН) . -Т- Таким образом, при четном и нечетном значени х числа К устройство деfwr частоту импульсов на величину Предлагаемое техническое решение дающее возможность делени частоты импульсов на величину gi, имеет меньшее количество элементов,, что по вышает его надежность. Формула изобретени Устройство дл делени частоты им пульсов, содержащее входную шину, соединенную со входом первого управл емого делител частоты, второй управл емый делитель частоты, выход которого соединен с выходной шиной устройства дл делени частоты импу ьсов , информационные входы обоих .целителей соединены с информационными шинами устройства, о т л и чающеес тем, что, с целью повышени надежности в него введены первый и второй элементы И, элемент НЕ, вычитатель первого импульса из серии вход сброса которого соединен с выхо дом второго управл емого делител ча тоты, вход коммутации - с выходом первого управл емого делител часто . ты,, выход вычитател первого импульса из серии, соединен -со входом младшего разр да -второго управл емого делител частоты,, младший разр д в каждом управл емом делителе частоты соединен с последующими разр дами через элемент ИЛИ, второй вход которого соединен с выходом соответствующего элемента И,- первый-вход которого соединен со входом соответствующего управл емого -делител , частоты, информа ционна шина младшего разр да соединена непосредственно- со входом сброса младшего разр да второго управл емого делител частоты,-со вторым входом второго элемента И, а через элемент НЕ - со входом сброса-младше-го разр да первого управл емого дели|тел частоты и вторым входом перво; го элемента И. Источники информации прин тые во внимание при экспертизе I 1. Авторское свидетельство СССР № 456366, кл. Н 03 К 21/36, 1972.
- 2. Авторское свидетельство СССР ПО за вке N 2838573 и присоединенной , к ней № 2838572, от. 2.11.79
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802882219A SU894874A1 (ru) | 1980-02-15 | 1980-02-15 | Устройство дл делени частоты импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802882219A SU894874A1 (ru) | 1980-02-15 | 1980-02-15 | Устройство дл делени частоты импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU894874A1 true SU894874A1 (ru) | 1981-12-30 |
Family
ID=20877620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802882219A SU894874A1 (ru) | 1980-02-15 | 1980-02-15 | Устройство дл делени частоты импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU894874A1 (ru) |
-
1980
- 1980-02-15 SU SU802882219A patent/SU894874A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4229699A (en) | Multiple clock selection system | |
US2735005A (en) | Add-subtract counter | |
KR950003018B1 (ko) | 입력신호주파수를 선택된 분주비에 의해 분주하기 위한 가변분주장치 | |
US4876704A (en) | Logic integrated circuit for scan path system | |
SU894874A1 (ru) | Устройство дл делени частоты импульсов | |
US5731726A (en) | Controllable precision on-chip delay element | |
US4970676A (en) | Digital word-serial multiplier circuitry | |
US3588880A (en) | Multiplexed digital to ac analog converter | |
US4297591A (en) | Electronic counter for electrical digital pulses | |
US3145292A (en) | Forward-backward counter | |
SU966919A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
US3681616A (en) | Logic circuits | |
KR970009785B1 (ko) | 임의 분주클럭 발생회로 | |
US3733475A (en) | Digital pulse sequence divider | |
SU951712A1 (ru) | Делитель частоты следовани импульсов с нечетным коэффициентом делени | |
SU635624A1 (ru) | Счетчик с регулируемым коэффициентом пересчета | |
SU875379A1 (ru) | Устройство дл извлечени корн п той степени | |
KR950005813B1 (ko) | 디지탈/아날로그 변환기 | |
SU869034A1 (ru) | Распределитель импульсов | |
SU1653156A1 (ru) | Делитель частоты следовани импульсов | |
SU1061131A1 (ru) | Преобразователь двоичного кода в уплотненный код | |
SU999039A1 (ru) | Преобразователь отраженного двоичного кода в позиционный двоичный код и обратно | |
SU690480A1 (ru) | Устройство дл делени | |
SU951711A1 (ru) | Цифровой делитель частоты следовани импульсов | |
SU1624687A1 (ru) | Делитель частоты следовани импульсов |