SU1653156A1 - Делитель частоты следовани импульсов - Google Patents
Делитель частоты следовани импульсов Download PDFInfo
- Publication number
- SU1653156A1 SU1653156A1 SU884489654A SU4489654A SU1653156A1 SU 1653156 A1 SU1653156 A1 SU 1653156A1 SU 884489654 A SU884489654 A SU 884489654A SU 4489654 A SU4489654 A SU 4489654A SU 1653156 A1 SU1653156 A1 SU 1653156A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- input
- outputs
- bus
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
I
(21)4489654/21
(22)05.10.88
(46) 30.05.91. Бкш. № 20 (72) В.Е.Тетер тников
(53)621.374 (088.8)
(56)Авторское свидетельство СССР 1206954 кл. Н 03 К 23/66, 04,07.84.
Авторское свидетельство СССР У 1298899, кн. . Н 03 К 23/00, Н 03 К 23/40, 08.10.85.
(54)ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ
(57)Изобретение относитс к импульсной технике и может использоватьс в устройствах автоматики и вычислительной техники, в хронизаторах и цифровых синтезаторах частот. Цель изобретени - расширение функциональных возможностей путем обеспечени возможности регулировани длительности выходных импульсов при сохранении его начальной фазы. Это достигаетс введением инвертора 7, элементов И4, 5, 8 и 9, одновибра- торов 10 и 12, блока 14 сравнени и шины 16 опорного сигнала. Устройство также содержит счетчики 1 и 2 импульсов , триггер 11, дешифраторы 13 и 17, входную 6 кода коэффициента делени 3 и выходную 15 шины. Приведено выполнение блока 14 сравнени . 1 з.п. ф-лы, 2 ил.
СО
Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, в хронизаторах и в цифровых синтезаторах частот.
Цель изобретени - расширение функциональных возможностей путем обеспечени возможности регулировани длительности выходного импульса при сохранении его начальной фазы.
На фиг01 приведена электрическа структурна схема делител частоты следовани импульсов; на фиг.2 - электрическа структурна схема блока сравнени .
Делитель частоты следовани импульсов содержит первый и второй счетчики 1 и 2 импульсов, информационные входы которых соединены с
шиной 3 кода коэффициента делени , суммирующий и вычитающий входы первого счетчика 1 импульсов соединены с выходами соответственно первого и второго элементов И 4 и 5, первые входы которых соединены с входной шиной 6 и через инвертор 7 и первыми входами третьего и четвертого элементов И 8 и 9, выходы которых соединены соответственно с суммирующим и даычмтающим входами второго счетчика 2 импульсов, вход записи которого через первый одновибратор 10 соединен со вторыми входами первого и четвертого элементов И 4 и 9 и с первым выходом триггера 11, второй вывод которого соединен со вторыми входами второго и третьего элементов И 5 и 8 и через второй одновибратор
&
СП
со
л
а
12 со входом записи первого счетчика
Iимпульсов, выходы которого через .первый дешифратор 13 соединены с первым входом триггера 11 и непосред- ственно с первой группой входов
блока 14 сравнени , выход которого соединен с выходной шиной 15, опорный вход - с шиной 16 опорного сигнала , втора группа входов - с выхо- дами второго счетчика 2 импульсов и через второй дешифратор 17 со вто- рым входом триггера 11.
Блох 14 сравнени содержит первый и второй цифроаналоговые преобраэо- ват.ели 18 и 19, входы которых соединены соответственно с первой и со второй группами входов блока 14 сравнени , выходы - с резестивным делителем напр жени , состо щим из трех последовательно соединенных резисторов 20, 21 и 22, первый и второй отводы которого соединены соответственно с инвертирующим входом первого компаратора 23 и с неинвертнрующим входом второго компаратора 24, выходы которых через элемент ИЛИ 25 соединены с выходом блока 14 сравнени , опорный вход которого соединен с не- инвертирующих входом первого и с ин- вертирующим входом второго компараторов 23 и 24ь
Устройство работает следующим образом.
После включени устройства триггер
IIможет находитьс в одном из двух состо ний. При единичном состо нии триггера 7 счетчик 1 в режиме суммировани , а счетчик 2 - в режиме вычитани . При нулевом состо нии тригге- ра 11 режимы работы этих счетчиков противоположныо
При поступлении входного сигнала на шину 6 через открытые элементы 4,9 и 5,8 проход т импульсы, которые в одном счетчике суммируютс в произвольным D нем числом, а в другом - вычитаютс „ При установлении в процессе счета одного из счетчиков в нулевое состо ние на выходе соответ- ствук цего дешифратора 13, 17 сформируетс импульс, который воздействует на триггер 11 и либо подтвердит прежнее его состо ние, либо переключит его з противоположное состо ние. При переключении триггера 11 на одном из его выходов сформируетс фронт пере- пада напр жений, который запустит соответствующий одновибратор 10 или
,
5 0 5 о
5
д
з „
5
12, выходной импульс которого запишет в другой счетчик двоичное число, поступающее по шине 3.
Таким образом автоматически установитс исходное состо ние устройства , при котором в одном счетчике установитс режим суммировани и нулевое состо ние всех его разр дов,а в другом - режим вычитани и число, равное заданному с шины 3.
После этого начинаетс циклический процесс делени частоты, при котором в одном счетчике в режиме суммировани число монотонно увеличиваетс от нул до значени кода на шине 3, а в другом счетчике в режиме вычитани число монотонно уменьшаетс от значени кода на шине 3 до нул , и при переключении триггера 11 в противоположное состо ние, режимы работы счетчиков мен ютс и процесс делени частоты возобновл етс .
Параллельные двоичные коды с выходов разр дов счетчиков 1 и 2 поступают в блок 14, где преобразовател ми 18 и 19 преобразуютс в напр жени . Эти напр жени через резистив- ный делитель, выполненный на резисто- pax 20, 21 и 22, поступают на входы компараторов 23 и 24, где сравниваютс с напр жением, поступающим с шины 16. На выходе элемента 25 и на шине 15 формируетс уровень логической единицы вс кий раз, когда разность напр жений на первом и втором отводах резистивного делител напр жени превышает значени напр жени , поступающего с шины 16.
Дл необходимости организации серии вложенных друг в друга выходных импульсов в блок 14 сравнени необходимо ввести дополнительные компараторы и элемента ИЛИ, подключив их аналогично имеющимс , но со своими пинами опорных сигналов.
Claims (1)
1. Делитель частоты следовани импульсов, содержащий первый и второй счетчики импульсов, выходы которых соединены с входами соответственно первого и второго дешифраторов , выход первого из которых соединен с первым входом триггера, ( входную и выходную шины и шину кода коэффициента делени ,котора соединена с информационными входами первого счетчи12
ка импульсов, отличающий- с тем, что, с целью расширени функциональных возможностей путем обеспечени возможности регулировани длительности выходного импульса при сохранении его фазы, в него введены инвертор, четыре элемента И, первый и второй одновибраторы, шина ( опорного сигнала и блок сравнени , выход которого соединен с выходной шиной, опорный вход - с шиной опорного сигнала, перва и втора группы входов соединены с выходами соответственно первого и второго счетчиков импульсов, информационные входы второго счетчика импульсов соединены с информационными входами первого счетчика импульсов, суммирующий и вычитающий входы которого соединены с выходами соответственно первого и второго элементов И, первые входы которых соединены с входной шиной и через инвертор с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с суммирующим и вычитающим входами второго счетчика импульсов, вход записи которого через первый одновибра- тор соединен с вторыми входами пер«О
вого и четвертого элементов И и с первым выходом триггера, второй вход которого соединен с выходом второго дешифратора, второй выход - с вторыми входами второго и третьего элементов И и через второй одновибратор с входом записи первого счетчика импульсов о
2, Устройство по п.1, о .т л и - чающеес тем, что блок сравнени содержит первый и второй циф- роаналоговые преобразователи, входы
которых соединены соответственно с первой и второй группами входов блока сравнени , выходы - с реэистивны- ми делител ми напр жени , состо щим из трех последовательно соединенных резисторов, первый и второй отводы которого соединены соответственно с инвертирующим входом первого компаратора и с неинвертирующим входом второго компаратора, выходы которых соединены через элемент ИЛИ с выходом блока сравнени , опорный вход которого соединен с неинвертирующим входом первого и с инвертирующим входом второго компараторов.
Фиг.1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884489654A SU1653156A1 (ru) | 1988-10-05 | 1988-10-05 | Делитель частоты следовани импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884489654A SU1653156A1 (ru) | 1988-10-05 | 1988-10-05 | Делитель частоты следовани импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1653156A1 true SU1653156A1 (ru) | 1991-05-30 |
Family
ID=21402299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884489654A SU1653156A1 (ru) | 1988-10-05 | 1988-10-05 | Делитель частоты следовани импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1653156A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2766442C1 (ru) * | 2021-08-18 | 2022-03-15 | Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») | Цифровой делитель частоты |
-
1988
- 1988-10-05 SU SU884489654A patent/SU1653156A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2766442C1 (ru) * | 2021-08-18 | 2022-03-15 | Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») | Цифровой делитель частоты |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4611196A (en) | Pipelined successive approximation analog-to-digital converter | |
JPS6360568B2 (ru) | ||
KR970068180A (ko) | 고 샘플링 주파수를 갖는 아날로그 디지털 변환기 및 메모리 셀 | |
US4968989A (en) | Switched capacitor filter for use with a digital-to-analog (D/A) converter | |
JPH033419B2 (ru) | ||
SU1653156A1 (ru) | Делитель частоты следовани импульсов | |
US3631468A (en) | Analog to digital converter | |
US4117476A (en) | Digital-to-analog converter | |
JP3723362B2 (ja) | フラッシュ方式アナログ/デジタル変換装置 | |
US4903027A (en) | A/D converter comprising encoder portion having function of multiplying analogue input by digital input | |
RU2107390C1 (ru) | Способ измерения угла поворота вала | |
SU1580555A1 (ru) | След щий аналого-цифровой преобразователь | |
SU1151994A1 (ru) | Устройство дл определени отношени двух напр жений | |
SU1157522A1 (ru) | Сравнивающее устройство | |
KR19990045472A (ko) | 동기 출력 신호를 갖는 아날로그-디지털 변환 장치 | |
KR950002302B1 (ko) | 디지탈-아날로그 변환기 | |
KR880002500B1 (ko) | 16비트용 고속 a/d 콘버터 | |
RU2171543C1 (ru) | Аналого-цифровой преобразователь | |
SU869026A1 (ru) | Параллельный аналого-цифровой преобразователь | |
SU1403078A1 (ru) | Функциональный преобразователь | |
SU1117656A2 (ru) | Элемент с управл емой проводимостью | |
SU610295A2 (ru) | Аналого-цифровой преобразователь | |
RU1790030C (ru) | Цифроаналоговый преобразователь | |
SU1676100A1 (ru) | Последовательно-параллельный аналого-цифровой преобразователь | |
SU873402A1 (ru) | Аналого-цифрвоой преобразователь |