RU1790030C - Цифроаналоговый преобразователь - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  высокоточного преобразо вани  цифровой информации в аналоговую. Цель изобретени  - уменьшение нелинейных искажений и повышение достоверности преобразовани . Цифроаналоговый преобразователь содержит входную шину 1 Вы

Description

(Л

С

vj ю о о

CJ

о

бор режима, входную шину 2 Запуск, входную информационную шину 3, источник 4 опорного тока,преобразователь 5 кода в ток, выходное устройство 6, блок 7 регулировани  задержки, первый регистр 8, блок 9 выделени  разности, компаратор 10 напр жени , триггер 11, цифровой коммутатор 12, регистр 13 сдвига, цифровую схему 14 сравнени , первый блок 15 посто нной пам ти, элемент ИЛИ, третий блок 17 посто нной пам ти, второй блркТВ посто нной пам ти, блок 19 суммировани , четвертый

s-,,.;

.:

Изобретение относитс  к вычислительной и цифровой измерительной технике и может быть использовано дл  преобразовани  цифровых вел йчин в аналоговые,;.

Известен цифроаналоговый преобразователь , содержащий регистр, три декодирующих преобразовател , источник аналогового напр жени , два блока преобразователей кодов и дополнительный разр дный элемент.,, :,-.,.,..,. .. . ; ;

Недостатком устройства  вл етс  невысока  точность преобразовани ,

Известен цифроаналоговый преобразователь , содержащий генератор тактовых импульсов , счетчик, посто нное запоминающее устройство и цифроаналоговый преобразователь ..

Недостатком данного устройства  вл етс  невысока  точность преобразовани .

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  цифроаналоговый преобразователь, содержащий информационный вход, ЦАП, в дальнейшем именуемый преобразователь код-ток и выходное устройство, три блока посто нной пам ти, логический элемент ИЛИ, блок суммировани , первый регистр; второй регистр; преобразователь температуры , аналоговый коммутатор, аналого-циф- ровой преобразователь, блок прогноза контрол , именуемые в дальнейшем цифровой датчик температуры; блок управлени , первый, второй и третий выходы которого соединены с входами цифрового датчика температуры, выходы которого соединены со старшими входами первого блока посто нной пам ти, младшие входы которого соединены с выходами старших разр дов входного регистра, управл ющие входы которого соединены с четвертым и п тым выходом блока управлени , первый и второй входы которого соединены с выходами циф блок 20 посто нной пам ти, цифровой датчик 21 температур, второй регистр 22, блок 23 управлени , первую 24 и вторую 25 выходные шины. Введение блока 7 позволило снизить нелинейные искажени  за счет оптимального выбора задержки включени  знакового разр да, а совокупность блоков 9, 10, 13 и 14 обеспечивает повышение достоверности результатов преобразовани  за счет формировани ,сигнала правильности функционировани  преобразовател , 3 з.п. ф-лы, 8 ил.

рового датчика температуры, выходы которого соединены со старшими входами второго блока посто нной пам ти, выходы которого соединены с входами младших

разр дов преобразовател  код-ток, вход которого соединен с выходом логического элемента ИЛИ, входы которого соединены с выходами старшего разр да второго блока посто нной пам ти и младшего разр да

первого блока посто нной пам ти, выходы которого соединены с входами старших разр дов преобразовател  код-ток, выход которого  вл етс  выходом устройства и соединен с входом цифрового датчика температуры , выходы которого соединены со

старшими входами третьего блока посто нной пам ти, выходы которого соединены с

входами блока суммировани , выходы которого соединены с младшими входами второго блока посто нной пам ти; младшие входы третьего блока посто нной пам ти соединены с выходами старших разр дов регистра, выходы младших разр дов которого соединены с входами блока суммировани ; входы регистра  вл ютс  входами

устройства; третий вход блока управлени 

 вл етс  управл ющим входом устройства.

Недостатком данного устройства  вл ютс  большие нелинейные искажени  и низка  достоверность преобразовани , обусловленные возникновением всплесков напр жени  выходного сигнала при переключении разр дов, особенно при переключении знакового разр да.

Цель изобретени  - уменьшение нелинейных искажений и повышение достоверности преобразовани .

Поставленна  цель достигаетс  тем, что в цифроаналоговый преобразователь, содержащий информационный вход, преобразователь код-ток, выходное устройство, три блока посто нной пам ти, логический элемент ИЛИ, два регистра, блок, суммировани , цифровой датчик температуры, блок управлени , шестой вход которого соединен с входом первого регистра, входы старших разр дов которого соединены с входами первого и третьего блоков посто нной пам ти , выход третьего блока посто нной пам ти соединен с входами блока суммировани , вторые входы которого соединены с выходами младших разр дов первого регистра, выходы блока суммировани  соединены с входами второго блока посто нной пам ти, младший разр д которого и старший разр д второго блока посто нной пам ти соединены с входами элемента ИЛИ, дополнительно введены цифровой коммутатор, блок регулировани  задержки, источник опорного тока, блок выделени  разности, компаратор напр жени , сдвиговый регистр, регистр, триггер, цифрова  схема сравнени , четвертый блок посто нной пам ти, входы которого соединены с выходами цифрового датчика температуры и входами младших разр дов первого, второго и третьего блоков посто нной пам ти, выходы первого и второго блока посто нной пам ти соединены.с входами цифрового коммутатора, m-й вход которого соединен с выходом ИЛИ, k-e выходы цифрового коммутатора соединены с выходами четвертого блок.ч посто нной пам ти, управл ющий вход которого соединен с дев тым входом блока управлени , третий и четвертый выходы которого соединены с входами цифрового коммутатора, р-е входы которого соединены с нулевой шиной, а выход цифрового коммутатора соединен с вторым ре- гистром, выход которого через преобразователь код-ток и выходное устройство соединен с выходом устройства, первые выходы блока управлени  соединены с управл ющими входами, блока регулировани  задержки, выход которого соединен с входом источника опорного тока , выход которого соединен с входом выходного устройства, выходы блока регулировани  задержки соединены с третьим и четвертым входами блока управлени , первые два входа которого соединены с входами устройства, а п тый вход соединен с выходом устройства и выходом цифровой схемы сравнени , входы которой соединены с выходами регистра сдвига, информационный вход которого соединен с выходом компаратора напр жени , соеди- . ненногос блоком выделени  разности, вход которого соединён с выходом устройства, а управл ющий вход блока выделени  разности соединен с дес тым выходом блока управлени , седьмой и восьмой выходы

которого соединены с управл ющими входами регистра сдвига.

При проведении патентного поиска по соответствующим литературным иеточникам были обнаружены аналогичные решени . Так, в цифроаналоговых преобразовател х проблему асимметрии времен включени  и выключени  разр дов решают с помощью следующих средств:.

0 а) применение буферного регистра дл  управл ющих сигналов(недостатком такого решени   вл етс  его недостаточность дл  быстродействующих ЦАП с учетом наличи , как правило, различных времен включени 

5- и выключени  разр дов противоположной пол рности (основных и знакового);

б) тщательна  отработка конструкции устройства, правильный выбор элементов и конструктивна  симметри  позвол ют сни0 зить амплитуду переходных процессов. Однако на практике получить минимальную погрешность преобразовани  с помощью отработки конструкции достаточно сложно и дорого. Кроме того, полученные результа5 ты ухудшаютс  с течением времени и под воздействием температуры, В предлагаемом же устройстве введение режима контрол  позвол ет оптимизировать длительность задержки включени  знаково0 го разр да, так как именно это переключение вызывает наибольший всплеск выходного сигнала, и повысить достоверность преобразовани .

Причем такое решение уменьшени  не5 линейных искажений, не требует применени  особе тщательного согласовани  переходных характеристик аналоговых узлов . Таким образом, следует отметить, что вновь введенные блоки обладают сущест0 венными отличительными признаками, а за вл емое , устройство при этом соответствует критерию существенные отличи .

На фиг. 1 представлена структурна  схе5 ма устройства; на фиг. 2 - граф-схема алгоритма работы устройства; на фиг. 3 - функциональна  схема блока управлени ; на фиг, 4 - техническа  реализаци  блока выделени  разности; на фиг. 5 - функцио0 нальна  схема блока регулировани  задержки; на фиг, 6 - техническа  реализаци  цифрового датчика температуры; на фиг. 7 - временные диаграммы работы устройства в режиме самоповерки; на фиг. 8 - фрагменты

5 временных диаграмм работы устройства в двух режимах. .

На фиг, 1 представлена структурна  схема устройства, содержаща  два управл ющих входа 1, 2, информационный вход 3, источник опорного тока ЙОТ 4, выход которого соединен с выходом преобразовател  код-ток ПКТ5 и выходным устройством ВУ6; (могут быть реализованы как в кн. А.П.Стахов , А.Д.Азаров, В.П.Марценюк и др. Высокопроизводительные преобразователи информации на основе избыточных систем счислени . - Киев: УМК ВО, 1988) блок регулировани  задержки БРЗ 7 (см. фиг. 5), регистр Рг 8, блок выделени  разности БВР 9, соединенный с компаратором напр жени  К.Н .10, триггер 11, вход которого соединен с выходом цифрового коммутатора ЦК 12, регистр сдвига РгС 13, выходы которого соединены с входами цифровой схемы сравнени  ЦСС 1.4, блок посто нной, пам ти 15, выход старшего разр да которого соединен с входом элемента ИЛИ 16, второй вход которого соединен с выходом первого разр да блока посто нной пам ти БПП 17, 1-е входы которого соединены с соответствующими входами блоков посто нной пам ти БПП 15 и БПП 18, выходы которого соединены с входами блока суммировани  БСм 19; блок посто нной пам ти 20, входы которого соединены с l-ми входами БПП 15, 17, 18 и выходами цифрового датчика температуры 21 (см. фиг. 6);. регистр 22, управл ющий вход которого  вл етс  выходом блока управлени  БУ 23 (см. фиг, 3); .выходы 24 и 25  вл ютс  соответственно информационным выходом устройства и управл ющим выходом устройства;

Цифровой коммутатор, компаратор напр жени , блоки посто нной пам ти 15, 17, 18, 20, цифрова  схема сравнени  14, блок суммировани  19, регистры 8, 13, 22, триггер 11, элемент ИЛИ 16 могут быть реализованы как в кн.: Применение интегральных микросхем в электронной вычислительной технике. Под ред. Б.Н.Файзулаева, Б.Ф.Та- рабрина. - М.: Радио и св зь, 1986 (с. 92, 49, 108. 113, 116).

Блок управлени  23 содержит первый и второй входы,  вл ющиес  входами устройства Выбор и Запуск ; третий и четвертый входы 26, 27, дес ть выходов 28-37 и п тый управл ющий вход 38. Входы 26,27 и выходы.28, 29 соединены соответственно с управл ющими входами 39,40 и входами 41, 42 блока регулировани  задержки БРЗ 7, выход 43 которого соединен с входом источника опорного тока 4, вход 44 блока регулировани  задержки соединен с выходом триггера 11; управл ющий вход которого соединен с выходом 32 блока управлени  и управл ющим входом регистра Рг 8, выход которого соединен с входом преобразовател  код-ток, а входе выходом цифрового коммутатора ЦК 12, управл ющие входы которого соединены с выходами 30, 31 блока управлени  32, входы ЦК 12 с 1 по m -1 . с выходами блока посто нной пам ти 15,

- с выходом элемента ИЛИ т + 1 - п

входы цифрового коммутатора соединены с

выходами блока посто нной пам ти БПП 17, а входы 1 -ри 1 - К соответствен но с нулевой шиной и выходами блока посто нной пам ти БПП 20, управл ющий вход которого соединен с выходом 36 блока управлени  23;

0 1 -т выходы регистра 22 соединены с входами блоков посто нной пам ти 15 и 18, а выходы m + 1 ...пс входами блока суммировани  19, выходы которого - с входами блока посто нной пам ти БПП 17. Выход 37

5 блока управлени  соединен с входом 45 блока выделени  разности БВР 9, выход 46 которого соединен с входом компаратора напр жени , а вход 47 - с выходом выходного устройства 6. Выход компаратора на0 пр жений соединен с входом регистра сдвига 13, управл ющие входы которого - с выходами 34, 35 блока управлени , вход 38 которого соединен суправл ющим выходом 25 устройства. Выходы 48, 49  вл ютс  вы5 ходами цифрового датчика температуры.

На фиг. 2 представлен алгоритм работы цифроаналогового преобразовател : Х1 - выбор режима; 1. - запись входного кода в Рг 22 - YI;

0 2-запись вРГ8-У2; ЦК пропускает информацию - Y12; с БПП 15 и 17 - непосредственное преобр.;

3 - обнуление счетчика 58 Y3, Y4 - установка счетчика 50 в N.

5 4-обнуление регистра сдвига 13-Y5; счетчик 58 + T-Y6;

5 - считывание БПП 20 - Y7; ЦК пропускает коде БПП 20-Y8; Рг 8-запись Y2;

6 - включить БВР - Y9; подключение нуле- 0 вой шины к ЦК;-

7 - аналогично 5;

8 - аналогично 6;

Х2 - проверка счетчика 50 на

9-запись в РГС-Yll. Y9;

5 11 -счетчик 50- 1Y10..Y9;

ХЗ - проверка счетчика 58 на равенство Х4 - выходной сигнал цифровой схемы сравнени ; 12 - счетчик 58 + 1 Y6; счетчик 50: Y3;

0 13-аналогично 12;

Х5 - равенство счетчика 58 8 - и;

10,14 - сигнал о неисправности.

ХО - внешний управл ющий сигнал запуска

устройства (управл ющий вход 1),

5 В.табл. 1 представлено соответствие входов и выходов блока управлени  и управл ющих сигналов.

ЦК имеет два управл ющих входа 30,31, на которые поступают управл ющие сигналы Y8.Y12.

В табл. 2 представлена информаци  на выходе ЦК в зависимости от управл ющих сигналов.

Блок управлени  23 может быть синтезирован различными методами. Например, он может быть выполнен по принципу программного управлени .

Один из возможных вариантов реализации блока управлени  приведен на фиг. 3. Дл  формировани  управл ющих сигналов применена последовательна  схема с использованием ПЗУ.

Блок управлени  содержит счетчик 50, посто нное запоминающее устройство 51, генератор 52, регистр 53, выходы с 1-го по дес тый которого  вл ютс  выходами 28-37 блока управлени , одиннадцатый и двенадцатый выходы соединены с входами счетчика 50, выход которого соединён со вторым входом посто нного запоминающего устройства , первый, третий, четвертый и п тый входы которого  вл ютс  управл ющими 2, 26, 38, .27 входами блока управлени , вход 1 которого  вл етс  входом запуска и соединен с входом генератора 52, выход которого соединен с управл ющим входом регистра 53, входы которого соединены с выходами ПЗУ 51, входы с шестого по дес тый которого соединены с выходами с тринадцатого по семнадцатый регистр 53.

На фиг. 4 представлен один из вариантов реализации блока выделени  разности 9, содержащий вход 45; выход 46, вход 47, резистор 54, соединенный с первым входом усилител  55, второй вход которого соединен с нулевой шиной, выход усилител  55  вл етс  выходом 46 БВР 9. Усилитель охвачен отрицательной обратной св зью через конденсатор 56, параллельно которому подключён ключ 57, который управл етс  входом 45 БВР 9.

На фиг. 5 представлен один из вариантов реализации блока регулировани  задержки- 7, который содержит счетчик 58, дешифратор 59, элементы задержки 60, 61, 62, элементы И 63, 64, 65, 66, элемент ИЛИ 67, выход которого  вл етс  выходом 43 БРЗ 7, входы 41, 42 которого  вл ютс  входами Ст 58, выходы которого соединены с входами дешифратора ДС 59, первый и последний выходы которого  вл ютс  выходами 39, 40 БРЗ 7. выходы ДС 59 соединены соответственно с вторыми входами элементов И 63, 64...66. первые входы которых соединены с выходами соответствующих элементов задержки 60, 61, ... 62, вход элемента 60  вл етс  входом 44 БРЗ 7. Выходы элементов И 63, 64 ... 66 соединены с входами элемента ИЛИ 67.

На фиг. б представлен один из вариантов цифрового датчика температуры 21. Он содержит: датчик температуры 68, усилитель 69, последовательно соединенные с 5 первыми входами компараторов К 70, К 71, ко вторым входам которого подключено опорное напр жение через резисторы 72, 73 с выхода источника опорного напр жени  74. Выходы компараторов  вл ютс  вы0 ходами 48. 49 цифрового датчика температуры.

На фиг. 6 представлен вариант дл  трех участков температуры.

На фиг. 7 представлены временные ди5 аграммы выходных сигналов выходного устройства ЦАП (ВУ), блока выделени  разности (БВР), компаратора напр жений (КН) и цифровой схемы сравнени .

На фиг. 8 представлены фрагменты вре0 менных диаграмм работы устройства в двух режимах.

Устройство работает в режиме непосредственного преобразовани  и режиме контрол ,5 В режиме непосредственного преобразовани  на вход 3 регистра 22 поступает входной код, значени  старших разр дов которого поступают на входы блоков 15 и 18 посто нной пам ти. Блок посто нной пам 0 ти 15 преобразует значени  старшй; разр - . дов двоичного входного кода Кдв в рабочий код Краб. Те же старшие разр ды  вл ютс  частью адреса дл  третьего блока посто нной пам ти 18. Оставшиес  I младших раз5 р дов адресной части блоков посто нной пам ти 15, 17, 18 поступают с выхода цифрового датчика температуры 21 и позвол ют выбрать кодовую комбинацию, соответствующую данному температурному диапазону.

0 На выходе блока посто нной пам ти 18 формируетс  код разности весов единичных разр дов групп входного КвХ и рабочего Краб кодов дл  данного участка температур. Полученный код суммируетс  в блоке суммиро5 вани  Бсм 19 с младшим (п - гл) разр дами входного кода и  вл етс  первой частью адреса дл  блока пам ти 17, второй частью адреса (как уже отмечалось)  вл етс  выходной код цифрового датчика температур. На

0 выходе блока посто нной пам ти 17 формируетс  втора  часть (cm + 1 по п -разр д) рабочего кода. Причем m -разр д определ етс  при помощи элемента ИЛИ 16 в результате логического сложени  старшего и

5 младшего разр дов соответственно первого и второго блоков посто нной пам ти 15 и 17. Полученный код поступает на вход цифрового коммутатора 12, который пропускает его (по сигналу блока управлени  23) на входы преобразовател  код-ток 5 (через регистр 8).

Регистр служит дл  выравнивани  задержки включени  разр дов преобразовател  код-ток 5 (не включа  знакового разр да). На выходе 24 цифроаналогового преобразовател  через выходное устройство 6 формируетс  аналогова  величина, соответствующа  входному коду. На этом режим преобразовани  заканчиваетс . : .

В режиме контрол  определ етс  оптимальное значение задержки Тз включени  знакового разр да, а также диагностика устройства в целом.

Перед началом режима контрол  в блоке регулировани  задержки 7 устанавливаетс  минимальна  задержка (t3min). Поэтому первый выходной сигнал цифровой схемы сравнени  14 должен быть равен 1, что не соответствует случаю оптимальной задержки . Нулевой выходной сигнал цифровой схе- мы сравнени  14 в первом цикле тестировани  свидетельствует о неисправности в устройстве.

Режим контрол  можно разделить на несколько последовательно проведенных циклов тестировани . По сигналу блока управлени  на вход цифрового коммутатора 12 поочередно подключают кодовые комби нации, соответствующие нулевому выходному сигналу с включением знакового разр да (комбинаци  Ко ) и без включени  знакового разр да Ко . Очевидно, что значени  кодовой комбинации Ко равны О. Кодовые комбинации Ко дл  различных участков температур записываютс  на этапе изготовлени  в блоке 20 посто нной пам ти . При проведении коммутации кодовых комбинаций Ко и Ко на выходе выходного устройства б формируютс  всплески напр жени  (глитчи), которые поступают на блок

9 выделени  разности. Проинтегрированные глитчи поступают на компаратор напр жени  10. По последнему переключению, выходной сигнал компаратора напр жени 

10 записываетс  в регистр сдвига 13 и сдвигаетс  на один разр д. После выполнени  первого цикла тестировани , по сигналу блока управлени  в блоке регулировани  задержки увеличиваетс  врем  t3 и цикл тестировани  повтор етс . Максимальное количество повторений обусловлено разр дностью регистра сдвига 13 и цифровой схемы сравнени  14.

Нулевой выходной сигнал цифровой схемы сравнени  14 в первом цикле тестировани  свидетельствует о сбое в устройстве . Процедура тестировани  повтор етс  до тех пор, пока в последующих после первого цикла тестировани  на выходе цифровой схемы сравнени  не сформируетс  О, что свидетельствует об оптимально выбранной

задержке. Если же выходной сигнал цифровой схемы сравнени  14 не будет равным нулю хот  бы в одном (исключа  первый) Цикле тестировани , можно сделать вывод о

неисправности в устройстве

Рассмотрим работу цифроаналогового преобразовател  на примере. В режиме непосредственного преобразовани  на вход цифроаналогового преобразовател  3 по0 ступает входной п-разр дный двоичный код и записываетс  в Рг 22. Старшие разр ды с 1-го по m-й с помощью БПП 15 преобразуютс  в старшие с 1-го по (т - 1) разр ды рабочего кода. Те же старшие разр ды с

5 помощью БПП 18 преобразуютс  в код разности весов единичных разр дов старших групп входного и рабочего кодов. Код с выхода БПП 18с помощью БСМ 19 суммируетс  с группой младших разр дов Входного

0 кода и поступает на вход БПП 17, с помощью которого определ ютс  младшие разр ды рабочего кода (т + 1 - п). т-й разр д рабочего кода определ етс  при помощи элемента ИЛИ 16 в результате логического сложени 

5 младшего и старшего разр дов БПП 15 и БПП 17. Рабочий код поступает на входы регистра 8 и Т 11, выходы которых соединены с входами ПКТ и ЙОТ (через БРЗ соединен знаковый разр д). В блоке

0 регулировани  задержки уже установлена оптимальна  задержка. Таким образом на входе входного устройства сформируетс  ток, соответствующий рабочему коду, а на выходе выходного устройства по витс  на5 пр жение, соответствующее данному коду.

В качестве примера рассмотрим ЦАП,

построенный на основе 1-кода Фибоначчи

(п 6, m 3, п 9, т 4). Требуемые (Qtpi)

и реальные (Qpi) значени  весов разр дов

0 ЦАП приведены в табл. 3.

Содержимое БПП 15 и БПП 18 дл  одного участка температуры приведено втабл, 4, 5. -;-; .

Адрес БПП 15 и БПП 18 задаетс  трем 

5 старшими разр дами двоичного кода. БПП 15 должно содержать группу 4 старших разр дов рабочего кода. Причем эта кодова  комбинаци  определ етс  таким образом, чтобы сумма реальных весов разр дов (еди0 ничных) этой группы была меньше или равна сумме двоичных весов разр дов, образующих адрес. Разность этих сумм представл етс  в виде двоичного кода и записываетс  в БПП 18.

5 При двоичной кодовой комбинации 111110 62, выходной код БПП 15 будет равен 0101, выходной код БПП 18 будет равен 0010, выходной код БСМ будет равен 0100, выходной код БПП 17 будет равен 001101. Таким образом, рабочий код будет

равен 010101101. Таким образом, рабочий код будет равен 010101101 и на выходе ПКТ по витс  аналогова  величина, соответствующа  62, т.е. произойдет правильное циф- роаналоговрё преобразование.

Выбор группы  чеек БПП дл  разных участков температуры осуществл етс  при помощи адресных входов, соединенных с выходами цифрового датчика температуры.

В режиме контрол  устройство работает следующим образом. В блоке посто нной пам ти БПП 20 хран тс  кодовые комбинации , соответствующие нулевому сигналу с включением знакового разр да дл  каждого участка температуры. Дл  нашего случа  будет записана кодова  комбинаци  010010011. В блоке регулировани  задержки при помощи счетчика 58 устанавливаетс  минимальна  задержка (счётчик обнул етс ). На вход цифрового коммутатора 12 поочередно подаютс  кодовые комбинации 000000000 (с помощью входов 1 - р) и 010010011. На выходе выходного устройства б формируютс  глитчи (всплески напр жени ), которые поступают на вход БВР. На выходе компаратора КН 10 будет единичный сигнал до тех пор, пока не изменитс  пол рность всплесков напр жени  (см. фиг. 7)/В первом цикле это не произойдет, так как минимальна  задержка не  вл етс  оптимальной . Во втором цикле содержимое счетчика 58 увеличитс  на 1 и цикл переключений повторитс . Если задержка оптимальна , то глйтчй измен т свою пол рность - на выходе КН будет нулевой сигнал. Так как в цифровой схеме сравнени  разр ды сравниваютс  между собой, то до тех пор, пока на выходе компаратора и соответственно в разр дах регистра сдвига будут на выходе ЦСС (А В) будет 1 (например в первом цикле тестировани ). Как только на выходе компаратора сформируетс  О, который запишетс  в регистр сдвига, на контрольном выходе устройства будет О, что свидетельствует об оптимальной задержке. На этом режим контрол  заканчиваетс  (см. фиг, 7, 8).

Формула изобретени  1. Цифроаналоговый преобразователь, содержащий цифровой датчик температур, последовательно соединенные преобразователь код-ток и выходное устройство, выход последнего из которых  вл етс  первой выходной шиной, первый и второй регистры , блок управлени , первый вход которого

Кодова  комбинаци , соответствующа  нулевому выходному сигналу, без включени  знакового разр да поступает на входы 1 - р цифрового коммутатора. С выхода блока посто нной пам ти БПП 20 поступает кодова  комбинаци , соответствующа  нулевому выходному сигналу с включением знакового разр да дл  данного участка температуры . Кодова  нулева  комбинаци  без

включени  знакового разр да формируетс  путем подключени  шины земл  (j.) к разр дам выходного кода. Кодова  нулева  комбинаци  с включением знакового разр да определ етс  в процессе изготовлени 

путем измерени  нулевого выходного сигнала дл  разных температур и записи полученного кода в блок посто нной пам ти 20.

Таким образом, на входе ПКТ будут чередоватьс  кодовые комбинации 000000 и 111ХХ ХХХХХХ (количество 1 и 0 зависит от избыточности кода и реальных весов разр дов ПКТ дл  разных температур). Так, дл  кода Фибоначчи это могут быть кодовые

комбинации типа 000000 и 111000 (дл  6- разр дного ЦАП с идеальными весами 13, 8, 5,3,2,1).

Устройство, рассматриваемое в качестве прототипа, по сравнению с за вл емым

устройством обладает следующими недостатками - большие нелинейные искажени  и низка  достоверность преобразовани , обусловленные возникновением всплесков напр жени  выходного сигнала при переключении знакового разр да. В предлагаемом устройстве за счет введени  блока регулировани  задержки в зависимости от температуры можно определить оптимальную задержку включени  знакового разр да , что позволит снизить нелинейные искажени . Наличие блока выделени  разности БВР 9, компаратора напр жени  10, регистра сдвига 13 и цифровой схемы сравнени  ЦСС 14 позвол ет не только оптимально выбрать орем  задержки выходного сигнала знакового разр да, но и повысить достоверность преобразовани .

 вл етс  входной шиной Запуск, а первый и второй выходы подключены к управл ю- щим входам соответственно первого W второго регистров, выходы m старших разр дов последнего из которых соединены с адресными входами соответствующих m старших разр дов первого и второго блоков посто нной пам ти, выходы последнего из

которых подключены к соответствующим первым входам блока суммировани , вторые входы которого соединены с соответствующими (п - т) выходами младших разр дов второго регистра, а выходы - подключены к адресным входам соответствующих m старших разр дов третьего блока посто нной пам ти, адресные входы I младших разр дов которого объединены с соответствующими адресными входами I младших разр дов первого и второго блоков посто нной пам ти, выходы младшего разр да первого и старшего разр да третьего блоков посто нной пам ти соединены соответственно с первым и вторым входами элемента ИЛИ, отличающий с   тем, что, с целью уменьшени  нелинейных искажений и повышени  достоверности преобразовани , в него введены источник опорного тока, блок регулировани  задержки , блок выделени  разности; регистр сдвига , цифрова  схема сравнени , четвертый блок посто нной пам ти, компаратор напр жени , триггер и цифровой коммутатор, (т -1) старших, m-й и (п - т) младших входов разр дов первых информационных входов, вторые и третьи информационные входы которого соединены соответственно с соответствующими (т - 1) выходами старших разр дов первого блока посто нной пам ти , с выходом элемента ИЛИ, с соответствующими (п - т) выходами младших разр дов третьего блока посто нной пам ти, с соот- 1 в ётствугогцими выходами четвертого блока по стЪ  н йой пам ти и с шиной нулевого потенциала , первый и второй управл ющие входы цифрового коммутатора соединены соответственно с третьим и четвертым выходами блока управлени , первый выход которого соединен с входом синхронизации триггера , выходи информационный вход ко- тб рогб соединены соответственно с информационным входом блока регулировани  Зад е рж кй и с выходом знакового разр да цифрового коммутатора, группа выходов которого через первый регистр соединена с соответствующими входами преобразовател  код-ток, выход которого объединен с выходом источника опорного тока, вход ко- торогр подключен к первому выходу блока регулировани  задержки, первый и второй управл ющие входы, второй и третий выходы которого соединены соответственно с п тым и шестым выходами и вторым и третьим входами блока управлени , четвертый вход которого  вл етс  входной шиной Вы; бор режима, а седьмой и восьмой выходы соединены с входами соответственно записи и сдвига регистра сдвига, информационный вход которого подключен к выходу

компаратора напр жений, первый и второй входы которого соединены соответственно с шиной нулевого потенциала и выходом блока выделени  разности, информационный вход которого подключен к выходу выходного-устройства , а управл ющий вход соединен с дев тым выходом блока управлени , дес тый выход которого соединен с управл ющим входом четвертого блока по0 сто нной пам ти, I адресных входов которого объединены с соответствующими адресными входами Г младших разр дов первого блока посто нной пам ти и подключены к соответствующим выходами цифро5 вого датчика температур, выходы регистра сдвига соединены с соответствующими первыми входами цифровой, схемы сравнени , вход старшего разр да первых входов которой соединен с ее вторыми входами, а выход

0 соединен с п тым входом блока управлени  и  вл етс  второй выходной шиной, информационные входы второго регистра  вл ютс  входной шиной преобразуемого кода. 2. Преобразователь по п. 1, о т л и ч а ю5 щ и и с   тем, что цифровой датчик темпера- тур выполнен в виде последовательно соединенных датчика температуры и усилител , последовательно соединенных источника опорного напр жени , первого и

0 второго резисторов и.первого и второго компараторов , выходы которых  вл ютс  соответствующими выходами цифрового датчика температур, выход усилител  соединен р первыми входами первого и второго

5 компараторов, вторые входы которых подключены соответственно к выходу источни- ка опорного напр жени  и первому выводу второго резистора, второй вывод которого соединен с шиной нулевого потенциала.

0 3. Преобразователь по п. 1, о т л и ч а ю- щ и и с   тем, что блок регулировани  задержки выполнен в виде счетчика импульсов, дешифратора, n-элементов И, элемента ИЛИ и (п -1) Последовательно соединенных

5 элементов задержки, входы которых соединены с первыми входами соответствующего из (п -. 1) элементов И, выход (п - 1)-го элемента задержки соединен с первым входом n-го элемента И, вторые входы п-элементов

0 И подключены к соответствующим выходам дешифратора, а выходы соединены с соответствующими входами элемента ИЛИ, выход которого  вл етс  первым выходом блока, тактовый вход и вход обнулени  счет5 чика импульсов  вл ютс  соответственно первым и вторым управл ющими входами блока, а выходы счетчика импульсов соединены с соответствующими входами дешифратора , первый и n-й выходы которого  вл ютс  соответственно третьим и вторым

выходами блока, вход первого элемента задержки  вл етс  информационным входом блока.

4. Преобразователь поп. 1, о т л и ч а ю- щ и и с   тем, что блок управлени  выполнен в виде счетчика импульсов, последовательно соединенных посто нного запоминающего устройства и регистра и генератора импульсов, управл ющий вход которого  вл етс  первым входом блока, а выход соединен с входом записи регистра, выходы с первого по дес тый которого  вл ютс  од0

поименными выходами блока, одиннадцатый и двенадцатый выходы соединены соответственно с первым и вторым входами счетчика импульсов, а выходы с тринадцатого по семнадцатый соединены с соответствующими адресными входами посто нного запоминающего устройства, первый вход которого  вл етс  четвертым входом блока, второй вход соединен с выходом счетчика импульсов, а входы с третьего по п тый  вл ютс  соответственно вторым, п тым и третьим входами блока.

Таблица 1

Таблица 2

Таблица 3

Т а блица 4

Таблица 5

Выбор режима

Контроль

Запись дх. кода 8 Pa 22

Запись В. Рг8

Установка, сч. БУ

1

1

// -

Сч.58+1

Сч 58+1

ис

И

№

//,

//

Управление ЦК

Кн. 0М.

Рг.Свх.

Лрео$разо$ан.

Од нуление /J

Считы8аше БЛ/7 20

1

У пр. UK 12

5ВР

Сч. 50-1

Запись ВРгЈ 73

0л/п. зад.

Фиг. 1

«

«s

S% Г tTj

й

Ю

(О

CS1

е

i

м

(п

см

к

иэ

Ч

CSJ

ir

I

«о

С

m

JZ.

p-f-

Jf

(t t cffi b fЈCfrT pO/ )

6 °гЈ

У,-Г

и.. -ч

L

y,:// ,

j

12

t// с hi) .-- t / - ---- .... ----i . 3- VЧ%С-&г

фиг.8

7/ CJ4xy3.4.J;P

/W.

-..

fif.-s..- г /5

С ,.. .-71.Л Л.ч .-we ъ.-7 f JO : .-Л ; . --

-с -5--3 -5

...

Гг. Г - /

За {.( / f --.ff-----,

........ ..... . -