Изобретение относитс к вычислительной технике и может примен тьс дл обнаружени ошибок при передаче информации в двоичном коде, а также в устройствах дл преобразовани ко дов. . По основному авт. св. № 871166 известно устройство дл контрол па раллельного двоичного кода на четность , содержащее элемент И, тригге четности и регистр сдвига, каждый разр д которого содержит триггер, дополнительный элемент И и элемент ИЛИ, вход установки логической i каждого триггера регистра сдэига вл етс информационным входом устройства, выход элемента И соедин со счетным входом триггера четности , выход которого вл етс выходом устройства, первый вход элемента И соединен с выходом регистра сдвига, а второй вход элемента И соединен с синхронизирующим входом устройства, в каждом разр де регист ра сдвига единичный выход триггера соединен с первыми входами соответствующего дополнительного элемента И и элемента ИЛИ, выход которого соединен с D-входом триггера последующего разр да регистра и со вторым входом элемента ИЛИ последующего разр да регистра, D-вход триг гера старшего разр да соединен со вторым входом элемента ИЛИ данного разр да и со входом сигнала логического нул устройства, выход элемента ИЛИ младшего разр да вл етс выходом регистра, синхронизирующий вход устройства соединен со вторыми входами дополнительных элем тов И, выходы которых соединены с синхронизирующими входами триггеров соответствующих разр дов 1. Известным устройством решаетс задача контрол на четность двоичного кода как позиционного, так и непозиционного, например, двоичного кода Гре . Последний нашел широкое применение в аналого-цифровых преоб разовател х в св зи с малой ошибкой неоднозначности. Однако в св зи с непозиционностью двоичного кода Гре возникает необходимость преобраэова ВИЯ его в позиционный двоичный код. Очень часто приходитс решать одновременно задачу контрол двоичного кода Гре на четность и его преобразование в позиционный двоичный код, что известным устройством реализовать нельз . Целью изобретени вл етс расши рение функциональных возможностей устройства за счет обеспечени пре образовани параллельного кода Гре в позиционный двоичный код. Поставленна цель достига:етс .тем, что в устройство введены группа из п-1 элементов И (где п - чис- ло разр дов кода Гре ), группа из п-1 триггеров четности, второй элемент И и элемент задержки, причем вход синхронизации устройства соединен с первыми входами элементов И группы, через элемент задержки св зан с пр мым входом второго элемента И, выход каждого элемента И группы соединен со счетным входом :соответствующего триггера четности :группы, выходы которых образуют группу выходов устройства, выход каждого разр да регистра соединен со вторым входом соответствующего . элемента И группы, выход п-го разр да регистра соединен с инверсным входом второго элемента И и вл етс первым управл ющим выходом устройства , а выход второго элемента И вл етс вторым управл ющим выходом устройства. Введение дополнительных триггеров четности и вторых дополнительных ,. элементовИ позвол ет расширить функциональные возможности устройства за счет преобразовани кода Гре в позиционный двоичный код. На чертеже представлена схема предлагаемогоустройства при . В состав устройства вход т регистр сдвига 1 с разр дами 1-1,1-2,1-3,1-4, в каждый из которых вход т триггеры 2, первый дополнительный элемент И 3 и элемент, ИЛИ 4, элемент И 5, триггер 6 четности, группа вторых дополнительных элементов И 7,8 и 9, группа триггеров 10,11 и 12, синхронизирующий вход 13 устройства и вход 14 сигнала логического нул устройства , элемент задержки 15 и элемент И 16, первый и второй управл ющие выходы 17 и 18 устройства. Установка в нулевое состо ние всех триггеров устройства условно не показана. Устройство работает следующим образо. В исходном состо нии триггеры 2 регистра сдвига, триггер 6 четности и дополнительные триггеры 10,11 и 12 четности наход тс в нулевом состо нии. ; Контролируемый и преобразуемый код Гре подаетс на единичные входы триггеров 2 регистра сдвига 1 и записываетс в нем. В тех разр дах, куда записаны логические нули входного кода Гре , нулевой потенциал с пр мых выходов триггеров 2 блокирует соответствующий первый дополнительный элемент ИЗ дл прохождени через него синхронизирующих импульсов от синхронизирующего входа 13 устройства на синхронизирующий вход триггера 2. А прохождение логических единиц через разр д регистра сдвига, в котором записан логический нуль, осуществл етс от входа разр да через э теменТИЛИ 4 на выход . Каждый синхронизирующий импульс записывает логический нуль поступа ющий от входа 14 сигнала логическог нул устройства, а ближайший к этом входу триггер 2, в котором кранилас логическа единица, и одновременно поступает через те вторые дополнительные элементы И 7,8,9 и элемент И 5, на второй вход которых поступает логическа единица с выходов элементов ИЛИ 4 разр дов регистра Iсдвига, на счетные входы соответственно дополнительных триггеров 10 IIи 12 четности и триггера 6 четности , измен их состо ние на противоположное . Регистр сдвига обнулитс за количество синхронизирующих тактов, равное числу единиц контролируемого и преобразуемого кода Гре . Определ при этом состо ни триггера б четности и дополнительных триггеров 10 11 и 12 четностк. Обозначим через Ь ,Ь,Ь и Ьд значени двоичных битов разр дов кода Гре , а через а. , а,а значени состо ний сЬответствующйх триггеров четности 6,12,11 и 10. Триггер со счетным входом реали- .зует операцию неравнозначности дл внутреннего состо ни S (t), совпадающего с. функцией выхода а (t) в момент времени t и единственного входа b (t).. a(t+l)-a(t)®b(t), где a(t+l) - выход, совпадакГщий с внутренним состо нием S(t) через вр м &t . Поэтому дл состо ни триггеров четнойти 6,12,11 и 10 соответственно а.-,а и а можно записать а bij®b,©bj®b/ а, ь:;фь ®ь., . ) , Эта система равенств есть не .что иное, как значени позиционных двоичных разр дов. Значение af вл етс признаком четности провер емого кода Гре и одновременно младшим разр дом позици- онного двоичного кода. Считывание позиционного кода с пр мых выходов счетных триггеров 6,12,11 и 10 производитс при обнулении регистра 1 сдвига по сигналу логического О на первом управл ющем .выходе 17 устройства. Синхронизирукнций импульс, пройд элемент задержки 15 и элемент И 16 (в случае, если на его инверсный вход поступает лгогический О), поступает на второй управл ющий выход 18. По этому сигналу производитс сбрасывание счетных триггеров 6,12,11 и 10 в нуль и запись очередного параллельного двоичного числа в регистр 1 сдвига. Врем задержки в элементе 15 определ етс временем переключени триг- . геров четаости 6,12,11 и 10 и временем считывани информации с этих триггеров. Использование устройства дл контрол параллельного двоичного кода на четность предлагаемой конструкции позвол ет одновременно производить контроль параллельного кода Гре на четность и преобразование его в позиционный двоичный код. Кроме того, предлагаемое устройство преобразует код Гре в позиционный двоичный код за количество тактов синхронизирующих импульсов, равное количеству логических единиц в коде Гре . Известные преобразователи параллельного кода Гре в позиционный двоичный код производ т это преобразование или эа количество тактов 2п или за количество тактов п. Таким образом, предлагаемое устройство обладает более высоким быстродействием операции преобразовани параллельного кода Гре в позиционный двоичный код, ч,ем известные устройства.