SU1552380A1 - Преобразователь кодов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и позвол ет расширить область применени  преобразовател  кодов путем преобразовани  кода Фибоначчи-1 в код "золотой"-1 пропорции. Преобразователь кодов содержит сдвигающие регистры 1 и 3, накапливающий сумматор 2, блок 4 управлени , блок 7 маскировани  и элемент ИЛИ 8 с соответствующими св з ми. Кодовые эквиваленты формируютс  согласно таблице кодовых эквивалентов путем сдвига старшего кодового эквивалента в сторону младших разр дов и маскировани  при этом соответствующих разр дов. 1 з.п. ф-лы, 3 ил., 1 табл.

Description

жит сдвигающий регистр 15, триггер 16, группу элементов И 17, группу элементов ИЛИ 18, преобразователь 19 унитарного кода в единичный код, вход 20 единичного потенциала преобразовател  .

В диаграмме алгоритма (фиг.З) использованы следующие обозначени : КГ, ST, FT - соответственно входы начальной установки, запуска и тактового блока k управлени ; V1, С1, V2, С2, F2 - соответственно с первого по п тый выходы блока управлени ; Оп, П, Р - соответственно с первого по третий входы услови  блока 4 управлени .

I

Блок управлени   вл етс  микропрограммным блоком управлени . Сдвигающие регистры 1 и 3 имеют разр дность соответственно п и 2п (п - разр дность аргумента), тактовые входы С, V разрешени  сдвига, входы DP параллельной записи, входы DL последовательной записи и выходы Q разр дов.

Накапливающий сумматор 2 имеет разр дность 2п,  вл етс  сумматором кодов золотой - пропорции, его

5

эквивалентов на накапливающем сумматоре . Причем исходным кодовым эквивалентом  вл етс  кодовый эквивалент старшего разр да входа аргумента устройства. Последующие кодовые эквиваленты формируютс  путем сдвига исходного кодового эквивалента и его соответствующего маскировани  до получени  требуемого значени  в cooij- ветствии с таблицей соответстви  входный и выходных кодов преобразовател , в которой К - показатель степени веса соответствующего разр да oi в коде золотой - пропорции; 5 ц(1) - вес 1-го разр да кода фибо- наччи-1. Производитс  маскирование нул ми .только разр дов с отрицательными степен ми &Г, при этом в кодо0

вых эквивалентах четных разр дов входного кода Ц(1) производитс  установка разр да ot кодового эквивалента в единичное состо ние, если

. - (V-K)

закончилось на х разр де.

Преобразователь (фиг.1) работает следующим образом.

Установка исходного состо ни  осуществл етс  по входу 9 одиночным импульсом (ОН) положительной пол рности (фиг.З). При этом блок

51552380

k управлени  устанавливаетс  в исходное состо ние (вершина 1, 2), накапливающий сумматор 2 и регистр 15 блока 7 маскировани  обнул ютс .

При поступлении на вход ST одиночного импульса (ОИ) положительной пол рности блок А управлени  вырабатывает одиночный импульс (ОИ) по входу С1, по которому осуществл етс  запись преобразуемого кода X в регистр 1 и кодового эквивалента в регистр 3 (вершина ), На следующем такте блок 4 управлени  вырабатывает сигнал и переходит к анализу сигнала Р (признак равенства нулю регистра 1 (вершина 5, 6)). Если , то блок 4 управлени  вырабатывает сигнал , конец преобразовани 

10

В результате начальной установки устройства регистр 15 обнул етс  и на его инверсных выходах устанавливаетс  n/2-разр дный унитарный код. На врем  параллельной записи кодового эквивалента Z в регистр 3 и преобразуемого кода X в регистр 1 управл ющий сигнал блокирует триггер 16 в нулевом состо нии, таким образом сохран   единичное состо ние разр дов выхода регистра 15. Поэтому кодовый эквивалент веса старшего разр да информационного 15 входа устройства не маскируетс , а логическа  единица, формируема  преобразователем 19 унитарного кода в единичный код в его младшем разр де , суммируетс  по ИЛИ с имеющей (вершина 7) и переходит в режим ожи- 20 с  логической единицей в разр де кодани  сигнала ST (вершина 3).

Если , то блок А управлени  анализирует сигнал Qn (старший разр д

дового эквивалента и не искажает последний.

При по влении сигнала блока Ц управлени  разрешаетс  счет тригни  вырабатывает одиночный импульс 25 геру 16, по первому (в дальнейшем (вершина 12), по которому осу- по каждому нечетному) импульсу С1

регистра 1), при блок управлеществл етс  сдвиг в регистре 1 в сторону старших разр дов, а в регистре 3 в сторону младших разр дов.

Сигнал снимает блокировку с триггера 16 блока 7 маскировани  и одновременно со сдвигом информации в регистрах 1 и 3 происходит сдвиг информации в регистре 15 в сторону старших разр див. В дальнейшем сдвиг информации в регистре 15 происходит по каждому второму импульму .

При по сигналу блока 4 управлени  (вершина 9) происходит запись в сумматор 2 содержимого регистра 3,промаскированного в блоке 7 маскировани , а по сигналам , (вершина 10) - выполнение операции суммировани  в сумматоре 2, после чего блок 4 управлени  анализирует сигнал F - конец суммировани . Если (процесс суммировани  не закончен), блок Ь управлени  повторно вырабатывает сигналы ,

ОИ производитс  сдвиг информации в регистре 15.

При подаме на вход последователь30 записи DL регистра 15 логической единицы при сдвиге в сторону старших разр дов в младшие разо ды его инверсного выхода выдвигаютс  нули, которые в группе элементов И 17 мас35 кируют пары соответствующих младших разр дов кодового эквивалента.

Например, при формировании кодовых эквивалентов 15

1V

из старшего кодового эквивалента 16 сог- 40 ласно таблице маскируютс  разр ды U и , что и выполн етс  за счет записи первого нул  в младший разр д регистра 15 по первому импульсу после по влени  . 45 Третий импульс обеспечит маскирование разр дов .. . , п тый - разр дов ex. 6 .. . и т.д. Значаща  единица на выходе преобразовател  19 унитарного кода в еди (вершина 10). Если , блок 4 управ- 50 ничный код в кодовых эквивалентах с лени  осуществл ет сдвиг в регистрах нечетным пор дковым номером в таблице накладываетс  на логическую единицу , имеющуюс  в соответствующем разр де регистра 3, и не искажает 55 данный кодовый эквивалент.

1, 2, 15 по сигналам , (вершина 12). Преобразование осущест вл етс  до тех пор, пока сигнал Р не станет равным нулю - проанализированы все значащие разр ды аргумента (вершина 6).

Блок 7 маскировани  работает следующим образом (фиг.2).

В кодовых эквивалентах с четным ,пор дковым номером согласно таблице в группе эквивалентов ИЛИ 18 преоб

В результате начальной установки устройства регистр 15 обнул етс  и на его инверсных выходах устанавливаетс  n/2-разр дный унитарный код. На врем  параллельной записи кодового эквивалента Z в регистр 3 и преобразуемого кода X в регистр 1 управл ющий сигнал блокирует триггер 16 в нулевом состо нии, таким образом сохран   единичное состо ние разр дов выхода регистра 15. Поэтому кодовый эквивалент веса старшего разр да информационного 5 входа устройства не маскируетс , а логическа  единица, формируема  преобразователем 19 унитарного кода в единичный код в его младшем разр де , суммируетс  по ИЛИ с имеющей ОИ производитс  сдвиг информации в регистре 15.

При подаме на вход последовательн й записи DL регистра 15 логической единицы при сдвиге в сторону старших разр дов в младшие разо ды его инверсного выхода выдвигаютс  нули, которые в группе элементов И 17 маскируют пары соответствующих младших разр дов кодового эквивалента.

Например, при формировании кодовых эквивалентов 15

1V

из старшего кодового эквивалента 16 сог- ласно таблице маскируютс  разр ды U и , что и выполн етс  за счет записи первого нул  в младший разр д регистра 15 по первому импульсу после по влени  . Третий импульс обеспечит маскирование разр дов .. . , п тый - разр дов ex. 6 .. . и т.д. Значаща  единица на выходе преобВ кодовых эквивалентах с четным ,пор дковым номером согласно таблице в группе эквивалентов ИЛИ 18 преоб

разова.тель 19 добавл ет требуемую логическую единицу в соответствующем разр де.

Например, в кодовом эквиваленте IV граница маскировани  находит .с 4 4

Claims (2)

1. Преобразователь кодов, содержащий первый и второй сдвигающие регистры, накапливающий сумматор, блок управлени  и блок маскировани , причем входы начальной установки и запуска преобразовател , тактовый вход преобразовател  соединены с соответствующими входами блока управ лени , первый и второй выходы которого соединены соответственно с входом задани  режима и с тактовым входом блока маскировани , выходы разр дов которого соединены соответстве но с входами младших разр дов информационного входа накапливающего сумматора , выход старшего разр да первого сдвигающего регистра соединен с первым входом услови  блока управлени , отличающийс  тем, что, с целью расширени  области применени  путем преобразовани  кода фибоначчи-1 в код золотой -1 пропорции , он содержит элемент ИЛИ, причем первый выход блока управлени  соединен с входами разрешени  сдвига первого и второго сдвигающих регистров , тактовые входы которых объединены и соединены с вторым выходом блока управлени , третий и четвертый выходы которого соединены с входом разрешени  и с тактовым входом накапливающего сумматора соответственно , выход суммы и выход приз нака окончани  суммировани  которого соединены соответственно с выходом результата преобразовател  и с вторым входом услови  блока управлени , п тый выход которого  вл етс  выходом готовности преобразовател , вход начальной установки которого соединен с входами сброса накапливающего сумматора1 и блока маскировани , входы разр дов информационного входа которого соединены соответственно с выходами младших разр дов второго сдвигающего регистра, выходы старших разр дов которых соединены соответ

0

5

0 25 45

30

35

40

50

55

ственно с входами старших разр дов информационного входа накапливающего сумматора, вход аргумента преобразовател  соединен с входом параллельной записи первого сдвигающего регистра, выходы разр дов которого соединены с соответствующими входами элемента ИЛИ, выход которого соединен с третьим входом услови  блока управлени , вход константы преобразовател  соединен с входом параллельной записи второго сдвигающего регистра, вход последовательной записи которого соединен с входом последовательной записи первого сдвигающего регистра и с входом нулевого потенциала преобразовател .

2. Преобразователь по п.1, о т - личающийс  тем, что блок маскировани  содержит сдвигающий регистр, триггер, группу элементов И, преобразователь унитарного кода в единичный код и группу элементов ИЛИ, причем тактовый вход и вход задани  режима блока маскировани  соединены соответственно со счетным входом и инверсным входом установки в О триггера, выход которого соединен с тактовым входом сдвигающего регистра, вход последовательной записи и вход сброса которого соединены соответственно с входом единичного потенциала преобразовател  и с входом сброса блока маскировани , входы разр дов информационного входа которого соединены с первыми входами элементов И группы, инверсные выходы разр дов сдвигающего регистра соединены соответственно с входами стар- ших разр дов преобразовател  унитарного кода в единичный код, вход младшего разр да которого соединен с входом нулевого потенциала преобразовател , инверсный выход 1-го (, ..., n/2, n - разр дность аргумента) разр да сдвигающего регистра соединен с вторыми входами (21-1;-го и 21-го элементов И группы, выходы четных элементов И группы и выходы разр дов преобразовател  унитарного кода в единичный код соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ группы, выходы которых и выходы нечетных элементов И группы  вл ютс  соответственно выходами четных и нечетных разр дов выхода блока маскировани  .

- VЈ О4 Ю - CO ЧЛ Isj - ОО 1Л jJ ГО - Л OD - -J VA -С-ЧО Л ч(Г--OJ VD J О -J i

о о о -

-о о о -

0-000 -

о о - о о о -

000-«000 -

-«ООСЭ--ООСЭ-

О-«OOCD- СЭОСЭ-

00--ООО- ОСЭО-000-000- О О О -

-«ооо- ооо-«ооо-

О-( О О - О О О ооо- сэоо-«о о- сзо

-ооо- ооо- ооо- о

о--ооо- ооо- ооо -

ОО-«ООО- ООО- ОО

ооо- ооо- ооо - -

-О О О - ООО- О О О-ООО--ООО- - ОСЭ- ОСЭО- ОО 000- ООСУ- -- О О О - О О О - О О О - -

О О - О О

ооо--01

ogЈsssi