SU732946A1 - Стохастический преобразователь - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано при моделировании случайных процессов, а также в стохастических вычислительных машинах при вводе, преобразовании и выводе информации. Известны стохастические преобразо ватели, преобразующие случайную посл довательность Бернулли в цифровой код, матиматическое ожидание которого пропорционально заданной функции от веро тности по блени  единичного символа во входном случайном потоке Известен стохастический преобразователь , содержащий реверсивный счетчик, схему сравнени  и генерато случайных чисел 1. Однако он не позвол ет реализовать заданные функциональные эависимости . Известен также преобразователь, содержащий набор логических схем и многоканальный генератор несовместных случайных коэффициентов 2J. Однако он не позвол ет реализог аать произвольную непрерывную функц ональную зависимость. Наиболее близким техническим реш нием к данному изобретению  вл етс  стохастический преобразователь, содержащий первый регистр сдвига, первый вход которого соединен с первым входом стохастического преобразовател , генератор тактовых импульсов, первую группу элементов И, первые входы которых подключены к разр дны Hfcw выходам регистра сдвига соответственно , второй вход первого элемента И первой группы соединен с первым выходом генератора тактовых импульсов , второй вход каждого последующего элемента Н первой группы соединен с выходом предыдущего элемента И этой же группы, реверсивный счетчик, выход которого подключен к первому выходу стохастического преобразовател , преобразователь код-веро тность, входы которого соединены с выходом реверсивного счетчика и с первым выходом генератора тактовых импульсов, а выход преобразовател  код-веро тность соединен со вторвм выходом стохастического преобразовател  3. Известный преобразователь, реализующий метод полиноминального представпени  воспроизводимой функции, имеет низкую точность, большую сложность и ограниченные функциональные возможности , что объ сн етс  применением

генератора несовместных случайных коэффициентов при реализации полинома и преобразовател  код-веро тность дл  обеспечени  след щего режима работы устройства. Известный преобразователь не позвол ет, в частности, реализовать произвольную дробно-рациональную функцию.

Цель изобретени  - увеличение точности стохастического преобразовател типа веро тность-код(. веро тность-веро тность , веро тностьчастота , реализующего функции, вход щие в класс непрерывных ограниченных функций, а также произвольные цробно-рациональные функции.

Поставленна  цель достигаетс  тем что преобразователь дополнительно содержит первую группу элементов ЗАПРЕТ , преобразователь код-частота, второй регистр сдвига, переключатель вторую группу элементов И, вторую группу элементов ЗАПРЕТ, .первый и второй блоки пам ти, первый, второй и третий сумматоры, первый и второй блоки контрол  переполнени , первый вход первого элемента ЗАПРЕТ первой группы соединен с первым выходом генератора тактовых импульсов, а первы вход каждого последующего элемента ЗАПРЕТ первой группы подключен к выходу соответствующего элемента И первой группы, второй вход каждого предыдущего элемента ЗАПРЕТ первой группы соединен с первым входом каждого последующего элемента ЗАПРЕТ этой же группы, входы преобразовател  кодчастота соединены с выходом реверсивного счетчика и с первым выходом генератора тактовых импульсов, первый вход второго регистра сдвига подключен к первому выходу переключател , вход которого соединен со вторым входом стохастического преобразовател , а второй выход переключател  соединен со вторым выходом стохастического преобразовател , вторые входы регистров сдвига объединены и подключены ко второму выходу генератора тактовых импульсов, первые входы элементов И второй группы соединены с разр дными выходами второго регистра сдвига соответственно, второй вход первого элемента И второй группы подключен к выходу преобразовател  кодчастота , а второй вход каждого последующего элемента И второй группы со единен с выходом предыдущего элемента И этой же группы, первые входы первого и второго элементов ЗАПРЕТ второй группы подключены соответственно к первому выходу генератора тактовых импульсов и к выходу преобразовател  код-частота, а первые входы остальных элементов ЗАПРЕТ этой же группы соединены с выходами соответствующих элементов И второй группы, второй вход каж.цого -предыдудего элемента ЗАПРЕТ второй группы

подключен к первому входу каждого последующего элемента ЗАПРЕТ этой же группы, адресные входы первого и второго блоков пам ти соединены соответственно с выходами первой и второй групп элементов ЗАПРЕТ и с Влходами последних элементов И первой и второй групп элементов И, разр дные входы первого и второго сумматоров подключены к разр дным выходам первого и второго блоков пам ти соответственно , входы первого и второго блоков контрол  переполнени  соединены с выходами первого и второго сумматоров и со вторым и третьим выходами генератора тактовых импульсов соответственно , первые и вторые выходы блоков контрол  переполнени  подключены к установочным входам первого и второго сумматоров соответственно, входы третьего сумматора соединены с третьими и четвертыми выходами блоков контрол  переполнени  соответственно , выходы третьего сумматора соединены со входами реверсивного счетчика , выход преобразовател  код-частота подключен .к третьему выходу стохастического преобразовател .

На фиг. 1 приведена блок-схема стохастического преобразовател ; на фиг. 2 - схема блока контрол  перепонени ;- на фиг. 3 - схема третьего суматора .

Стохастический преобразователь содержит первый регистр 1 сдвига, первую группу 2 элементов И, первую групу 3 элементов ЗАПРЕТ, первый блок 4 пам ти, первый сумматор 5, первый блок 6 контрол  переполнени , третий сумматор 7, реверсивный счетчик 8, преобразователь 9 код-веро тность, преобразователь 10 код-частота, второй регистр 11 сдвига, вторую группу 12 элементов И, вторую группу 13 элементов ЗАПРЕТ, второй блок 14 пам ти второй сумматор 15, второй блок 16 контрол  переполнени , генератор 17 тактовых импульсов, первый У8 и второй 19 входы, первый 20, второй 21 и третий 22 выходы и переключатель 2

Блок контрол  переполнени  содержит элементы И 24 и выходы 25 и 26 .

Третий сумматор содержит элементы и 27 и 28, элемент ИЛИ 29, элемент НЕ 30, элемент ИЛИ 31 и 32, триггеры 33 и 34, формирователи 35 и 36, элементы ИЛИ 37 и 38, входы 39, 40, 41 и 42, выходы 43 и 44.

Вход регистра 1 сдвига соединен с первым входом 18 преобразовател , а разр дные выходы регистра 1 подключены к первым входам блока 2 элементов И, причем второй вход элемента 2 и соединен с первым выходом генератора 17 тактовых импульсов, а второй вход каждого последующего элемента И группы 2 соединен с выходом предыдущего элемента И группы 2. Первый вход элемента 3 ЗАПРЕТ подключен к первому выходу генератора 17, а первый вход каждого последующего элемента ЗАПРЕТ группы 3 соединен с выходом соответствующего элемента И группы 2, а второй вход каждого предыдущего элемента группы 3 соединен с первым входом каждого последующего элемента ЗАПРЕТ группы 3. Адресные входы первого блока 4 пам ти соединены с выходами элементов ЗАПРЕТ 3 и с выходом элемента 2 И, а разр дные выходы блока 4 подключены ко входам первого сумматора 5, установочные входы которого подключены к выходам первого блока 6 контрол  переполнени . Выходы сумматора 5 соединены со входами блока 6, другие входы которого подключены к второму и третьему выходам генератора 17. Входы сумматора 7 соединены с выходами первого 6 и второго 16 блоков контрол  переполнени , а выходы сумматора 7 подключены ко входам реверсивного счетчика 8, выходы реверсивного счетчика 8 соединены с первым выходом 20 преобразовател  и со входами преобразовател  9 код-веро тность и преобразовател  10 код-частота, а другие входы преобразователей 9 и 10 подключены к пеовому выходу генератора 17 тактовых импульсов . Вход второго регистра сдвига 11 соединен с одним из контактов переключател  23, другие контакты которого подключены ко второму входу 19 преобразовател  и к выходу преобразовател  9 код-веро тность, а разр дные выходы регистра 11 подключены к первым входам второй группы 12 элементов И. Второй вход элемента 12; И соединен с выходом преобразовател  10 код-частота, а второй вход каждого последующего элемента И второй группы 12 соединен с выходом предыдущего элемента И. Первые входы элементов iЗ и 13,2. ЗАПРЕТ подключены к первому выходу генератора 17 тактовых импульсов и к выходу преобразовател  10 код-частота соответственно, а первый вход каждого последующего элемента ЗАПРЕТ второй группы 13 соединен с выходом соответствующего элемента И второй группы 12, а второй вход каждого предыдущего элемента ЗАПРЕТ второй группы 13 соединен с первым входом каждого последующего элемента ЗАПРЕТ второй группы 13. Адресные входы второго блока пам ти 14 соединены с выходами элементов ЗАПРЕТ второй группы и с выходом элемента 12( И, а разр дные выходы блока 14 подключены ко входам второго сумматора 15, установочные входы которого подключены к выходам второго блока 16 контрол  переполнени . Выходы сумМатора 15 соединены со входами блока 16, другие входы которого подключены К второму и третьему выходам генератора 17. Вторые входы регистров 1 и 11 сдвига соединены со вторым выходом

генератора 17 тактовых импульсов. Выходы преобразователей 9 и 10 подключены ко второму 21 и третьему 22 выходам соответственно.

Преобразователь работает следующим образом.

Пусть на первый вход 18 поступает случайна  импульсна  последовательность Бернулли, веро тность по влени  импульса в которой равна х (t).

Рассмотрим статистический режим ра0 боты преобразовател , в котором

X (t) X const.

Такт работы устройства задаетс  генератором 17 тактовых импульсов.

5 Частота повторени  импульсов на всех грех выходах, генератора 17 одинакова , но тактовые последовательности сдвинуты друг относительно друга на tpeTb периода повторени . Такт рабо0 ты устройства распадаетс  на три микротакта (по числу тактов серий) . В течение первого микротакта-происходит сдвиг информации на один разр д вправо в регистрах 1 и 11, а также установка знаковых разр дов сум5 маторов 5 и 15 в исходное состо ние. Во втором микротакте по управл ющим импульсам со второго выхода генератора 17 срабатывают блоки 2, 3, 12, 13, 9 и 10. Во втором микротакте так0 же происходит чтение информации блоков пам ти 4 и 14 и сложение считанных из пам ти чисел с числами, наход щимис  в сумматорах 5 и 15 и, наконец, в третьем микротакте импульсы с выхо5 дов блоков 6 и 16 поступают на вход сумматора 7, ас выходов сумматора 7 на выходы реверсивного счетчика 8. В последук цем такте названна  выше последовательность действий повтор етс . С помощью регистра сдвига 1 и груп0 пы 2 логических элементов И происходит возведение переменной х в i-ую степень. Здесь i - пор дковый номер элемента И группы. На второй вход регистра 1 сдвига поступают синхроим5 пульсы с первого выхода генератора 17 тактовых импульсов, которые задают такт сдвига регистра. На второй вход элемента 2 И поступают тактовые импульсы с первого выхода генератора

0 17, и, следовательно, импульсы на выходах элементов 2 могут по витьс  только в момент по влени  тактовых импульсов на первом выходе генератора 17. Импульсы с выходов элементов

5 2 и генератора 17, веро тность по влени  которых равна , поступают на первые входы элементов ЗАПРЕТ первой группы 3 элементов ЗАПРЕТ, на вторые (запрещающие) входы которых поступают случайные потоки, веро тность по ь

0 пени  импульсов в которых равна х . Поэтому на выходах группы элементов 3 ЗАПРЕТ формируютс  несовместны : импульсные потоки, веро тность по влени  импульсов в которых равна

5 ie(o,m-i), т - количество элементов И в группе 2. Форму ла х-,- х - вытекает из формулы дл  математического ожидани  последовательности на выходе логического элемента ЗАПРЕТ, если в последнюю подставить значени  веро тностей по  влени  импульсов на входах элемента ЗАПРЕТ и значение взаимнокоррел ционной функции входных случайных потоков . Выходы элементов ЗАПРЕТ группы 3 и выход элемента 2 И соединены с адресными входами блока 4 пам ти, в ко тором хран тс  константы Ь; , Так выход элемента 3; ЗАПРЕТ соединен с ад ресным входом  чейки, в которой хранитс  константа Ьд , выход элемента Зд - со входом  чейки пам ти, в которой хранитс  константа Ь , и т. д. Наконец, выход элемента 2пп И соедине с адресным входом  чейки пам ти, в чоторой хранитс  константа bm . При по влении импульса на выходе элемен та 3) (или 2 m И) происходит чтение числа ь-, из блока 4 пам ти (с функцио нальной точки зрени  блоки 1, 2, 3 выступают в роли своеобразного дешиф ратора адреса запоминающего устройст ва 4). Но веро тность по влени  импульса на выходе элемента З ЗАПРЕ равна X; X , а веро тность по влени  импульса на выходе элемента 2т И равна Хт х. Следовательно число Ь-, из блока 4 пам ти счит ватьс  с веро тностью х; х - , где i е (о, га-1) , а чтение числа Ь будет происходить с веро тностью х. Числа с выхода блока пам ти 4 поступают на вход сумматора 5, где они складываютс  с содержимым сумматора 5. Отсюда математическое ожидание кода, поступающего на вход сумматора 5, равно m Е(х) 1 Ь,.-У(. Пусть необходимо с помощью предлагаемого устройства реализовать фун цию Р{х), котора  аппроксимируетс  с заданной точностьюполиномом Рт(х) РО + Р X + +.,. + Рг х степени т. Здесь х - веро тность по влени  импульса на первом входе 18. , При Ь-|-|Р; , учитыва , что х-| х х ,-х х, получают Е(Х |Ь -Х; |Р;Л-Р СХ),. Таким образом, если Ь;- 5 Р; , то математическое ожидание числового ко да, поступающего на вход сумматора 5 равно значению реализуемого полинома Р,Т((х). Коэффициенты ь; можно дл  конкретного полинома Pfr,(x) сосчитать за ранее и записать в блок 4 пам ти в д полнительном коде. Сумматор 5, блок 6 контрол  переполнени , сумматор 7 и реверсивный счетчик 8 выполн ют функции усредн ю щего устройства (устройства дл  вычислени  оценки математического ожидани  входного сигнала). Но математическое ожидание входного сигнала Е(х) равно значению заданного полинома Р (х) , и, следовательно, на вьгходе усредн ющего устройства будет образован цифровой код, математическое ожидание хоторого равно полиному Р (х) , Таким образом , на выходе реверсивного счетчика 8, в котором наход тс  старшие разр ды выходного сигнала, образуетс  цифровой код, математическое ожидание которого равно заданной нелинейной зависимости РГ„ (х) от веро тности х по влени  импульса на входе 18, т. е. реализуетс  нелинейное преобразование типа веро тность-код. Усредн ющее устройство (блоки 5, 6, 7, 8) работает следующим образом. Сумматор 5 представл ет стандартный накапливающий сумматор, разр дность которого равна разр дности чисел to;. Числа Ь; представлены модифицированным дополнительным кодом, т. е. кодом, в котором дл  представлени  знака числа используютс  два разр да. При этом знак плюс обозначаетс  двум  нул ми (00) , а знак минус - двум  единицами (11). Модифицированный код используетс  дл  получени  признака переполнени . При алгебраическом сложении на переполнение разр дной сетки указывает несовпадение цифр в знаковых разр дах. Комбинации 01 в знаковых разр дах соответствует положительное число, а комбинации 10 - отрицательное число. При коэффициентах Ь по модулю меньших единицы переполнение разр дной сетки сумматора 5 возникает тогда, когда модуль суммы больше единицы или равен ей, но меньше двух. Усредн ющее устройство состоит из блоков 5, б, 7, и 8, причем в сумматоре 5 наход тс  младшие разр ды результата преобразовани , а в/блоках 7 и 8 - старшие разр ды. При переполнении разр дной сетки сумматора 5 (т. а , при возникновении переноса в старшие разр ды), формируетс  сигнал переполнени  (переноса), причем этот сигнал поступает на вход следук дегОр более старшего разр да усредн ющего устройства, т. е. на вход одноразр дного комбинационнонакапливающего , сумматора 7. Формирование сигнала переполнени  разр дной сетки сумматора 5 осуществл етс  блоком б. Блок 6 контрол  переполнени  состоит из шести логических элементов И. Входы блока 6 св заны с пр мым и инверсным выходами знаковых разр дов сумматора 5 (в сумматоре 5 два знаковых разр да), а также с вторым и третьим выходами генератора 17 тактовых импульсов. Так как на переполнение разр дной сетки указывает несовпадение цифр в знаковых разр дах то на первый вход элемента 24 И подаетс  инверсный выход старшего знак вого разр да, а.на второй вход - пр  мой выход .младшего знакового разр да т. е. комбинаци  цифр 01. Следовател но на выходе элемента 24. И сигнал по вл етс  только тогда, когда в сум маторе 5 возникает положительное переполнение (если сумма двух чисел больше или равна единице). На первый вход элемента 24 И подаетс  инверсный вьоход младшего знакового разр да а на второй вход - пр мой выход стар шего знакового разр да, т. е. комбинаци  цифр 10, поэтому на выходе эле мента 24j И сигнал по вл етс  только тогда, когда в сумматоре 5 возникает отрицательное переполнение. Выход элемента 24,, И соединен со входами элементов 24д И и 24 И, и поэтому на выходах элементов 24 И и 24g И импульс по вл етс  только тогда , когда в сумматоре 5 возникает положительное переполнение. Выход элемента 24j И соединен со входами элементов 24, И и 24д И и, следовательно , на выходах элементов 24 И и 24g И импульс по вл етс  только тогд когда в сумматоре 5 возникает отрицательное переполнение. Выходы элементов 24дИи24ь Ив дальнейшем подключаютс  ко входам сумматора 7 {на выходах.этих элементов импульс может по витьс  только в третьем микротакте, так как один из входов этих элементов соединен с тре тьим выходом генератора 17). Выходы элементов 24 И и И в дальнейшем подключаютс  к установоч ным входам знаковых разр дов сумматора 5 (импульс на выходах этих эле ментов может по витьс  в первом мик ротакте, т. е. один из входов этих элементов соединен с первым выходом генератора 17). Выход элемента 24з И соединен со входом установки в единичное состо  ние младшего знакового разр да (на выходе элемента 24з И импульс может по витьс  только при отрицательном переполнении разр дной сетки сумматора 5, т. е. в знаковых разр дах сумматора 5 находитс  код 10), и, следовательно, по сигналу с выхода элемента 24.j И произойдет установка знаковых разр дов в состо ние 11. Выход элемента 24 И соединен со входом установки в нулевое состо ни младшего знакового разр да, и, следовательно , по сигналу с выхода эле мента 24д И произойдет установка знаковых разр дов сумматора 5 в исходное состо ние 00. Таким образом осуществл етс  установка знаковых разр дов сумматора 5 в исходное состо ние, что необходимо дл  правильной работы всего ус редн ющего устройства. Итак, сумматор 5 осуществл ет сложение поступающих на .его вход чисел Ь; в дополнительном мо/5ифицированном коде (числа Ь; ) на вход сумматора 5 поступают с выхода запоминающего устройства 4), причем сигнал переноса в старший разр д, сформированный блоком б, поступает на входы одноразр дного комбинационно накапливающего сумматора 7, на другие входы которого поступает сигнал переноса из сумматора 15. Сумматор.15 выполн ет в предлагаемом устройстве те же функции, что и сумматор 5, а блок 16 эквивалентен блоку 6 . Сумматор 7 работает следующим образом . Первый 39 и второй 40 входы сумматора 7 соединены с первым 25 и вторым 26 выходами блока 6 формировани  сигнала переполнени , третий 41 и четвертый 42 входы сумматора 7 соединены с первым и вторым выходами второго блока 16 контрол  переполнени  (на первых вьаходах блоков б или 16 контрол  переполнени  импульс по вл етс  в третьем микротакте только в том случае, если в сумматорах 5 или 15 возникает отрицательное переполнение). На втором выходе блока 6 (или 16) импульс по вл етс  при положительном переполнении разр дной сетки суммаТора 5 (или 15). Поскольку в сумматоре 5 (или 15) не может одновременно быть положительного и отрицательного переполнений , то, следовательно, импульс может по витьс  не более чем на одном из выходов блока 6 (или 16). Другими словами, на первом и втором выходах блока 6 (или 16) импульсы одновременно по витьс  не могут. С учетом последнего и построена схема одноразр дного комбинационно накапливающего сумматора 7. У сумматора 7 в каждый момент времени импульсы могут по витьс  не более чем на двух входах (один импульс может поступить с выходов блока б, а второй - с выходов 16). Четверта  группа двухвходовых логических элементов И 27 и предназначена дл  вы влени  всех возможных комбинаций по влений двух импульсов на входах блока 7. Так, на выходе элемента 21f И сигнал по вл етс  только в том случае, если в сумматоре 5 возникает положительное переполнение (сигнал + 1), а в сумматоре 15 - отрицательное переполнение (сигнал - 1). Действительно, при положительном переполнении разр дной сетки сумматора 5 импульс по вл етс  на втором выходе 26 блока б, но выход 26 блока 6 соединен со вторым входом 40 блока 7, и, следова тельно, импульс с выхода блока 6 поступает на первый вход элемента . На второй вход элемента 27, И импульс поступает только в том случае,

если в сумматоре 15 возникает отрицательный перенос, так как второй вход элемента 27 И соединен с первым выходом блока 16.

На выходе элемента 27 И сигнал по вл етс  только в том случае, если в сумматоре 5 возникает отрицательное переполнение, а в сумматоре 15 положительное переполнение, т, е. на выходах элементов 27 И и 27 И имлульсы по вл ютс  только при разнопол рности переполнени  разр дных сеток сумматоров 5 и 15. Поскольку разнопол рные переносы из младаиих разр дов при сложении дают в результате ноль, то импульсы с выходов элементо 27 и 27 И, проход  через элемент 29 ИЛИ и элемент 30 НЕ, запрещают прохождение входных сигналов на выходы блока 7 через п тую группу логических элементов 28 И (запрет осущесвл етс  с помощью элемента 30 НЕ, на выходе которого будет нулевой потенциал при подаче на его вход единичного уровн ).

На выходе элемента 27 И сигнс1л по вл етс  только в том случае, если в сумматорах 5 и 15 возникают отрицательные переполнени . Отрицательные переносы из младших разр дов при сложении дают в результате минус два что равносильно формированию отрицательного переноса в старший разр д, поэтому выход элемента 27,, И через элемент 37 ИЛИ соединен с выходом отрицательного переноса сумматора 7.

На выходе элемента 24 И импульс по вл етс  только в том случае, если в сумматорах 5 и 15 возникают положительные переполнени , поэтому выход элемента 27 И через элемент 38 ИЛИ соединен с выходом положительног6 переноса сумматора 7, Импульсы с выходов элементов 27 И и 27 через элементы 29 ИЛИ и 30 НЕ запрещают прохождение входных сигналов на выходы блока 7 через элементы 28 И.

Таким образом, с помощью комбинационных схем происходит формирование сигналов переноса в старший разр д (старшим разр дом дл  блока 7  вл етс  младший разр д счетчика 8).

Сигнал переноса должен формироватьс  не только при одновременном приходе двух положительных или отрицательных сигналов на входы блока 7 но и при поступлении каждого второго одиночного положительного или отрицательного сигнала. С этой целью одиночные сигналы, проход  через п  тую группу логических элементов И 28 и соответствующий элемент ИЛИ (31 или 32), поступают на счетный вход триггеров,33 или 34. На счетный вход триггера 33 проход т отрицательные входные сигналы, а на счетный вход триггера 34 - положительные сигнгипы (переносы из суммирующих устройств

5 или 15), Элементы И 28 пропускают на счетный вход триггера только одиночные сигналы (если на входы блока 7 поступают одновременно два импульса , то на выходе одного из элементо И 27 по вл етс  импульс, который запрещает прохождение входных сигналов через элементы И 28). Таким образом, на вход триггеров могут пройти только одиночные сигналы, т. е. переносы только с одного из суммирующих устройств 5 или 15. Поскольку импульсы поступают на счетный вход триггеров 33 и 34, то на выход этих триггеров сможет пройти только каждый второй иг шульс, что и требуетс  дл  логики работы блока 7. Далее импульсы с выходов триггеров через импульсные формирователи 35 или 36 и через элементы ИЛИ 37 или 38 поступают на соответствующие выходы блока 7, На выход 43 поступают отрицательные переносы , а на второй выход 44 - положителные переносы в старший разр д. Эти переносы из сумматора 7 поступают на соответствующие входы реверсивного счетчика 8, где происходит их сложение .

Claims (3)

1.Гейне Б. Стохастические вычислительные машины. Электроника, 1967, № 14,

2,Добрис Г. В., Яковлев В. Б. О

синтезе стохастических преобразователей , включанвдих замкнутые нелинейные системы. Извести  АН СССР Техническа  кибернетика , 1976.

3. Яковлев В. В., Федоров Р. Ф.

Стохастические вычислительные машины. Л., Машиностроение, 1974, с. 155 (прототип).

40 39

41

f5