SU922765A1 - Устройство дл определени законов распределени веро тностей - Google Patents

Description

I

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в специализированных вычислительных машинах..

Известно устройство дл  вычислени  законов распределени  веро тностей , содержащее пересчетную схему , ключи, линии задержки, схемы совпадени , триггер, переключатель установки уровн  анализа til.

Недостаток данного устрой ства сложность коммутации перечисленных узлов.

Наиболее близким техническим решением к предложенному  вл етс  цифровой вычислитель законов распределени  веро тностей, содержащий буферное запоминающее устройство , сМетчик зон, дешифраторы,промежуточное устройство, сумматор, схему управлени  нахождением функции плотности распределени  веройтностёй и схему управлени  нахождением функ.ции распределени  веро тностей

управл «ющий tpHrrep, задающий генератор импульсов, переключатель, логические схемы 2.

Однако наличие s схеме цифрового вычислител  двух запоминающих устройств , схем управлени  нахождением вышеуказанных функций существенно увеличивает аппаратурными объем и усложн ет устройство.

Цель изобретени  - повышение быст

ГО родействи  и упрощение устройства.

Поставленна  цель достигаетс  тем что в устройство дл  опреде;лени  законов распределени  веро тностей, содержащее первый элемент И, блок .

is пам ти, состо щий из элементов И, буферного регистра и цепочки, последовательно соединенных счетчиков, выход последнего из которых соединен со сдвиговым входом буферного регистт ра и информационным входом первого счетчика цепочки, другие информационные входы счетчиков цепочки соединены с выходами ссютветствующих элементов И блока пам ти, приемный регистр , вход которого  вл етс  первым информационным входом устройсвта , а выход через дешифратор соединен с информационными входами эле ментов И блока пам ти, элемент ИЛИ, первый вход которого подключен к выходу счетчика зон и  вл етс  первым выходом устройства, а второй вход элемента ИЛИ соединен с управл ющими входами запоминающего регистра , с входом начальной установки счетчиков цепочки счетчиков блок пам ти, счетчика зон, счетчика чисе единичным входом управл ющего тригге и  вл етс  входом Пуск устройства нулевой вход управл ющего триггера соединен с управл ющим входом буфер ного регистра блока пам ти, с выходом сЧетчика чисел, информационный вход которого соединен с управл ющим входом второго элемента И, выхо которого соединен с управл ющими входами элементов И блока пам ти, нулевой выход управл ющего триггера соединен с первым входом третьего элемента И, второй вход которого подключен к генератору тактовых импульсов , а выход третьего элемента И подключен к сдвиговому входу счет чиков цепочки счетчиков блока пам т и к информационному входу счетчика 3oHj при этом информационный вход запоминающего регистра  вл етс  вто рым информационным входом устройств введены веро тностный двоичный элемент и накапливающий сумматор, выход которого  вл етс  вторым выхо- дом устройства, первый вход соединен с выходом буферного регистра блока пам ти и  вл етс  третьим выходом устройства, выход запоминающе регистра соединен с первым входом веро тностного двоичного элемента, второй вход подключен к выходу первого элемента И, первый вход которого соединен с единичным выходом устройства, выход веро тностно двоичного элемента соединен с информационным входом второго элемента It. На фигЛ приведена функциональна  схема устройства; на фиг.2 - сх ма блока пам ти. Схема содержит управл ющий триггер 1, элемент 2И, счетчик 3 чисел, веро тностный двоичный элемент k, запоминающий регистр 5, элемент 6 И, блок 7 пам ти, приемный регист 8, дешифратор 9, элемент 10 И, гене ратор 11 тактовых импульсов, счетчик 12 зон, элемент 13 ИЛИ, накапливающий сумматор И, элемент 15И, цепочка 16 счетчиков, буферный регистр 17. Устройство работает следующим образом . Подачей сигнала Пуск в исходное О состо ние устанавливаетс  управл ющий триггер 1, счетчик 3 чисел, счетчик 12 зон, счетчики 16 блока 7 пам ти, накапливающий сумматор 1, а на запоминающий регистр 5 заноситс  число 1/Х , где X - заданное количество чисел входного р да. Эта величинаг записанна  в двоичном коде и сдвинута  на К разр дов до первой значащей цифры 3 старшем разр де,  вл етс  веро тностью накоплени  чисел входного р да в блоке 7 пам ти, при этом управл ющий триггер дает потенциал разрешени  на элемент И2. На и -разр дный приемный регистр 8 заноситс  число входного р да, сопровождающеес  импульсом записи, который через открытый элемент И2 поступает на управл ющий вход веро тностного двоичного элемента, одновременно с этим на счетчике 3 чисел фиксируетс  поступление первого числа входного р да. Датчик равномерно распределенных случайных чисел, вход щий в веро тностный двоичный элемент ,выдает код, который на цифровой схеме сравнени  сравниваетс  с числом , записанном на запоминающем регистре 5- Если выработанный код -l/X , то с выхода веро тностного двоичного элемента сигнал через открытый элемент Иб поступает в блок 7 пам ти на входы элементов И15, и число входного р да через дешифратор 9 заноситс  на соответствующий счетчик 16 блока пам ти . Если же выработанный код |/х , то устройство будет ожидать поступлени  следующего числа входного р да. Как только последнее число заданного входного р да занесетс  в блок пам ти, счетчик чисел выработает импульс, который на буферном регистре 17 блока пам ти зафиксирует зап тую на К разр дов вправо от старшего разр да, т.е. практически осуществл   деление на 2 и перебрасывает управл ющий триггер, в 1 состо ние. Импульсы с генератора 11 тактовых импульсов через открытый элемент И 10 поступают на сдвиговые входы счетчиков 16 и вс  информаци  из блока

пам ти параллельно через буферный регистр выдаетс  дл  отображени  функции плотности распределени  веро тностей f(x) и через накапливающий сумматор 14 дл  отображени  функции распределени  веро тностей F(х). Одновременно с этим тактовые импульсы поступают на сметчик 12 зон, который фиксирует число сдвигов в блоке пам ти и при достижении их числа тп обнул ет через элемент ИЛИ 13 накапливающий сумматор, выдает на регистратор импульс внешней синхронизации , при этом счетчик зон обнул етс  При поступлении нового сигнала Пуск процесс вычислени  веро тностных характеристик повтор етс ;

Технико-экономический эффект изобретени  заключатес  в том, что за счет исключени  времени, необходимог на проведение операций делени ,увеличиваетс  быстродействие а за счет использовани  одного блока пам ти уменьшаетс  аппаратурный объем,.

Claims (2)

1.Авторское свидетельство СССР If 18511, кл. G 06 F 15/36, 196.

2.Авторское свидетельство СССР № 369575, кл. G 06 F 15/36, 1971 прототип).

X

U.

Й1

Vp

ffoxg

«SI

Cr

l«

4 i i i

ICUntetft

ПЕ5§

ЯмГ

Att/