SU1653153A1 - Делитель частоты с переменным коэффициентом делени - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в измерительной аппаратуре, в цифровых системах автоподстройки частоты, в синтезаторах частоты,, Цель изобретени  - повышение надежности при одновременном расширении диапазона значений коэффициентов делени  k N + 4 - ш и сохранении высокого быстродействи  устройства - достигаетс  путем введени  в устройство элементов 8 и 9 совпадени , счетчика 10 импульсов, выполненного в виде счетчика младщих разр дов, и образовани  новых функциональных св зей. Кроме того, устройство содержит элемент 4 совпадени , счетчик 3 импульсов, выполненный в виде счетчика старших разр дов, триггеры 6 и 7, шины 2 и 5 кодовую и входную соответственно. 2 ил.

Description

с ел

со

ел

со

Изобретение относитс  к импульсной технике и может быть использовано в измерительной аппаратуре, в цифровых системах автоподстройки частоты, в синтезаторах частоты.

Цель изобретени  - повышение надежности при одновременном расширении диапазона значений коэффициентов делени  и сохранении высокого быстродействи  устройства.

На фиг о 1 приведена структурна  электрическа  схема устройства; на фиг.2 - временные диаграммы, по сн ющие его работуо

Делитель частоты с переменным коэффициентом делени  содержит N-раз- р дный пересчетный блок 1, где N- число разр дов шины 2 управлени , состо щий из первого счетчика 3 импульсов , инверсные выходы Njt,- N разр дов которого соединены с соответствующими входами первого элемента 4 совпадени , вход щего в пересчетный блок 1, где п - номер старшего разр да, счетный вход пере- счетного блока 1 соединен с входной шиной 5 и с С-входами первого и второго lK-трнггеров b и 7, a N,- М„ разр дов шины 1 управлени  соединены с соответствующими информационными входами пересчетного блока 1, выход переноса которого соединен с R-входом первого 1К-триггера 6, инверсный вы- ход которого соединен с первым входом разрешени  переноса пересчетного блока 1s а пр мой - с первым входом разрешени  записи пересчетного блока 1, причем пересчетный блок 1 снабжен вторым входом разрешени  записи и вторым входом разрешени  переноса и в него введены второй элемент совпаде- ни  (дешифратор) 2И-НЕ 8 и третий элемент совпадени  9 (дешифратор),; причем выход переноЈа пересчетного блока 1 соединен с S-входом второго 1К-триггера 7, пр мой выход которого соединен с его же I-входом и 1-вхо- дом первого JK-трнггера 6, К-вход второго IK-триггера 7 соединен с пр мым выходом первого 1К-триггера 7, К-вход которого соединен с инверсным выходом второго 1К-триггера 7 и вторыми входами разрешени  записи и разрешени  переноса пересчетного блока 1, причем в пересчетный блок 1 введен второй счетчик 10 импульсов, выполненный в виде счетчика младших разр дов , счетный вход которого соединен со счетным входом пересчетного блока 1, N - N информационных входов - с соответствующими разр дами

шины 2 управлени , а инверсный выход 1-го разр да - со счетным входом первого счетчика 3 импульсов, вход разрешени  записи - с вторым входом разрешени  записи пересчетного блока 1,

инверсный выход первого элемента 4 совпадени  соединен с первым входом второго элемента 8 совпадени , второй вход которого соединен с вторым входом разрешени  переноса пересчетного

5 блока 1, а инверсный выход - с первым входом третьего элемента 9 совпадени  второй вход которого соединен с первым входом разрешени  переноса пересчетного блока 1, третий 0 с пр мым выходом k-ro разр да второго счетчика 10 импульсов, инверсные выходы остальных i-1 разр дов которого соединены с соответствующими с четвертого noCi+2)-u входами третьего

5 элемента 9 совпадени , инверсный выход которого  вл етс  выходом переноса пересчетного блока 1.

Синхронный счетчик 10 выполнен по схеме с параллельным переносом и

0 асинхронной загрузкой информации,

что обеспечивает минимальные задержки распространени  сигналов: от тактового входа счетчика до выходов разр дов в цеп х организации переносов: от входа асинхронной установки до установочных входов триггеров.

Подобна  реализаци  счетчика 10 позвол ет работать на максимальной входной частоте и при этом использовать пр мые и инверсные выходы любых разр дов счетчика как равноценные

Установка ДПКД в исходное состо ние происходит за четыре периода , входных тактовых импульсов, при этом удаетс  распределить операции по тактам таким образом, что задержка распространени  сигнала при выполнении операций одного такта, определ юща  минимальный период входных тактовых импульсов Тд,и(„, не превышает суммы задержек переключени  триггера и простого логического элемента, т.е.

тминг.- tcr + fc3 2tcr где t - задержка переключени  триг0

0

5

ст

гера счетчика;

t, - усредненна  задержка

простого логического элемента .

Таким образом, максимальна  входна  частота предложенного делител  . макс л примерно равна максимальной частоте дл  делителей с фиксированным коэффициентом делени 

/ Fex, максЈ 2tcr как дл  делителей с фиксированным коэффициентом делени .

Максимальна  входна  частота By. ллаис определ етс  быстродействием счетчика, которое, в свою очередь , определ етс  быстродействием счетного триггера первого разр да счетчика, т.е.

1

ex. макс

где t

, + t cr

or

fi задержка переключени  триггера счетчика; длительность сигнала записи

ч

информации в триггер; Р. - предельна  рабоча  частота

переключени  триггера, Учитыва , что Ј i t T, получим, что Fw макс дл  делителей с фикси- рованным коэффициентом делени  опредл етс  выражением

F1- 6JT . 2t ст

Дл  получени  коэффициента делени равного заданному с шины управлени , установку ДПКД необходимо начинать за четыре периода тактовых импульсов до окончани  цикла делени , поэтому с входами третьего элемента 9 совпадени  соединены пр мой выход третьего разр да и инверсные выходы остальных разр дов счетчика 10„

В предложенном устройстве диапазо коэффициентов делени  определ етс  выражением 4 Ј Kg Ј- 2 + 4, где минимальный коэффициент делени  определ етс  управл ющей схемой (триггеры 6, 7, а аддитивна  составл юща  коэффициента делени  может быть изменена выбором соответствующей комбинации подключени  пр мых и инверсных выходов синхронного счетчика 10 к дешифратору 9). В частном случае, эта составл юща  может быть сделана равн нулю, т„е, заданный с шины 2 управлени  и реальный коэффициенты делени  будут равны. Коэффициент делени  предложенного устройства определ етс  выражением:

+ 4-m,

где m - величина, значение которой определ етс  комбинацией подключени 

5

0

5

пр мых и инверсных выходов разр дов синхронного счетчика 10 к элементу 9 совпадени  дешифратора и выбираетс  пользователем дл  получени  требуемого соотношени  между Кд и N.

Значение m определ етс  выражением

4- m 2 ;

1

где 1 - количество разр дов синхронного счетчика 10; 1, если пр мой выход К-го разр да счетчика 10 подключен к элементу 9 совпадени  дешифратора; О, если подключен инверсный

ВЫХОД о

Дл  обеспечени  работоспособности устройства на максимальной входной частоте величина m должна удовлетвор ть неравенству

m L 2 - 1,

где i - количество разр дов синхронного счетчика 10.

Например соотношение К а N получаетс  при m 4 „ Дл  получени  тре-- буемого га коэффициенты а должны быть равны:

если К

30

5

0

5

0

5

Тогда m a( 1 2 4

Физически это реализуетс  подключением к элементу 9 совпадени  пр мого выхода третьего разр да счетчика 1 и инверсных выходов всех остальных разр дов о

Устройство работает следующим образомо

В исходном состо нии в счетчиках 3 и 10 записан код коэффициента делени  N, соответствующий состо нию шины 2 управлени , 1К-триггеры 6 и 7 обнулены, на выходе элемента 9 совпадени  уровень 1.

С шины 5 поступают тактовые импульсы и уменьшают содержимое счетчиков о Когда содержимое счетчика 3 санет равно нулю, на всех его инверсных выходах по витс  уровень I, Сигналы инверсных выходов объедин ютс  в элементе 4 совпадени , на выходе которого по вл етс  уровень О. Сигнал с выхода элемента 4 инвертируетс  элементом 2И-НЕ 8 и поступает на один из входов элемента 9 совпадени  и подготавливает его к срабатыванию . После этого измен етс  только состо ние синхронного счетчика 10.

После прихода (N - 4)-го импульса, где N - требуемый коэффициент делени  н  всех выходах счетчика 10, подключенных к входам элемента 9 устано- в тс  уровни 1. На инверсном выходе элемента 9 по витс  уровень О, После прихода (N - 3)-го импульса состо ние счетчика измен етс  и на выходе элемента 9 снова устанавлива- етс  уровень 1. Таким образом, на выходе элемента 9 фррмируетс  отрицательный импульс с длительностью, равной периоду тактовых импульсов. Этот импульс устанавливает в триггер 7 и удерживает сброшенным триггер 6„ Задержка фронтов этого импульса относительно такторых перепадов входных импульсов меньше Тмицй

Уровень 0 с инверсного выхода

триггера 7 поступает на инверсный вход асинхронной установки счетчика

3,производ  его установку, и на вход элемента 2И-НЕ 8, поддержива 

на его выходе уровень 1 независи- мо от состо ни  на выходе элемента

4,что предотвращает укорочение им- пульса ка выходе элемента 9 при низкой частоте тактовых импульсов на шине 5„ (N - 2)-ft импучьс устанавли- вает триггер b и не измен ет состо ни  триггера 7.

Уровень О с инверсного выхода триггера 6 запрещает работу элемента 9 совпадени  до окончани  процесса установки ДПКД в исходное состо ние, что предотвращает образование паразитных импульсов на выходе элемента 9 при работе на максимальной частоте и определенных коэффициентах делени . А уровень 1 с пр мого входа триггера 6 поступает на вход асинхронной установки счетчика 10, производ  его установку, и на К-вход триггера 7, разреша  его сброс (N - 1)-м такто- вым импульсом,(N - 1)-й импульс сбрасывает триггер 7 и не измен ет состо ни  триггера 6, N-н импульс сбрасывает триггер 6, установка ДПКД закончена. ДПКД готов к новому циклу делени „

Заметим, что выполнение дешифратора многоступенчатым не ухудшает быстродействи  устройствас

При рассмотрении вли ни  элементов первой ступени дешифратора (элемент совпадении 4 и элемент 2И-НЕ 8) на быстродействие устройства анализируют процесс установки и выдел ют моменты,

г Q 5

0

5

0

Q

5

0

определ ющие быстродействие устройства .

Все операции по установке ДПКД можно разделить на три этапа: переход от делени  к установке; установка счетчиков; переход от установки к делению.

Дл  примера рассмотрим вариант, когда к элементу 9 совпадени  дешифратора подключены инверсные выходы всех разр дов счетчика 10.

Анализ перехода устройства от процесса делени  к установке в исходное состо ние.

Счетчики 10 и 3 включены последовательно и работают в режиме вычитани  „ Содержимое синхронного счетчика 10 уменьшаетс  на единицу после каждого отрицательного перепада на тактовом входе 5 устройства, а содержимое счетчика 3 уменьшаетс  на единицу после отрицательного перепада напр жени  на инверсном выходе триггера последнего разр да счетчика 10. Этот перепад формируетс  при переходе синхронного счетчика 10,из нулевого сос- т ни  в состо ние 2 - 1, где i - разр дность счетчика 10. Приходит отрицательный тактовый перепад на вход 5 устройства, счетчик 10 устанавливаетс  в состо ние 2 - 1, а счетчик 3 обнул етс  о Когда начинает работать перва  ступень дешифратора, но до начала установки ДПКД в исходное состо ние , (когда счетчик 10 обнулитс ) еще 2 - 1 периодов тактовой частоты, задержка дешифрации t. состо ни  счетчика 3 относительно тактового перепада определ етс  выражением

t| t (1) -i- t (2) + ) + + 4(4),3

где tCT(1) - задержка переключени  последнего триггера счетчика 10; tCT(2) - задержка переключени 

триггера счетчика 3; t (3) и t,(4) - задержки распрост- ранени  элемента 4

совпадени  и элемента 2И-НЕ 8 соответственно. (t} t tCT).

Таким образом, t д i и при разр дности синхронного счетчика H)i 1 сигнал от первой ступени дешифратора к моменту, когда счетчик 10 обнулитс , будет уже на входе элемента 9 совпадени  м никаким образом не ограничит быстродействие

при переходе ДПКД от режима делени  к режиму установки. Далее счетчик 1U обнул етс  и начинаетс  собственно цикл установки ДПКД. Элемент 9 совпадени  регистрирует наличие на всех своих входах уровней 1 и на его выходе устанавливаетс  уровень О (активный)„ Этот сигнал поступает на S-вход триггера 7 и устанавливает его и на R-вход триггера 6, удержива  его сброшенным.

Сигнал низкого уровн  с инверсного выхода триггера 7 поступает на вход асинхронной установки счетчика на элемент 2И-НЕ 8. Начинаетс  процесс установки счетчика 3. Первый тактовый перепад цикла установки ДПКД переключает счетчик 10 из нулевого состо ни  в состо ние 2 - 1 и не измен ет состо ни  триггеров.

На выходе элемента совпадени  устанавливаетс  уровень 1 т.е. сигна на S-входе триггера 7 и R-входе триггера 6 становитс  пассивным и эти триггеры теперь могут переключатьс  тактовыми импульсами, приход щими на их С-входЫо

Быстродействие ДПКД на этапе перехода от делени  к установке определ етс  задержками переключени  триггера счетчика 10 и«элемента 9 совпадени . Так как tcr(1) + t . : TBX 2tCT то сигнал на выходе элемента 9 совпадени  станет пассивным до прихода второго тактового перепада цикла установки, что и обеспечивает нормалную работу Д11КД на максимальной тактовой частоте о Второй тактовый перепад цикла установки не измен ет состо ни  триггера 7 и устанавливает триггер 6о Сигнал с выхода триггера 6 поступает на вход асинхронной установки счетчика 10, а сигнал О с инверсного выхода.блокирует элемент 8 совпадени . Начинаетс  установка счетчика 10. Переход от делени  к установке закончен.

Таким образом, установка счетчика 3 начинаетс  раньше, чем счетчика 10. Определим задержку tuj, установки счетчика 3 в исходное состо ние относительно начала цикла установки

Ч + М9 + сст(7) + + 2tm+tCT(3) 3(tcr + t), где tCT(1) - задержка переключени  триггера счетчика 10;

t-(9) - задержка переключени 

элемента 9 совпадени ; t (7) - задержка переключении триггера 7;

2t,(3) - задержка распространени  сигнала установки в счетчике 3 (от входа асинхронной установки до ус- тановочных S- и R-входов

триггеров счетчика; если разр дность счетчика 3 невелика , то эта задержка может быть уменьшена в 2 раза; tcr(3) - задержка переключени 

триггера счетчика 3, т.е„ Т и-, L 3T о и к моменту прихода третьего тактового перепада цикла установки ДПКД на входах элемента 7 0 совпадени  уже находитс  исходна 

комбинаци  сигналов высокого и низкого уровней с выходов счетчика 3, т.е. установка счетчика 3 закончена. Определим задержку установки 5 счетчика 10 tu относительно начала цикла установки

tu, 2Т ex+ tCT(6) + t,(1) +

ч- te; (о зтвх + tr

где t CT(6) - задержка переключени  0триггера 6;

t(O задержка распростране- ни  сигнала установки

в счетчике 10; t (1) - задержка переключени 

триггеров счетчика 10; - задержка начала установки счетчика 10 относительно начала цикла установки,

0 Т„е. на входах элемента 9 совпадени  исходна  информаци  от счетчика 10 установитс  после прихода третьего тактового перепада цикла установки .

5 Приходит третий тактовый перепад. Он не измен ет состо ние триггера 6 и обнул ет триггер 7. Пока переключаетс  триггер 7, срабатывает элемент 4 совпадени . Поэтому на входах С элемента 2И-НЕ по вл етс  уровень 1 с выхода элемента 4 совпадени , а затем - уровень 1 с инверсного выхода триггера 7. Через ty(8) на выходе элемента 2И-НЕ 8 по вл етс  5 сигнал несовпадени  первой ступени дешифратора низкого уровн . Таким образом, до прихода четвертого последнего тактового перепада цикла установки все процессы, св занные с

5

2Т

ВХ

установкой счетчика 3 и работой первой ступени дешифратора, закончены. Следовательно, вли ние первой ступени дешифратора на быстродействие ДПКД при переходе от установки к делению также отсутствует

Приходит четвертый тактовый перепад , обнул ет триггер 6 и оставл ет обнуленным, триггер 7, т„е, ДПКД установлен D исходное состо ние. Следующий тактовый перепад  вл етс  первым тактовым перепадом нового цикла делени .

Таким образом, выполнение дешифратора многоступенчатым (на основе эле- ментов 4, 8 и 9 совпадени ) не ухудшает быстродействи  предложенного устройства и позвол ет устройству рабо- тать с входной частотой

1

8, макс 2t

ст

Claims (1)

1. Формула и з о б р е т е н и  

   Делитель частоты с переменным коэффициентом делени , содержащий N разр дный пересчетный блок, N - чис- ло разр дов управлени , соединенных с соответствующими информационными входами пересчетного блока, который состоит из первого счетчика импульсов , инверсные выходы Njr, - N раз р дов которого соединены с соответствующими входами первого элемента совпадени  вход щего в лересчетный блок, где п - номер старшего разр да , вход щего в пересчетный блок, счетный вход пересчетного блока соединен с входной шиной и с С-входами первого н второго IK-триггеров, а N it N tl РаэР Аов пересчетного блока соединены с соответствующими информационными входами первого счетчика импульсов, выход переноса которого соединен с R-входом первого IK-триггера, инверсный выход которого соединен с первым входом разреше- ни  переноса пересчетного блока, а пр мой - с первым входом записи пересчетного блока, отличающийс  тем, что, с целью повышени  надежности при одновременном расширении диапазона значений коэффициентов делени  и сохранении высокого быстродействи , пересчет-

   о

   5

   0

   0 Q -п

   5

   ный блок снабжен вторым входом разрешени  записи и вторым входом разрешени  переноса и в него введены второй и третий элементы совпадени , причем .выход переноса пересчетного блока соединен с S- -входом второго IK-триггера, пр мой выход которого соединен с его же I-пходом и 1-вхо дом первого iK-триггера, К-вход второго IK-триггера соединен с пр мым выходом первого IK-триггера, К-вход которого соединен с инверсным выходом второго IK-триггера и вторыми входами разрешени  записи и разрешени  переноса пересчетного блока, причем в пересчетный блок введен второй счетчик импульсов, выполненный в виде синхронного счетчика младших разр дов с параллельным переносом и с числом разр дов i, счетный вход которого соединен со счетным входом пересчетного блока, Nr - Nt информационных входов - с соответствующими разр дами пересчетного блока, а инверсный выход 1-го разр да - со счетным входом первого счетчика импульсов, вход разрешени  записи - с вторым входом разрешени  записи пересчетного блока, инверсный выход первого элемента совпадени  соединен с первым входом второго элемента совпадени , второй вход которого соединен с вторым входом разрешени  переноса пересчетного блока , а инверсный выход - с первым входом третьего элемента совпадени , второй вход которого соединен с пер-, вым входом разрешени  переноса пересчетного блока, третий - с пр мым выходом k-ro разр да второго счетчика импульсов, инверсные выходы остальных i - 1 разр дов которого соединены с соответствующими с четвертого по (1 + 2)-й входами третьего элемента совпадени , инверсный выход которого  вл етс  выходом переноса пересчетного блока, причем фнцие т делени  делител  с переменным коэффициентом делени  равен К N + 4 - т, где in Г а „

   i - количество разр дов второго счетчика импульсов, причем а 1, если пр мой выход k-ro разр да второго счетчика импульсов подключен к третьему входу третьего элемента совпадени , или 0, если подключен инверсный выход.