SU913373A1 - Умножитель частоты следования периодических импульсов1 - Google Patents

Description

Изобретение относится к автоматике и вычислительной технике и может, быть использовано при обработке информации, представленной в виде периодических частотно-импульсных последовательностей. ⁵

Известен умножитель частоты, содержащий генератор тактовых импульсов, счетчики, делители частоты, регистр памяти, блок сравнения кодов, триггер и элементы И и ИЛИ СИ.

Недостатком данного умножителя является невысокая фазовая стабильность и неравномерность следования выходных импульсов. '

Наиболее близким к изобретению по технической сущности и достигаемому эффекту является умножитель частоты следования периодических импульсов, содержащий генератор такто- _Μ вых импульсов, подключенный выходом к счетному входу делителя частоты, соединенного выходами разрядов с информационными входами первого регист2

ра памяти, подключенного выходами к (п-1)-м входам младших разрядов первой группы входов первого сумматора (где л - разрядность сумматора), соединенного (п-1)-ми входами младших разрядов второй группы входов с выходами второго регистра памяти, управляющий вход которого подключен к первому входу обнуления первого счетчика, соединенного выходами разрядов с первой группой входов блока сравнения кодов, а выход старшего разряда делителя частоты подключен к счетному входу второго счетчика, соединенного выходами разрядов с информационными входами третьего регистра памяти, причем входы обнуления второго"счетчика, триггера управления, делителя частоты и второго регистра памяти, второй вход обнуления первого счетчика, управляющие входы первого и третьего регистров памяти и первый вход элемента ИЛИ подключены к шине ввода умножаемой

4

3 91337

частоты, а выход элемента ИЛИ является выходом умножителя частоты, причем второй вход элемента ИЛИ соединен с выходом первого элемента И, подключенного первым входом к выходу’ 5 блока сравнения кодов, установочному входу блока синхронизации и к управляющему входу третьего регистра памяти, а вторым входом - к выходу триггера управления, соединенного уста- Ю новочным входом с выходом второго 'делителя частоты, подключенного входом обнуления к шине ввода умножаемой частоты, а счетным входом - к выходу блока сравнения кодов, сое- 15 диненного второй группой входов с выходами третьего регистра памяти, причем счетный вход первого счетчика подключен к выходу второго элемента И, соединенного первым входом с выхо- 20 дом блока синхронизации, а вторым входом - с выходом генератора тактовых импульсов и с управляющим входом блока синхронизации, подключенного информационным входом к выходу 25 переполнения первого сумматора, соединенного выходами разрядов с информационными входами второго регистра С21.

Недостатком известного устройства является пониженная фазовая стабильность и равномерность следования выходных импульсов.

Цель изобретения - повышение фазовой стабильности и равномерности следования выходных импульсов.

С этой целью в умножитель частоты следования периодических импульсов, содержащий генератор тактовых импульсов, подключенный выходом к счетному входу делителя частоты, соединенного выходами разрядов с_о информационными входами первого регистра памяти, подключенного выходами к (п-1)-м входам младших разрядов первой группы входов первого сумматора (где л - разрядность сумматора) соединенного (п-Г)-ми входами младших разрядов второй группы входов с выходами второго регистра памяти, управляющий вход которого подключен к первому входу обнуления первого счетчика, соединенного выходами разрядов с первой группой входов блока сравнения кодов, а выход старшего разряда делителя частоты подключен к счетному входу второго счетчика·, соединенного выходами разрядов с информационными входами третьего регистра памяти, причем входы обнуления второго счетчика, триггера управления, делителя частоты и второго регистра памяти, второй вход обнуления первого счетчика, управляющие входы первого и третьего регистров памяти и первый вход элемента ИЛИ подключены к шине ввода умножаемой частоты, а выход элемента ИЛИ является выходом умножителя частоты, дополнительно введены второй и третий сумматоры, дешифратор, блок задержки и коммутатор фазы, соединенный сигнальным входом с выходом генератора тактовых импульсов, управляющим входом - с выходом триггера управления, а выходом со счетным входом первого счетчика и с синхронизирующим входом блока задержки, подключенного информационным входом к выходу блока сравнения кодов, соединенного второй группой входов с выходами второго сумматора, подключенного первой группой входов к выходам третьего регистра памяти, второй группой входов - к шине логического нуля, а входом переноса младшего разряда - к выходу пто старшего разряда третьего сумматора, соединенного выходами остальных (п-1)-х разрядов с информационными входами второго регистра памяти, выходом (п-1)-го разряда - с управляющим входом блока задержки и с информационным вхоДрм дешифратора, первой группой входов - с выходами дешифратора, а второй группой входов - с выходами первого сумматора, подключенного входами пто старшего разряда к шине логического нуля, причем блок задержки соединен первым выходом со вторым входом элемента ИЛИ и с управляющим входом второго регистра памяти, вторым выходом - с управляющим входом дешифратора, а третьим выходом - со счетным входом триггера управления.

На чертеже изображена блок-схема умножителя частоты следования периодических импульсов.

Умножитель частоты содержит генератор 1 тактовых импульсов, подключен ный выходом к сигнальному входу коммутатора 2 фазы и к счетному входу делителя 3 частоты. Делитель 3 соединен выходами разрядов с информационными входами первого регистра 4 па -, мяти, подключенного выходами к

6

5 91;

(п-1)-м входам младших разрядов первой группы входов первого сумматора

5 (где η - разрядность сумматора). Сумматор 5 соединен (л-1)-ми входами младших разрядов второй группы входов с выходами второго регистра

6 памяти. Управляющий вход регистра 6 подключен к первому входу обнуления первого счетчика 7» соединенного выходами разрядов с первой группой¹¹ входов блока 8 сравнения кодов. Выход старшего разряда делителя 3 подключен к счетному входу второго счетчика 9, соединенного выходами разрядов с информационными входами ¹ третьего регистра 10 памяти. Входы обнуления счетчика 9, триггера 11 управления, делителя 3 и регистра

6, первый вход элемента ИЛИ 12, второй вход обнуления счетчика 7 и уп- 2! равняющие входы регистров 4 и 10 подключены к шине 13 ввода умножаемой частоты. Коммутатор 2 фазы соединен управляющим входом с выходом триггера 11, а выходом - со счетным входом 2! счетчика 7 и с синхронизирующим входом блока 14 задержки. Блок 14 подключен информационным входом к выходу блока 8 сравнения кодов, соединенного второй группой входов с вы- зс ходами второго сумматора 15· Сумматор 15 подключен первой группой входов к выходам регистра 10, второй группой входов - к шине логического нуля, а входом переноса младшего раз-₃₅ ряда - к выходу п~го старшего разряда третьего сумматора 16. Сумматор 16 соединен выходами остальных (п-1)-х разрядов с информационными входами регистра 6, выходом (п-1)-го раз-. до ряда - с управляющим входом блока 14 задержки и с информационным входом дешифратора 17, первой группой входов - с выходами дешифратора 17, а второй группой входов - с выходами _<5 сумматора 5· Сумматор 5 подключен входами п-го старшего разряда к шине логического нуля. Блок 14 задержки соединен первым выходом со вторым входом элемента ИЛИ 12 и с управляющим входом регистра 6, вторым выходом - с управляющим входом дешифратора .17, а третьим выходом - со счетным входом триггера 11. Выход элемента ИЛИ 12 является выходом умножителя частоты. Блок 14 задержки пред-⁵ ставляет собой синхронизируемую импульсами коммутатора 2 схему привязки и может быть реализован, например на сдвиговом регистре, трех элементах И-ИПИ и элементе НЕ. Выходы элементов И-ИЛИ являются выходами блока 14. Задержка на время Т_о/2 (где - период генератора 1) достигается за счет того, что регистр сдвига тактируется импульсной последовательностью с выхода коммутатора 2 фазы, а элементы И-ИЛИ - двумя импульсными последовательностями, сдвинутыми на 180^аС за счет включения элеэлемента НЕ, входы элементов И-ИЛИ подключены к соответствующим выходам регистра сдвига и через управляющий

⁵ вход блока 14 - к выходу сумматора 16.

Умножитель частоты работает следующим образом.

От генератора 1 тактовых импульсов импульсы частотой ί поступают через коммутатор 2 на вход счетчика 7 и через делитель 3 " на вход счетчика

9. Спустя промежуток времени, равный периоду умножаемой последовательности

, на вход делителя 3 поступает определенное число импульсов

N = Т&х ί

При этом в счетчике 9 запишется результат, численно равный целой части числа , где К - коэффициент деления делителя 3, численно равный коэффициенту умножения умножителя - N _г Тех ··? 1

3 делителе 3 запишется число дМ'^К. С точностью до отношение 4^ равно дробной части числа ·

δΝ -= (^1

К <- К I

По окончании первого периода входного сигнала результат^] переносится из счетчика 7 в регистр 10. В это-? же момент импульсом, поступающим на шину 13 умножителя, обнуляются счетчики 7 и 9·

В каждый следующий период Тб_ч счетчик 9 считает аналогично, а результат записанный в регистре

10, сравнивается посредством блока 8 сравнения с текущим значением числа импульсов, сосчитанных счетчиком 7· При этом результат δΝ, запис.а>1ный в делителе 3 частоты по окончании периода Т&< используется для временной задержки (коррекции) импульсов выходной последовательности умножителя. Результат δΝ по окончании периода Те* переписывается е регистр 4 импульсом, поступающим на шину 13 умножителя. Этим же импульсом·

7

913373

8

обнуляется регистр 6. Так как одно из слагаемых поступает на входы сумматора 5 с регистра 6, а на входы п-го разряда подается сигнал логического нуля, то в начале каждого 5 периода на выходах сумматора 5 устанавливается результат <£ν. Число разрядов сумматора 5 равно п, а число разрядов регистров 4 и 6 - (η-Т). На один из входов η-разрядного суммато- Ю ра 16 поступает слагаемое с выходов 'сумматора 5, а на другие входы - слагаемое с выхода дешифратора 1?· Дешифратор 17 своим входом подключен к выходу (п-1)-го разряда сумматора 15 16, а код на выходе дешифратора 17 формируется по следующему признаку: если на информационном входе сигнал логического нуля, то на выходе постоянно устанавливается п-разрядный 20 прямой код числа нуль, если же на информационном входе сигнал логической единицы, то на выходе устанавливается дополнительный код числа К/2 на время действия управляющего им- 25 пульса, поступающего со второго выхода блока 14 задержки. Так как в начале периода на выходе дешифратора 17 установлен прямой код числа нуль,

‘то на выходах младших (п-1)-х раз- 30 рядов сумматора 16 устанавливается число δΝ, которое и поступает на информационные входы регистра 6, на выходе η-ζΌ разряда сумматора 16 при этом устанавливается сигнал логи- ₃₅ ческого нуля, который и поступает на вход переноса младшего разряда сумматора 15- Так как одно из слагаемых, поступающих на входы сумматора 15 равно [^-1 , а вто- до рое равно нулю, то в начале каждого периода Т$_х на его выходе устанавливается число Это число с

выходов сумматора 15 поступает на одни из входов блока 8 сравнения. ₄₅

Импульс, вырабатываемый на выходе блока 8 сравнения, проходя через блок 14 задержки без задержки или с за- . держкой на время 3. , в зависимости от уровня сигнала на выходе (п-1)"ГО разряда сумматора 16 поступает через первый выход блока 14 на выход умножителя и на управляющий вход регистра 6, записывая в нем число Λ.Ν. Теперь на входы сумматора 5 поступают ⁵⁵ два слагаемых, численно равных ΚΝ, и на выходе его устанавливается число 2δ·Ν Если число 2δΝ<Κ, то на выходе η-го разряда сумматора 16 попрежнему сигнал логического нуля. Вторым импульсом с выхода блока 8 сравнения в регистр 6 записывается число 2ΔΝ, и на выходах младших (п-1)-х разрядов сумматоров 5 и 16 устанавливается число 3δΝ. Как только формируемое таким образом текущее значение сумм/ι остатков достигает или превышает число К, то на выходах η-ых разрядов сумматоров 5 и 16 устанавливаются сигналы логической единицы, а на выходе сумматора 15 устанавливается двоичное число Σνδ :

При этом на выходе блока 8 сравнения выработан импульс с задержкой на время Т_а . Текущее значение двоичного числа Л-5 на выходе сумматора 5 определяется выражением:

Χ5=δΝ -ϊ - К ф, ,

где Ϊ = 1, 2, ..., (к-1) - номер импульса на выходе блока 8 сравнения, считая от начала периода;

3 - номер импульса на выходе блока 14 задержки, если с начала периода Τβχ считать только импульсы задержанные на время То .

Если текущее значение к, то’

это значит, что очередной импульс нужно задержать на время >Т₀

и исходное выражение числа, поступающего на вход блока 8 сравнения с сумматора 15, увеличивается на единицу, это и обеспечивает необходимую задержку. Вычитание числа к.йз текущего значения при вырабатывании каждого )-го импульса осуществляется за счет того, что выходные сигналы η-ых разрядов сумматоров 5 и 16 не участвует в формировании числа

Нетрудно заметить, что если текущее значение к>;5₅.>^- , то это

значит, что опережение Т_о $ ^2и очередной импульс требуется задержать на времр · Если

к то на выходах (п-1)-ых

разрядов сумматоров 5 и 16 установится сигнал логической единицы. Этот сигнал, поступая на управляющий вход блока 14 задержки, обеспечивает задержку на время очередного импуль са на выходе умножителя.

Кроме этого на втором выходе блока 14 задержки вырабатывается сигнал,

поступающий на управляющий вход де*·

шифратора 17· Под действием этого

9 9

сигнала на вход сумматора 16 с выхода дешифратора 17 в течение времени Т<? поступает дополнительный п-разрядный код числа к/2, что приводит к уменьшению на величину к/2 текущего значения кода этого сумматора, а после фиксации этого значения - в регистре 6 , и текущего значения Х.5Функциональная цепочка, состоящая из триггера 11 управления и коммутатора 2 фазы, обеспечивает правильное взаимное функционирование блока 14 задержки и счетчика 7· Импульсом, поступающим на шину 13 умно: жителя, триггер 13 устанавливается в исходное состояние. Под действием управляющего сигнала, поступающего с триггера 11 на управляющий вход коммутатора 2, на его выходе появляется импульсный сигнал, по фазе совпадающий с сигналом на выходе генератора 1. Первый импульс, выработанный на третьем выходе блока 14 задержки с задержкой на время Та/2, поступая на счетный вход триггера 11, опрокидывает его. При этом меняется уровеж сигнала на выходе триггера 11 и поддействием этого сигнала фаза импульсного сигнала на выходе коммутатора 2 изменяется на 180°, что обеспечивает задержку начала нового отсчета счетчика 7 на время Те/2 и синхронизацию блока 14 задержки импульсной последовательностью, задержанной на это же время То/2. Второй импульс, поступающий на счетный вход триггера 11, возвращает его в исходное состояние, что снова приводит к изменению фазы выходного сигнала коммутатора 2 на 180^е, а, следовательно и к задержке на время Т_о/2 начала отсчетов счетчика 7· Поскольку на триггер 11 с третьего выхода блока 14 задержки поступают только импульсы, задержанные на время Т_о/2, то задержка начала отсчетов счетчика 7 происходит столько раз в течение периода Тёх , сколько раз текущие значения превышают к/2.

Таким образом, рассмотренный умножитель позволяет уменьшить фазовую нестабильность выходных импульсов до величины, равной То/2, и тем самым обеспечить более высокую равномерность следования выходных импульсов, чем в известном умножителе, в котором фазовая нестабильность выходных импульсов достигает величины То. Указанное обстоятельство оп3373 ю

ределяет возможную технико-экономическую эффективность рассмотренного умножителя частоты.

Claims (1)

1. Формула изобретения

   Умножитель частоты следования периодических импульсов, содержащий

   1° генератор тактовых импульсов, подключенный выходом к счетному входу делителя частоты, соединенного выходами разрядов с информационными входами первого регистра памяти, подклю15 ценного выходами к (п-1)-м входам младших разрядов первой группы входов первого сумматора (где η - разрядность сумматора), соединенного (п-1)-ми входами младших разрядов

   20 второй группы входов с выходами второго регистра памяти, управляющий вход которого подключен к первому входу обнуления первого счетчика, соединенного выходами разрядов с

   25 первой группой входов блока сравнения кодов, а выход старшего разряда делителя частоты подключен к счетному входу второго счетчика, соединенного выходами разрядов с информа30 ционными входами третьего регистра памяти, причем входы обнуления второго счетчика, триггера управления, делителя частоты и второго регистра памяти, второй вход обнуления первого счетчика, управляющие входы первого и третьего регистров памяти и первый вход элемента ИЛИ подключены к шине ввода умножаемой частоты, а выход элемента ИЛИ является выходом умножителя частоты, отличающийс я тем, что, с целью повышения фазовой стабильности и равномерности следования выходных импульсов, в него дополнительно введены второй и третий сумматоры, дешифратор, блок задержки и коммутатор фазы, соединенный сигнальным входом с выходом генератора тактовых импульсов, управляющим входом - с выходом триггера управления, а выходом - со счетным входом' первого счетчика и с синхронизирующим входом блока задержки, подключенного информационным входом к выходу блока сравнения кодов, соединенного второй группой входов с выходами второго сумматора, подключенного первой группой входов к выходам третьего регистра памяти, второй группой входов - к шине логи11

   913373

   ческого нуля, а входом переноса млад шего разряда - к выходу ггго старшего разряда третьего сумматора, соединенного выходами остальных (п^-1)-х разрядов с информационными входами второго регистра памяти, выходом (п-1)-го разряда - с управляющим входом блока задержки и с информационным входом дешифратора, первой группой входов - с выходами дешифра- 10 тора, а второй группой входов - с выходами первого, сумматора, подключенного входами η-го старшего разряда к шине логического нуля, причем

   12

   блок задержки соединен первым выходом с вторым входом элемента ИЛИ и с управляющим входом второго регистра памяти, вторым выходом - с управляю5 щим входом дешифратора, а третьим входом - со счетным входом триггера управления.