RU1783519C - Устройство дл умножени @ -разр дных двоичных чисел - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в арифметических устройствах конвейерных систем цифровой обработки сигналов дл  умножени  двоичных чисел, представленных в последовательном дополнительном коде. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обработки чисел в дополнительном коде со знаками. Новым в устройстве, содержащем регистры множимого 1 и множител  2, распределитель 3 импульсов, блок 3 перемножени , состо щий из модулей дешифрации, коммутатор 7 и два блока 5, 6 суммировани  частичных произведений  вл етс  введение (п-1) разр дного регистра 8 задержки. Сущность изобретени  состоит в том, что обработка чисел выполн етс  на основе алгоритма Бута, реализованногос помощью модулей дешифрации, которые формируют и выдают в блоки суммировани  очередные частичные произведени  в зависимости от значений разр дов сомножителей. При этом очередные частичные произведени  формируютс  и суммируютс  также в дополнительном коде, что обеспечиваетс  соответствующей организацией приема данных в блоки суммировани  частичных произведений, 3 с.п. ф-лы, 12 ил.

Description

Изобретение относитс  к области вычислительной техники, в частнрсти - к арифметическим устройствам конвейерных систем цифровой обработки сигналов, и предназначено дл  умножени  двоичных чисел, представленных в последовательном дополнительном коде.

Известно устройство дл  умножени  чисел , содержащее регистры множимого, множител  и произведени , одноразр дный сумматор последовательного действи , триггер, логический элемент И, три логических элемента ИЛИ и вспомогательный регистр . Умножение n-разр дных чисел (здесь и далее n 2m, т 1 - целое) осуществл етс  за п циклов, в каждом цикле п тактов. Обозначив здесь и далее через Т период следовани  импульсов сигнала, синхронизирующего работу устройства, получим , что в данном случае умножение двух n-разр дных чисел осуществл етс  за врем  tyM п2-Т. Недостатком рассмотренного устройства  вл етс  низкое быстродействие ,

, Известно устройство дл  умножени  последовательных n-разр дных двоичных кодов , содержащее регистры первого и второго сомножителей, распределитель, статический и сдвиговый регистр, одноразр дные последовательные сумматоры, элеVI 00

со ел

ю

менты И и схему формировани  сигнала переполнени . Это устройство вычисл ет п старших разр дов 2п-разр дного произведени  n-разр дных последовательных чисел , а п младших разр дов отбрасываетс . Врем  вычислени  произведени  двух п- разр дных чисел составл ет лТ. Недостатком указанного устройства  вл етс  низка  точность. Возможна модификаци  данного устройства дл  получени  произведений двоичной точности, однако в этом случае врем  умножени  составит 2пТ, причем входные операнды должны будут поступать с интервалом в п тактов между старшим разр дом предыдущего и младшим разр дов последующего операнда. Кроме того, указанное устройство имеет низкое быстродействие , св занное с большой задержкой распространени  сигнала от регистров сомножителей через элементы И и одноразр дные последовательные сумматоры на выход схемы.

Наиболее близким к изобретению (прототипом )  вл етс  устройство дл  умноже- ни  последовательных п-разр дных двоичных кодов, содержащее распределитель сигналов, статический и сдвиговый регистры сомножителей, состо щие мз п триггеров каждый, элементы И, образующие блок перемножени , два блока суммировани  частичных произведений и коммутатор, причем вход множител  устройства соединен с информационным входом сдвигового регистра множител , выход 1-го разр да сдвигового регистра множител  - с 1-м входом разр дов множител  блока

перемножени  (1 1п), вход множимого

устройства - с информационным входом регистра множимого, вход разрешени  записи f-ro разр да которого соединен с i-м выходом распределител  сигналов (i 1п),

выход 1-го разр да регистра множимого соединен с t-м входом разр дов множимого блока перемножени , 1-й выход блока перемножени  --с i-м входом коммутатора, 1-й выход первой группы выходов коммутатора - с 1-м информационным входом первого блока суммировани  частичных произведений , 1-й выход второй группы выходов коммутатора - с 1-м информационным входом второго блока суммировани  частичных

произведений (J 1п), выходы первого и

второго блоков суммировани  частичных произведений соединены соответственно с первым и вторым выходами устройства, вход синхронизации которого соединен со входами запуска распределител  сигналов и коммутатора,

Недостатком указанного устройства  вл етс  невозможность перемножени  с его

помощью чисел со знаками, поскольку устройство вычисл ет произведени  п-разр дных кодов без знака (положительных).

Цель изобретени  - расширение функциональных возможностей устройства дл  обработки чисел со знаками путем умножени  чисел в дополнительном коде.

Поставленна  цель достигаетс  тем, что в известное устройство дл  умножени  последовательных n-разр дных двоичных кодов , содержащее регистр множимого, сдвиговый регистр множител , распределитель сигналов, блок перемножени , два бока суммировани  частичных произведений

и коммутатор, причем вход множител  устройства соединен с информационным входом сдвигового регистра множител , выход 1-го разр да которого соединен с f-м входом разр дов множител  блока перемножени 

0 1п), вход множимого устройства соединен с информационными входами регистра Множимого, вход разрешени  записи 1-го разр да которого соединен с f-м выходом распределител  сигналов, выход 1-го разр да регистра множимого соединен с i-м входом разр дов множимого блока перемножени , i-й выход которого соединен с 1-м входом коммутатора, 1-й выход первой группы выходов коммутатора соединен

с 1-м информационным входом первого блока суммировани  частичных произведений, 1-й выход второй группы выходов коммутатора -с f-м информационным входом второго блока суммировани  частичных

произведений, выходы первого и второго блоков суммирование .частичных произведений соединены соответственно с первым и вторым выходами устройства, входы запуска распределител  сигналов и коммутатора - с входом синхронизации устройства, дополнительно введен (п-1)-разр дный регистр задержки, блок перемножени  имеет п дополнительных информационных входов , п входов управлени  и состоит из п

модулей дешифрации, коммутатор дополнительно имеет две группы выходов управлени , по п выходов в каждой, и два дополнительных выхода установки. Каждый из блоков суммировани  частичных произведений имеет п дополнительных входов уп- равлени  и дополнительный вход установки, причем информационный вход 1-го разр да регистра задержки соединен с выходом 1-го разр да регистра множимого

0 1 п-1), выход 1-го разр да регистра

задержки - с (1+1)-м дополнительным входом блока перемножени , первый дополнительный вход блока перемножени  - с О, 1-й выход первой группы выходов управлени  коммутатора - с 1-м входом управлени 

первого блока суммировани  частичных произведений, 1-й выход второй группы выходов управлени  коммутатора - с 1-м входом управлени  второго блока суммировани  частичных произведений, первый и второй выходы установки коммутатора соединены соответственно со входами установки первого и второго блоков суммировани  частичных произведений, 1-й вход управлени  блока перемножени  соединен с 1-м выходом распределител  сигналов , который содержит п-разр дный сдвиговый регистр, информационный вход сдвигового регистра соединен со входом запуска распределител  сигналов, выход 1-го разр да сдвигового регистра распреДёЯЙте- л  соединен с i-м выходом распределител  0 1,..., п). :;:::.

- При этом блок перемножени  состоит из п модулей дешифрации, имеющих три информационных входа, вход управлени  и выход, первый информационный вход 1-го модул  дешифрации соединен с i-м входом разр дов множител  блока переможени , второй информационный вход 1-го модул  дешифрации - с 1-м входом разр дов множимого блока перемножени , третий информационный вход 1-го модул  дешифрации - с 1-м дополнительным информационным входом блока перемножени , вход управлени  1-го модул  дешифрации - с i-м входом управлени  блока перемножени , выход 1-го модул  дешифрации - с 1-м; выходом блока перемножени . Каждый модуль дешифрации состоит из двух элементов И, элемента ИЛИ. сумматора.по modS и D-триггера с входом установки в 0й и входом блокировки, причем первые входы элементов И соединены с.выходом сумматора по mod2, первый выход которого соединен с третьим информационным входом модул , второй вход сумматора по rfrodS соединен: со вторым информационным входом модул  и со входом блокировки D-трйггера, информационный вход которого соединен с первым информационным входом модул , с вторым входом первого элемента И, с вторым инверсным входом второго элемента И, вход установки в О D-триггера соединен со входом управлени  модул  дешифрации; инверсный выход D-триггера - с третьим входом первого элемента И, пр мой выход D-триггера - с третьим входом второго элемента И, выходы элементов И соединены со входами элемента ИЛИ, выход которого  вл етс  выходом модул  дешифрации. Коммутатор содержит сдвиговый регистр и две группы элементов И, причем в него дополнительно ееед ены два триггера задержки и два дополнительных элемента И. при этом

первый триггер сдвигового регистра  вл етс  счетным, вход первого триггера задержки соединен с входом коммутатора, выход первого триггера задержки - с входом второго 5 триггера задержки и с информационным входом сдвигового регистра, выход второго тригера задержки - с первыми входами первого и второго дополнительных элементов И, первые входы 1-х элементов И первой и

0 второй групп соединены соответственно с пр мыми и инверсными выходами 1-го триггера сдвигового регистра, второе входы 1-х элементов И первой и второй групп - с 1-м входом коммутатора, выход 1-го элемента И

5 первой группы  вл етс  I-м выходом первой группы выходов коммутатора, выход i-ro элемента И второй группы - Ни выходом второй группы выходов коммутатора, второй вход первого дополНйтельнбгбэлемен0 та И соединен с пр мым выходом первого триггера сдвигового регистра, второй вход второго дополнительного элемента И - с инМёрсНым выхоДом пёрвбго три ггёрй сдвигового регистра, пр мой выход 1-го триггера

5 сдвигового регистра - с 1-м выходом первой группы выходов управлени  коммутатора, инверсный выход 1-го триггера сдвигового регистра - с t-м выходом второй группы выходов управлени  коммутатора, выходы

о первого и второго дополнительных элементов И соединены соответственно с первым

: и вторым выходами установки коммутатора: Каждый блок суммйрЬвани  частичных произведений содержит о$2 п групп однораз5 РЯДНЫХ полных сумматоров по п/2 одноразр дных сумматоров в; каждой группе р 1, 2..... tog2 п -номер группы). ogz п групп промежуточных триггеров по промежуточных триггеров в каждой группе

QV и IOQ2 п групп триггеров переноса по n/2J триггеров переноса в каждой группе, при-, чем вход 1-го промежуточного триггера пер . вой группы соединен с i-м информационным входом блока суммировани  (i 1, 2, ..., п),

5 выход (2k-1)-ro промежуточного триггера первой группы - с первым входом k-ro одноразр дного сумматора первой группы (k 1, 2..... п/2), второй вход которого соединен с выходом 2k-ro промежуточного триггера,

,, выход суммы (2q-1)-ro и 2q-ro одноразр дных сумматоров гп-й группы (т 1, 2Iog2

п-1, q 1, 2,..., п/2 ) соединены с информационными входами (2q-1)-ro M 2qn-o промежуточных триггеров (т+ 1)-й группы,

выход (2q-1)-ro промежуточного триггера (т+1)-й группы соединены с первым входом - q-ro одноразр дного сумматора (т+ 1)-й группы, второй вход которого соединен с выходом 2q-ro промежуточного триггера (т+ 1)-й группы, выход переноса каждого

одноразр дного сумматора соединен с входом соответствующего триггера переноса, выход которого соединен с третьим входом этого же сумматора, выход суммы одноразр дного сумматора logz n-й группы соединен с выходом блока суммировани  частичных призведений. При этом в блок суммировани  частичных произведений дополнительно введено Iog2 п-1 триггеров задержки , причем вход разрешени  записи i-ro промежуточного триггера первой группы соединен с 1-м входом управлени  блока

суммировани  (1 1,2п), вход установки

блока суммировани  частичных произведений - с входом установки в О триггеров

переноса первой группы, с входом первого триггера задержки и с входами установки в О промежуточных триггеров первой группы , выход k-го триггера задержки - со входами установки в 0  триггеров переноса (к+1)-й группы и со входом (к+1)-го триггера

задержки (к 1,2logz n-1).

Сущность изобретени  состоит в том, что обработка чисел со знаками выполн етс  в дополнительном коде на основе алгоритма Бута, реализованного с помощью модулей дешифрации, которые формируют и выдают в блоки суммировани  очередные частичные произведени  в Јависимости от значений разр дов сомножителей. При этом очередные частичные произведени  формируютс  и суммируютс  также в дополнительном коде, что обеспечив ёетс  соответствующей организацией приема данных в блоки суммировани  частичных произведений .

Новым признаком в предложенном устройстве  вл етс  наличие в блоке перемножени  модулей дешифрации, состо щих из двух элементов И, сумматора no mod2, элемента ИЛИ и D-триггера. Модули дешифрации выполн ют дешифрацию значений разр дов множимого в соответствии с алгоритмом Бута и преобразование поступающих в них разр дов множители в зависимости от результатов дешифрации, в результате чего формируютс  частичные произведени .

Другим новым признаком  вл етс  наличие (поразр дного регистра задержки, который обеспечивает возможность обработки непрерывного потока входных данных .

Еще одним новым признаком  вл етс  наличие управл ющих св зей между коммутатором и блоками суммировани  частичных произведений, а также наличие входов разрешени  записи и установки в О в триггерах блоков суммировани  частичных произведений . Использование идентичных или сходных признаков в устройствах, аналогичных предложенному, по источникам информации не обнаружено.

, Сущность изобретени  по сн етс  с помощью фиг. 1-10.

На фиг. 1 представлена обща  структурна  схема устройства дл  умножени  8-разр дных двоичных чисел ().

0 На фиг. 2 представлена схема модул  дешифрации.

Таблица состо ни  выходов модулей дешифрации при работе устройства представлена на фиг. 3.

5 Схема блока суммировани  частичных произведений показана на фиг. 4, при этом на фиг. 5 представлена схема сумматора первого  руса дерева сумматоров, на фиг.

6- схема остальных сумматоров.

0 На фиг. 7 показана схема коммутаторов , на фиг. 8 - схема модул  коммутации MKI, вход щего в состав коммутатора на фиг. 7.

Временна  диаграмма работы устрой5 ства, временна  диаграмма работы распределител  сигналов и временна  диаграмма работы коммутатора представлены на фиг. 9,10.11 соответственно. Таблица состо ний выходов коммутатоо ров при работе устройства, представленна  на фиг. 12, по сн ет работу коммутатора.

Устройство дл  умножени  8-разр дных двоичных чисел (фиг. 1) включает регистр множимого 1, сдвиговый регистр множите5 л  2, распределитель 3 сигналов, блок перемножени  4., два блока суммировани  частичных произведений 5 и б, коммутатор

7и 7-разр дный регистр 8 задержки, причем вход множител  9 устройства соединен с

Q информационным входом сдвигового регистра множител  2, выходы 2,1-2.8 сдвигового регистра множител  2 соединены соответственно со входами 4.1-4.8 разр дов множител  блока перемножени  4, вход

5 множимого 10 устройства соединен с информационными D-входами триггеров 1.1- 1.8 регистра множимого 1, входы V разрешени  записи которых соединены соответственно с выходами 3.1-3.8 распреде0 лител  сигналов 3, выходы триггеров 1.1-1.8 регистра множимого - соответственно с входами 4,9-4.16 разр дов множимого блока перемножени  4, выходы 4.17-4,24 блока перемножени  4 - соответственно со входа- ми 7.1-7.8 коммутатора, восемь выходов первой группы 7.9 коммутатора 7 - с соответствующими входами 5.1 первого блока суммировани  частичных произведений 5, восемь выходов второй группы 7.10 коммутатора 7 - с соответствующими входами 6.1

второго блока суммировани  частичных произведений 6, выходы 5.2 и 6.2 первого 5 и второго 6 блоков суммировани  частичных произведений - соответственно с первым 11 и вторым 12 выходами устройства, входы запуска 3.9 и 7.11 распределител  сигналов

3и коммутатора 7 соответственно - с входами синхронизации устройства. Блок перемножени  4 имеет 8 дополнительных входов 4.25-4.32, 8 входов управлени  (на фиг. 1 не показаны) и состоит из восьми модулей дешифрации 14.1-14.8, коммутатор имеет две группы 7.12 и 7.13 выходов управлени  во восемь выходов в каждой, и два выхода установки 7.14 и 7.15, блоки суммировани  частичных произведений 5 и б имеют каждый по 8 входов управлени  5.3 и 6.3 соответственно , и входы установки 5.4 и 6.4 D-входы триггеров 8,1-8.7 регистра задержки 8 соединены с выходами триггеров 1.1- 1.7 регистра множимого 1 соответственно, выходы триггеров 8.1-8.7 - с входами 4.26432 блока перемножени  4, вход 4.25 блока перемножени  соединен с О. Выходы 7.12 первой группы выходов управлени  коммутатора 7 соединены с соответствующими входами 5.3 управлени  первого блока 5 суммировани  частичных произведений, выходы 7.13 второй группы выходов управлени  коммутатора 7 - с соответствующими входами 6.3 управлени  второго блока 6 суммировани  частичных произведений, первый 7.14 и второй 7.15 выходы установки коммутатора 7 - соответственно со входами установки 5.4 и 6.4 первого 5 и второго 6 блоков суммировани  частичных, произведений . Блок перемножени  4 состоит из восьми модулей дешифрации 14.1-14.8. первые информационные входы А модулей дешифрации 14,1-14.8 соединены соответственное входами 4.1-4.8 разр дов множител  блока перемнохсени  4, вторые информационые входы В модулей дешифрации 14.1-14.8 - соответственно с входами 4.9-4.16 разр дов множимого блока перемножени  4, третьи информационные входы С модулей дешифрации 14.1-14.8- соответственно с дополнительными информационными входами 4.25-4.32 блока перемножени  4, входы управлени  D (см. фиг. 2) модулей дешифрации 14.1-14.8 - соответственно с выходами 3.1-3.8 распределител  сигналов 3, выходы F модулей дешифрации 14.1-14.8 - соответственно с выходами 4.17-4.24 блока перемножени . Каждый модуль дешифрации 14 1-14,8 в блоке перемножени  4 состоит из двух элементов И 15 и 16, элемента ИЛИ 17, D-триг- гера 18с входом установки в О и входом блокировки и входом блокировки и сумматора по mod2 19 (см. фиг. 2). При этом первые входы 20 элементов И 15 и 16 соединены с выходом сумматора nomod2 19, первый вход 21 которого соединен с третьим инфор5 мационным входом С модул , второй вход 22 сумматора по mod2 - с вторым информационным входом В модул  и входом блокировки 23 D-триггера 18, информационный вход 24 которого соединен с первым инфор0 мационным входом А модул -дешифрации, с вторым входом 25 первого элемента И 15 и с вторым инверсным входом 26 второго элемента И 16, вход R установки в 0й D- триггера 18 соединен с входом управлени 

5 D модул  дешифрации, инверсный выход D-триггера - с третьим входом 27 первого элемента I/115, пр мой выход D-триггера - с третьим входом 28 второго элемента И 16, выходы элементов И 15 и 16 соединены со

0 входами элемента ИЛИ 17, выход которого  вл етс  выходом модул  дешифрации.

Коммутатор 7 содержит сдвиговый регистр 29, два триггера задержки 30 и 31, два элемента И 32 и 33 и восесь модулей комму5 тации МК1-МК8 (фиг. 7), состо щий из двух элементов И 64 и 65 (фиг. 8) (элементы И 64 модулей коммутации МК1-МК8 образуют первую группу элементов И коммутатора, элементы Л 65 модулей коммутации МК1Q МК8 - вторую группу элементов И коммутатора ) Первый триггер 34 сдвигового регистра 29  вл етс  счетным, вход первого триггера задержки 30 соединен с входом S2 запуска коммутатора, выход первого тригге5 ра задержки 30 - с входом второго триггера задержки 31 и с информационным входом сдвигового регистра (входом счетного триггера 34). Выход второго триггера задержки

31соединен с первыми входами первого 32 Q и второго 33 элементов И коммутатора. Первые входы 11 элементов И 64 и 65 модулей коммутации МК1-МК8 (см. фиг, 8) соединены соответственно с пр мым и инверсным выходами триггеров 34-41 сдвигового регис стра 29, вторые входы элементов И 64 и 65 модулей коммутации - соответственно с входами 7.1-7,8 коммутатора, выходы элементов 64 модулей коммутации МК1-МК8  вл ютс  соответствующими выходами 7.9

Q первой группы выходов коммутатора (выходами D1.1-D8.1 на фиг. 7), выходы элементов 65 модулей коммутации  вл ютс  соответствующими вйхо Дами 7.10 второй группы выходов коммутатора (на фиг. 7 - выходами D1.2-D8.2), второй вход элемента

32соединен с пр мым выходом первого триггера 34 сдвигового регистра 29, второй вход элемента 33 соединен с инверсным выходом первого триггера 34 сдвигового регистра , пр мые выходы триггеров 34-41

5

сдвигового регистра 29 через модули коммутации МК1-МК8 (см. фиг. 8) соединен с соответствующими выходами 7.12 (фиг. 1) управлени  первой группы (на фиг. 7 - выходы С1 1-С8.1). инверсные выходы тригге- ров 34-41 сдвигового регистра 29 соединены с соответствующими выходами 7.13 (фиг. 1) управлени  второй группы коммутатора (на фиг. 8 - выходы С1.2-С8.2), выходы элементов И 32 и 33 - соответствен- но с первым 7.14 и вторым 7.15 выходами установки коммутатора. Каждый блок суммировани  имеет древовидную структуру (фиг. 4), состо щую из Iog2 8-3  русов суммирующих модулей 42-48, каждый суммирую- щий модуль содержит одноразр дный полный сумматор 49, два промежуточный триггера 50, 51 и триггер переноса 52 (см. фиг. 5, 6). При этом информационные входы А 53, В 53 промежуточных триггеров 50, 51 первого  руса соединены с соответствующими информационными входами DO-D7 блока суммировани  (см. фиг. 4 и 5), в каждом модуле суммировани  выходы промежуточных триггеров 50, 51 соединены с первым 54 и вторым 55 входами одноразр дного полного сумматора 49, выходы суммы однноразр дных полных сумматоров первого и второго  русов соединены с соответствующими входами 53 промежуточных триггеров 50,51 суммирующих модулей второго и третьего  русов соответственно, выходы переноса 57 одноразр дных полных сумматоров 49 - с информационным входом 58 триггера лереноса 52 в этом же сумми- рующем модуле, выход триггера переноса 52 - с третьим входом одноразр дного полного сумматора 49 (см, фиг.-5, 6), выход суммы 56 одноразр дного полного сумматора в суммирующем модуле 48 третьего  руса  в- л етс  выходом 60 блока суммировани , который содержит также два триггера задержки 61 и 62, причем входы разрешени  записи 63 промежуточных триггеров 50 и 51 суммирующих модулей первого  руса 42-45 соединены с соответствующими входами СО-С7 управлени  блока суммировани  (см. фиг. 4, 5), вход установки бб блока суммировани  частичных произведений соединен с входом триггера задержки 61, с входами 66 установки в О промежуточных триггеров 50.51 и триггеров переноса 52 суммирующих модулей 42-45 первого  руса , выход первого триггера задержки 61 соединен со входом второго триггера задержки 62 и со входами 66 установки в О триггеров перенс са 52 суммирующих блоков 46, 47 второго  руса, выход второго триггера задержки 62 - с входом установки

в О триггера переноса 52 суммирующего модул  48 третьего  руса.

В общем случае операцию умножени  двух двоичных чисел а и b можно записать в виде

(ai)-b-2- .

I 0

(D

В случае, когда данные представлены в пр мом коде f(al) al.

При обработке данных в дополнительном коде удобно использовать алгоритм Бута , когда

1 если аг 1, аи О,

1-(2)

(1 если аг 1, аи

ffal) - 1 1 если а| ° аиг 1 1 Оесли агам.

причем , т.е. функци  f(ai) определ етс  путем дешифрации значений 1-го и (М)-го разр дов числа а (нумераци  разр дов начинаетс  с младшего). Из выражений (1) и (2) видно, что дл  умножени  чисел в дополнительном коде необходимо обеспечить выполнение следующих микроопераций:

1. Дешифраци  состо ний 1-го и (1-1)-го разр дов числа а дл  всех I e 1, 2, ..., п и формирование функции f(ai).

2 Формирование величины, b1 b ffai).

3.Взвешивание величины Ь1, т.е. умножение Ь1 на 2 ,

4.Суммирование взвешенных значений .

Величина Ы равн етс  либо 0, либо величине Ь. либо величине -Ь в зависимости от значени  функции f(ai). Поскольку используетс  дополнительный код. то величина -Ь может быть получена путем преобразовани  исходного дополнительного кода числа Ь в код числа с противоположным знаком. Умножение b на эквивалентно сдвигу кода Ь1 на f разр дов вправо, при этом старшие i разр дов полученного кода должны совпадать с знаковым разр дом кода Ь, поскольку используетс  дополнительный код. Таким образом, процедуру умножени  чисел в случае, например, Ь 1.1101010, а 0.0110111 можно представить в следующем виде: исходные данные: Ьдоп- 1.1101010, аДОп 0.0110111;

множество значений функции fi : a 0101 1001; код величины -Ь 00010110.

1111011001000110- -1210-2

Таким образом, каждое 1-е взвешенное частичное произведение состоит из трех частей: необходимое количество младших разр дов (в зависимости от веса I)  вл ютс  нул ми (область А в примере 3 - правый нижний угол), затем идет п значащих цифр величины Ы в дополнительном коде (область В - центральна  часть в примере 3), а оставшиес  I разр дов 2п-разр дного кода аполн ютс  знаковым разр дом величины Ы (область С - верхний угол в примере 3). Суммирование частичных произведений удобно выполн ть в последовательном коде с помощью дерева одноразр дных полных сумматоров с запоминанием переноса. При этом в момент завершени  обработки частичных произведений, относ щихс  к текущей паре сомножителей а и Ь, и начала обработки частичных произведений, относ щихс  к следующей паре сомножителей, триггеры переносов в однобитовых сумматорах должны обнул тьс .

Устройство работает следующим обра- зом.

Операнды ввод тс  в последовательном дополнительном коде младшими разр дами вперед через вход 10 (операнд а) и 9 (операнд Ь) устройства в соответствии с в ре- менной диаграммой на фиг. 9, Прием разр дов операндов а и Ь в регистры устройства происходит по фронту синхросигнала S1, который поступает на входы синхронизации всех триггеров устройства (цепи разводки синхросигнала S1 на фигурах и в формуле изобретени  не отражены, чтобы не загромождать изложение). Старшие (знаковые) разр ды операндов сопровождаютс  высоким уровнем синхросигнала S2 (конец слова ), который поступает через вход }3 устройства и служит дл  запуска распределител  3 и сдвигового регистра 29 коммутатора 7 (см. фиг. 7). разр ды операнда Ь последовательно задвигаютс  в триггеры сдвигового регистра 2, т.е. в каждом такте ранее загруженные разр ды операнда Ь сдвигаютс  в регистре 2 на одну позицию, а в освободившийс  триггер первого разр да регистра 2 заноситс  в очередной разр д

30

ii

15 20 25

35

ri

45

5

операнда. Разр ды операнда а поступают с входа 10 устройства на D-входы одновременно всех триггеров 1.1-1.8 статического регистра 1, при этом распределитель сигналов 3 последовательно выдает на свои выходы 3.1-3.8 импульсы разрешени  записи в соответствии с временной диаграммой на фиг. 10, которые поступают на входы V разрешени  записи триггеров 1.1-1.8 регистра 1 таким образом, что в 1-м такте после прихода очередного импульса сигнала S2 (т.е. после завершени  ввода предыдущей пары сомножителей) первый разр д операнда а записываетс  в триггер 1.1 и хранитс  там в течение восьми тактов, во втором такте после прихода импульса S2 второй разр д операнда а записываетс  в триггер 1.2 и т.д., в восьмом такте после прихода импульса S2 восьмой (знаковый) разр д операнда а записываетс  в триггер 1.8. при этом поступает очередной импульс S2 конец слова),

Разр ды операнда Ь поступают с выходов триггеров регистра 2 на первые информационные входы А модулей дешифрации 14.1-14.8, при этом сдвиговый регистр .2 обеспечивает умножение кода числа Ь на (задержку на I тактов), где 1 1,2, .... 8 - номер выхода сдвигового регистра 2. Разр - д ы операнда а поступают с выходов триггеров 1.1-1.8 на вторые информационные входы В модулей дешифрации 14.1-14.8 и на входы триггеров 8.1-8.7 регистра задержки 8, откуда сигналы проход т на третьи информационные входы С модулей дешифрации 14.2-14.8 (на вход С модул  14.1 все врем  поступает О).

Регистр задержки 8 обеспечивает одновременное поступление значений разр дов а и аи операнда а на входы В и С 1-го модул  дешифрации, который формирует частичные произведени  в соответствии с выражением (2). Модуль дешифрации работает следующим образом (см. фиг. 2). Запись младшего разр да операнда Ь в 1-й разр д регистра 2 происходит одновременно с записью (И)-го разр да а операнда а в (М)-й триггер регистра задержки 8, и одновременно с записью 1-го разр да операнда а в 1-й триггер регистра 1. Последн   операци  выполн етс  при высоком уровне сигнала раз- решени  записи на 1-м выходе 3.1 распределител  сигналов 3. Этот же сигнал одновременно поступает через в ход управлени  D соответствующего модул  дешифрации 14.1 на вход R установки в О D-триггера 18 и обнул ет этот триггер. При ai аи 1 и ai аы О на выходе сумматора по mod2 формируетс  низкий уровень О, который закрывает элементы И 15 и 16, в результате чего на выход F модул  дешифрации выдаетс  О независимо от значений разр дов операнда Ь, поступающих на вход А, и состо ни  триггера 18 модул  дешифрации . При ai О, аМ 1 низкий уровень на входе В модул  дешифрации проходит на вход блокировки 23 D-триггера 18 и запрещает его переключение из начального состо ни  логического О, в которое этот триггер установилс  в момент записи а по высокому уровню на управл ющем входе D модул  дешифрации, соединенном с соответствующим выходом распределител  сигналов . В этом случае элемент И 16 будет все врем  закрыт низким уровнем на входе 27, а элемент И 15 будет все врем  открыт, т.к. при ai 0,аы 1 на выходе сумматора по mod2 сформируетс  высокий уровень. В результате этого на выход F модул  дешифрации через второй вход 25 элемента И 15 будут проходить разр ды кода операнда b без изменений. При ai 1. аи- О на выходе сумматора по mod2 также формируетс  высокий уровень, в результате чего при начальном нулевом состо нии D-триггера 18 на выход F модул  дешифрации через вход 25 элемента 15 будут проходить без изменени  младшие разр ды кода b до тех пор включительно, пока не придет перва  1 В момент поступлени  первой 1 на вход А модул  дешифрации D-триггер 18 переключитс  в состо ние входе блокировки 23 триггера - высокий уровень, т.к. ai 1). в результате чего элемент И 15 закроетс , а элемент И 16 - откроетс , и на выход F модул  все остальные разр ды кода Ь, которые поступ т после прихода первой 1 выдаватьс  с инверсией через второй инверсный вход элемента И 16. В этом случае модуль дешифрации выполн ет преобразование дополнительного кода числа Ь, поступающего на вход А модул , в дополнительный код числа с противоположным знаком -Ь по известному алгоритму, который состоит в том, что дл  преобразовани  кода числа в код числа с противоположным знаком необходимо все младшие нули этого кода и первую единицу, следующую за ними , оставить без изменений, а все остальные разр ды кода проинвертировать. В таблице на фиг. 3 представлены состо ни  выходов модулей дешифрации в различные моменты времени при работе устройства, при этом BIK bifK, т.е. BIK  вл етс  i-м разр дом величины, полученной умножением кода числа b на значение функции fK, полученной дешифрацией значений k-ro и (k-1)-ro разр дов операнда а1 в соответст- виии с выражением Ј2). Нумераци  тактов в таблице ведетс  начина  с момента подачи высокого уровн  сигнала S2 конец слова.

Из таблицы видно, что модуль дешифрации 14.1 начинает выдавать разр ды первого частичного произведени  Ъ - bi -ft во втором такте после подачи сигнала 31, модуль дешифрации 14.2 - разр ды второго частичного произведени  В e b -tz в третьем такте после подачи импульса S2 и т.д. В 9-м такте модуль 14.1 завершает выдачу первого частичного произведени  предыдущей пары

сомножителей и в 10-м такте начинает выдачу первого частичного произведени  следующей пары сомножителей. Модуль 14.2 завершает выдачу второго частичного произведени  предыдущей пары сомножителей

в 10-м такте и в 11-м такте начинает выдачу второго частичного произведени  следующей пары сомножителей и т.д.

С выходов модулей дешифрации 14.1- 14.8 частичные произведени  поступают на

входы 7.1-7.8 коммутатора 7, который частичные произведени  четных пар сомножителей выдает в первый блок суммировани  частичных произведений 5, а частичные произведени  нечетных пар сомножителей

выдает во второй блок суммировани  частичных произведений б.

Коммутатор работает следующим образом (см. фиг. 7). Импульсы сигнала S2 конец слова задерживаютс  на один такт первым

триггером задержки 30 и приход т на вход запуска счетного триггера 34, который при подаче высокого уровн  на этот вход переключаетс  в противоположное состо ние и запускает сдвиговый регистр 29 в соответствии с временной диаграммой на фиг. 11, где представлены сигналы на входе 7.11 (S2) коммутатора и сигналы на выходах всех триггеров коммутатора (триггеров задержки TD1, TD2, счетного триггера СТ и триггеров

35-41 (Т1-Т7) сдвигового регистра 29), Сигналы на пр мых и инверсных выходах триггеров 34-41 проход т на первые входы элементов И 64 и 65 соответствен но модулей коммутации МК1-МК8 (см. фиг. 7,8), при

этом высокий уровень на пр мом выходе триггеров сдвигового регистра 29 (триггер находитс  в состо нии Q 1) разрешает прохождение данных со входов 7.1-7.8 коммутатора через элементы И 64 модулей

коммутации МК1-МК8н,а выходы D1.1-D8.1 коммутатора, которые на фиг. 1 обозначены позицией 7.9 и соединены с входами данных 5.1 первого блока Суммировани , а высокий уровень на инверсном выходе триггеров

сдвигового регистра 29 (триггер находитс  в состо нии Q- 0) разрешает прохождение данных со входов 7.1-7.8 коммутатора через элементы И 65 модулей коммутации МК1- МК8 на выходы D1.2-D8.2 коммутатора, которые на фиг. 1 обозначены позицией 7.1б и соединены с входами данных 6.1 второго блока суммировани . Переключение триггеров сдвигового регистра 29 синхронизировано с потоками данных, поступающих в коммутатор 7 с выходов F модулей дешифрации 14.1-14.8 таким образом, что переключение 1-го триггера в регистре 29 происходит в момент завершени  выдачи с выхода F модул  14.1 последнего разр да Ьв 1-го частичного произведени  предыдущей пары операндов и начала выдачи с выхода F модул  дешифрации 14.1 первого разр да TSi i-ro частичного произведени  следующей пары операндов (см. табл. на фиг. 3 и временные диаграммы на фиг. 11). В результате этого на выход D1.1 в течение 8 тактов (со 2-го по 9;й) выдаетс  код частичного произведени  b , при этом на выход D1.2 в течение этих 8 тактов выдаетс  0, затем в течение следующих 8 тактов на выход D1.1 выдаетс  0, на выход D1.2 выдаетс  код частичного произведени  Ь1 следующей пары операндов. Аналогичным образом, но со сдвигом на 1 такт частичные произведени  Ь2 выдаютс  с выходов D2.1 и D2.2, частичные произведени  Ь3 выдаютс  с выходов D3.1 и D3.2 коммутатора 7 и т.д.. см. таблицу состо ний выходов коммутатора при работе устройства (фиг. 12). строки О1.1-О8Л и D1.2-D8.2. Отметим, что коммутатор 7 совместно с модул ми дешифрации 14.1-14.8 формирует данные, которые в примере (3) относ тс  к области В - центральной части массива битов частичных произведений. Формирование битов из областей А и С выполн етс  в промежуточных триггерах сумматоров первого  руса блоков суммировани  частичных произведений, дл  чего необходимы специальные сигналы управлени  записью данных 7.12 и 7.13 (см. фиг. 1) и сигналы установки 7,14, 7.15.

Блоки суммировани  частичных произведений 5 и б формируют окончательные произведени  соответственно нечетных и четных пар операндов и работают следующим образом (ниже рассматриваетс  только работа блока 5, блок 6 работает аналогичным образом со сдвигом по времени в п тактов).

, В момент начала обработки частичных произведений, сформированных разр дами очередной пары сомножителей, на вход установки 5,4 блока 5 USM1 поступает импульс сигнала установки R1 с выхода 7.14 коммутатора 7 (см. фиг. 7 и временную диаграмму на фиг. 11). Указанный импульс через входы RC сумматоров первого  руса 42-45 (фиг, 4) проходит на входы 66 установки в О промежуточных триггеров 50, 51, 52 этих

сумматоров (фиг. 5) и обнул ет эти триггеры. На входы разрешени  записи RA, RB триггеров ТА. ТВ соответственно каждого сумматора в первом  русе поступают сигналы с 5 выходов управлени  7.12 коммутатора 7, причем 1 на входе разрешени  записи разрешает прием в соответствующий триггер новой информации, поступающей на его информационный вход 53, О на входе раз0 решени  записи обеспечивает работу триггера в режиме хранени , когда состо ние триггера в каждом следующем такте совпадает с его состо нием в предыдущем такте. Из таблицы на фиг. 12 (строки С1.1-С8.1)

5 видно, что промежуточные триггеры первого  руса сумматоров принимают новую информацию только в периоды поступлени  на их входы разр дов Та1 частичных произведений в примере 3, что соответствует цент0 ральной части 3 множества частичных произведений в указанном примере, а в остальные моменты времени находитс  в режиме хранени . Таким образом, режим хранени  обеспечивает формирование ну5 левых младших разр дов частичных произведений на входах дерева сумматоров (область А в примере 3), поскольку триггеры AT, ТВ после их устайовки в О сигналом R1 будут находитьс  в режиме хранени  до тех

0 пор, пока на их не начнут поступать разр ды величины b (см, фиг. 12, а также расширенных знаковых разр дов частичных произведений (область С в примере 3) на входах дерева сумматоров, поскольку триг5 геры ТА, ТВ сразу посл приема в них старших разр дов величин b , которые как раз и  вл ютс  знаковыми, переход т в соответствии с таблицей на фиг. 12 в режим хранени  и на входы комбинационных

Q сумматоров SM 49 в последующих тактах поступают только знаки соответствующих частичных произведений до тех пор, пока не поступит следующий импульс сигнала установки R1. Сумматоры первого  руса (42-45

5 на фиг, 4) из п частичных произведений, поступающих на их входы, формируют п/2 промежуточных результатов, которые с задержкой в 1 такт начинают поступать на входы А и В сумматоров 2-го  руса (46-47 на

фиг. 4). Одновременно на входы RC этих сумматоров поступает с выхода триггера задержки 61 задержанный на -1 такт сигнал установки R1 и обнул ет триггеры хранени  переноса 52 этих сумматоров (см. фиг. 6). Сумматоры второго  руса из п/2 промежуточных результатов первого  руса формируют п/4 промежуточных результатов второго  руса и выдают их на входы третьего  руса. Все последующие  русы блока сумматоров работают аналогично, сумматор последнего

 руса (48 на фиг 4) формирует окончательное произведение входных сомножителей и выдает его в формате двойной длины на выход 11 (Обустройства.

Таким образом, за вл емое устройство обеспечивает умножение последовательных чисел с знаком, представленных в дополнительном коде.

Предложенное устройство целесообразно использовать в арифметических блоках параллельно-конвейерных систем цифровой обработки, предназначенных дл  вычислени  выражений типа JJ а bi. В таких блоках операцию суммировани  лучше всето выполн ть в дополнительном коде, в св зи с чем применение предложенного устройства взамен прототипа позволит использовать единый способ представлени  данных дл  всех узлов системы, исключить необходимость из дополнительного кода в пр мой на входах умножителей и из пр мого в дополнительный на их выходах, позволит сократить аппаратные затраты, номенклатуру элементной базы, упростить управление обработкой данных в арифметическом блоке системы и уменьшить задержку выдачи результатов

Claims (4)

1. Формула изобретени  1 Устройство дл  умножени  п-разр д- ных двоичных чисел, содержащее регистр множимого, сдвиговый регистр множител , распределитель импульсов, блок перемножени , коммутатор и два блока суммировани , выходы которых соединены соответственно с первым и вторым выходами устройства, вход множител  которого соединен с информационным входом сдвигового регистра множител , выход 1-го разр да которого соединен соответственно с i-м информационным входом первой груп-°

   пы блока перемножени  (1 1 п), вход

   множимого устройства соединен с информационным входом регистра множимого, вход разрешени  записи 1-го разр да которого соединен соответственно с 1-м выходом распределител  сигналов, выход 1-го разр да регистра множимого соединен с 1-м информационным входом второй группы блока перемножени , i-й выход которого соединен соответственно с i-м информационным входом коммутатора, 1-е выходы первой и второй групп которого соединены соответственно с i-м информационными входами первого и второго блоков суммировани , вход запуска распределител  сигналов и управл ющий вход коммутатора соединены с входом синхронизации устройства, отличающеес  тем, что, с целью расширени 

   функциональных возможностей за счет обработки чисел в дополнительном коде со знаком, в него введен (п-1)-разр дный регистр задержки, информационный вход j-ro

   разр да которого соединен с выходом j-ro

   разр да регистра множимого (j 1п-1),

   а выход j-ro разр да - с Q+ 1)-м информационным входом третьей группы блока перемножени , первый информационный вход

   Q третьей группы которого соединен с входом .логического нул  устройства, 1-е выходы третьей и четвертой групп коммутатора соединены соответственно с Ьми входами разрешени  записи первого и второго блоков

   5 суммировани , входы установки в О которых соединены соответственно с первым и вторым управл ющими выходами коммутатора , i-й управл ющий вход блока перемножени  соединен с 1-м выходом

   Q распределител  сигналов.

   1
2. 2. Устройство поп. 1,отличающеес   тем, что блок перемножени  содержит п

   модулей дешифрации, каждый из которых

   состоит из двух элементов И, элемента

   5 ИЛИ, сумматора по модулю два и D-тригге- ра, причем выход элемента ИЛИ i-ro модул  дешифрации блока соединен с i-м выходом блока, 1-й информационны вход первой фуппы которого соединен с первым входом

   0 первого элемента И, первым инверсным входом второго элемента И и информационным входом D-триггера каждого 1-го модул  дешифрации блока, i-й информационный вход второй группы которого соединен с

   5 входом первого слагаемого сумматора по модулю два и входом блокировки D-триггера каждого 1-го модул  дешифрации блока, i-й информационный вход третьей группы которого соединен с входом второго слагаQ емого сумматора по модулю два каждого 1-го модул  дешифрации блока, i-й управл ющий вход которого соединен с входом установки в нуль D-триггера каждого i-ro модул  дешифрации блока, а в каждом i-м модуле

   5 дешифрации выход сумматора по модулю два соединен с вторыми входами первого и второго элементов И, третьи входы которых соединены соответственно с инверсным и пр мым выходами D-триггера, а выходы - с

   Q первым и вторым входами элемента ИЛИ.
3. 3 Устройство по п. 1,отличающее- с   тем, что коммутатор содержит сдвиговый регистр, п модулей коммутации, два триггера задержки и два элемента И, причем пер5 вый триггер сдвигового регистра  вл етс  счетным, вход первого триггера задержки соединен с управл ющим входом коммутатора , а выход - с входом второго триггера задержки и информационным входом сдвигового регистра, выход второго триггера зайержки соединен с первыми входами первого и второго элементов И. выходы которых бвединены соответственно с первым и вторым управл ющими выходами коммутатора, i вторые входы - соответственно с пр мым и инверсным выходами первого триггера сдвигового регистра, первый и второй управл ющие входы 1-го модул  коммутации соединены соответственно с пр мым и инверсным выходами 1-го триггера сдвигового (регистра и 1-ми выходами третьей и четвертой групп коммутатора. 1-й информационный вход которого соединен с информационным входом 1-го модул  коммутации , первый и второй выходы которого соединены соответственно с 1-ми выходами первой и второй групп коммутатора.
4. 4. Устройство поп. 1,отличающее- с   тем, что каждый блок суммировани  содержит Iog2 n групп одноразр дных сумматоров по п/21 одноразр дных сумматоров в

   каждой группе (J 1,2loga n - номер

   группы), log n групп промежуточных триггеров по промежуточных триггеров в каждой группе, (092 n групп триггеров переноса по n/2J триггеров переноса с каждой группе и Iog2 п-1 триггеров задержки, причем вход 1-го промежуточного триггера первой группы соединен с i-м информационным входом блока суммировани  (I 1, п), выход (2k-1)-ro промежуточного триггера первой группы соединен с первым входом k-ro

   одноразр дного сумматора первой группы (к 1,2п/2), второй вход которого соединен с выходом 2k-ro промежуточного триггера , выход суммы (2q-1)-ro и 2q-ro

   одноразр дных сумматоров m-й группы

   (тп 1Iog2 n-1, q 1п/2) соединены с

   информационными входами (2q-1)-ro и 2q-ro промежуточных триггеров (т+ 1)-й группы, выход (2q-1)-ro промежуточного триггера

   (го+1)-й группы соединен с первым входом q-ro одноразр дного сумматора (т+ 1)-й группы, второй вход которого соединен с выходом 2q-ro промежуточного триггера (т-М)-й группы, выход переноса каждого одпоразр дного сумматора соединен с входом соответствующего триггера переноса, выход которого соединен с третьим входом этого же сумматора, выход суммы одноразр дного сумматора 1од2 n-й группы соединен с выходом блока суммировани , вход разрешени  записи 1-го промежуточного триггера первой группы соединен с 1-м входом разрешени  записи блоха суммировани  ( 1, п), вход установки в О которого

   соединен с входами установки в О триггеров переноса первой группы, промежуточных триггеров первой группы и входом первого триггера задержки, выход k-ro триггера задержки соединен с входами установки в О триггеров переноса (k+ 1)-й группы и с входом (k+ 1)-ro триггера задержки (k 1. og2 n-2).

   11

   Di

   11

   ы

   4иг. ,#

   52

   го

   , п тактов

   A,g И

   SL

   D1

   г

   I ЛГ.И Г . 1..& I 4MV1 АГ.вг I Л«.й j Л.()

   „лтлл лда

   ПТвКТ

   п г п п п

   Н JLZilEIflj TI п:

   S.n такте/

   /if-gf

   /ir.gs

   tА6-В6

   .

   :ii-i

   лг

   №1+ mil ШMalsl .b ..

   4

   si

   в t .У У .f 9 a ft h 1 п- ,Ґ ft & ц; it гщ eS   ss

   JimuiruiJiJiJiJi

   it 1TL

   тт.

   JT

   It

   n

   n

   n

   JT

   JT

   n

   -П

   JT

   -PL

   /ir.gs

   :Фиг,Й-:;:

   лг

   4

   II

   n

   n

   n

   TL

   n

   n

   л

   n

   JT

   n

   JT

   Фнг..У

   CotrtfHut KtHHyrtrept

   Ш.

   Ff 34

   джин

   d33E

   «ft

   tflgyg

   OltfRltf

   Mfr Ty;iHf

   fi...r ГГ7ПГ

   UT{«T«ljrr7

   РЖоППо

   «ПРТ71П7

   1ЩП

   FS,

   eiofolt TPH1

   о

   ff

   «Н1ШГ«1Т|«

   $

   Ш

   f7.y

   DI.I

   PloiPloloiglc

   «1«ИГ«1«1«|

   M -fr

    

   1|о|Р|ОЦ Го17

   и vi;

   Ш

   ifiz

   t |o|g|p|o| l

   FJ

   Щ|Т1

   pKlf|n|g|c|g

   F«

   0

   4

   o ti0i0ie fii

   IFPTMT

   ihlffilili

   (e

   g-lgl/l lofPT

   (КП1МТГГГ7

   F

   g|f|i4g|p| Ttf

   I1

   in иитПТ

   ff

   g|e|gtP|olpF

   Hl«J«MI (f|

   flflirtflpl TcP

   Редактор С.Козлова

   виг. /2 .

   Составитель О.Подрубный Техред М.Моргентал

   lJ|otJ)gT

   n

   1/Гфи

   fat

   «ПГ

    аммг.и.ч

   gMI

   тгто1

   fVft

   оз

   PlPlglPlPTgl

   0|(ilg|y pjg|e

   gltilojojoygp

   «T lrjlgl

   F«.g

   мфт  ,

   p| lPtg|pt l

   T«T/T T«

   F«

   a

   g|O|0|PlO|p|g

   qflnfl

   и

   4«UI«HI«I

   1«иг« М

   Р|.Г

   пУ|«т 1;|«

   glPlO| l

   «R

   И1П«КИИ

   g|01/ |fl|/ | |

   ilMj

   FS

   .fr

   на

   F

   /1 { 1 И1«ф1 1 1о|р| 1о| 1 |р

   и

   и

   «I.Mf.lfMI

   F7. ,

   f|f |p|C|g|fJP|

   fHI«Mlftfl

   FfTu

   i l 4glc|f c.l

   ЖШШШШТ

   lgH4g|g|r|

   Корректор Н.Милюковыа