SU1211757A2 - Устройство дл суммировани @ -разр дных последовательно поступающих чисел - Google Patents
Устройство дл суммировани @ -разр дных последовательно поступающих чисел Download PDFInfo
- Publication number
- SU1211757A2 SU1211757A2 SU843771723A SU3771723A SU1211757A2 SU 1211757 A2 SU1211757 A2 SU 1211757A2 SU 843771723 A SU843771723 A SU 843771723A SU 3771723 A SU3771723 A SU 3771723A SU 1211757 A2 SU1211757 A2 SU 1211757A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- elements
- triggers
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Complex Calculations (AREA)
Description
«
Изобретение относитс к вычислительной технике и может быть использовано в устройствах статистической обработки информации.
Цель изобретени - расширение функциональных возможностей устройства за счет обеспечени вычислени математического ожидани го п-разр дных последовательно поступающих чисел.
На чертеже представлена схема устройства .
Устройство содержит сдвигающие регистры 1,-1п, группы элементов И и 3,-3f,, элементы И 4 и 5, элемент запрета 6, группу элементов ИЛИ , элемент ИЛИ 8, группу счетных триггеров , элементы задержки 10-13, информационные входы 14,-14|, выходы , разр дов суммы, тактовый вход 16, блок делени 17, счетчик 18, дешифратор 19, элемент запрета 20, элемент задержки 21, группу информационных выходов 22
Устройство работает следукицим образом .
В исходном состо нии в регистрах 1,-1f, записаны нули, следовательно, по одному входу открыт элемент И 5; триггеры 9,-9f,, счетчик 18 - в нулевом состо нии, следовательно, на выходе дешифратора 19 числа т низкий потенциал, и элемент запрета 20 открыт. Первьй импульс, поступающий на тактовьй вход 16, через элемент запрета 20 поступает на счетный вход счетчика 18, переключа его в состо ние 1, а через элементы И 5 и ИЛИ 8 поступает на вторые входы элементов И четных разр дов, производ т сдвиг в регистрах 12-1 п.четных разр дов и запись четных разр дов первого числа в эти регистры, а также через элементы ИЛИ триггеры ,. Этот же импульс через элемент задержки 13 поступает на первые входы элементов И 3,-3„, нечетных разр дов, производит сдвиг в регистрах 1,-1,- нечетных разр дов и запись нечетных разр дов первого числа в эти регистры, а также через элементы ИЛИ 7, -7,. в триггеры 9,-9п-1 . Следовательно, в .первых разр дах регистров , и в триггерах 9. -.9 записъгоаетс первое число из непрерьгоно поступак цей последовательности чисел. Этот же тактовый импульс через элемент задержки 21 поступает на вход синхронизации блока делени 17, в котором вьгчисл 211757
П
0
5
етс математическое ожидание 21х;/т
V1 -
(.в данном случае 171 1), и на выходах
22 устройства находитс значение поступившего числа. Второй тактовьй импульс через
элемент запрета 20 поступает на счет- ньй вход счетчика 18, переключа его в состо ние 2, а через элементы И 5 и ИЛИ 8 поступает на вторые входы элементов И 32-3 четных разр дов, производит сдвиг в регистрах и з апись четных разр дов второго числа в эти регистры, а также -обеспечивает их поступление через элементы
ИЛИ на счетные входы триггеров четных разр дов. При поступлении четных разр дов второго числа происходит их сложение с четными разр дами первого числа, записанного
в триггерах ,, следующим образом: при поступлении О состо ние триггера не мен етс , а при поступлении 1 состо ние триггера измен етс на противоположное, причем при переходе триггера из единичного в нулевое с:осто ние на единичном выходе этого триггера по вл етс сигнал переноса в следующий разр д, которьй суммируетс со значением этого раз0 р да и т.д. Затем второй тактовый импульс через элемент задержки 13 поступает на вторые входы элементов И 3,-3,. нечетных разр дов, производит сдвиг в регистрах нечет5 ных разр дов и запись нечетных разр дов второго числа в эти регистры, а также обеспечивает их поступление через элементы ИЛИ 7, -7„.., нечетных разр дов на счетные входы триггеров
0 9,-9,, нечетных разр дов и сложение с нечетными разр дами числа, записанного в триггерах (по аналогии со сложением четных разр дов). Например , пусть в триггерах j, записано
5 число 0111, а поступает число 0011. Тогда после первого сложени (четных разр дов) в триггерах 9,-9п записываетс число 1001, а после второго сложени (нечетных разр дов) - сум- ;
0 ма 1010. Этот же второй тактовый
импульс через элемент задержки 21 поступает на вход синхронизации блока делени 17, разреша вычисление мате-. матического ожидани .
5 При поступлении тактовых импульсов с третьего по m -и устройство работает аналогично. После m -го тактового импульса в триггерах 9,-9ч за3
писываетс сумма m чисел, в регистрах 1,- - вс последовательность поступивших чисел, причем в К-х .разр дах регистров 1,-1ц , где К 1,2,.., т, записьшаетс (ni-K+1)-e число поступившей последовательности чисел, а в счетчике 18 значений м , следовательно, по вл етс высокий потенциал на выходе дешифратора 19 числа m , и элемент запрета 20 закры ваетс . Таким образом, все последующие тактовые импульсы на счетный вхо счетчика 18 не поступают, а на входа делител блока делени 17 находитс посто нное число m . Если первое чис ло из последовательности нуль, то на инверсных выходах всех регистров единицы , элемент И 4 открыт и (т+1)-й такт работы устройства аналогичен предыдущим тактам. Если же первое число не нуль, то элемент И 4 закрываетс и открьшаётс элемент запрета 6, (ч+1)-й тактовый импульс через элемент запрета 6, элемент ИЛИ 7 поступает на счетный вход триггера т.е. к младшему разр ду суммы, наход щейс в триггерах 9, -9, прибавл етс единица. Этот же импульс через элемент задержки 11 поступает
на вторые входы элементов И 2,-2„ четных разр дов и обеспечивает постуление четных разр дов первого числа в обратном коде через элементы ИЛИ счетные выходы триггеров 9j-9j, и их сложение с суммой, на7574
ход щейс в триггерах 9,-9,. Далее этот же импульс через элемент задержки 10 поступает на вторые входы эле-, ментов И 2,-2„., нечетных разр дов и обеспечивает поступление нечетных разр дов первого числа в обратном коде через элементы ИЛИ 7 на счетные входы триггеров 94-9n-i нечетных разр дов и их сложение с суммой, наход щейс в триггерах . Далее этот же сигнал через элемент задержк 12, элемент ИЛИ 8 поступает на вторы входы элементов И Sj-S четных разр дов и т.д. как описано, т.е. производитс запись следующего (m+D-ro числа в регистры , сложение его с суммой,, наход щейс в триггерах 9,-9(,,.и вычисление математического ожидани в блоке делени 17.
Таким образом, при поступлении (m+0-ro тактового импульса из суммы m чисел вычитаетс С -е из поступающих чисел (путем сложени суммы га чисел с числом, дополнительным, к Е-му) и прибавл етс вновь поступившее (m + 0-e число, далее определ етс математическое ожидание путем делени полученной в триггерах суммы на число tn , поступающее со счетчика 18, в блоке делени 17. Следовательно , в триггерах , всегда находитс сумма т последних чисел и поступающей последовательности, а на выходах устройства 22 - математи- ч-еское ожидание этих чисел.
П
- /7-/.
2
Редактор Т. Парфенова
Составитель И. Мухин.
Техред Л.Микега Корректор В. Бут га
Заказ 64-2/54Тираж 673Подписное
ВНИИПИ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5
Филиал ППП Патент, г. Ужгород, ул. Проектна , 4
/4
22
Claims (1)
- УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ Μ П-РАЗРЯДНЫХ ПОСЛЕДОВАТЕЛЬНО ПОСТУПАЮЩИХ ЧИСЕЛ по авт.св.№1075260, отличающееся тем, что, с целью расширения функциональных возможностей за счет определения скользящего среднего, в него введены блок деления, дешифратор, счетчик, дополнительный элемент запрета, пятый элемент задержки, вход которого соединен с выходом четвертого элемента задержки, выход пятого элемента задержки подключен к входу синхронизации блока деления, вход ί -го (i=1-n) разряда первой группы входов 'которого соединен с прямым выходом ι-го триггера, вход ί -го разряда второй группы входов блока деления объединен с ι —м входом дешифратора и подключен к ι -му выходу счетчика, счетный вход которого соединен с выходом дополнительного элемента запрета, инверсный вход которого подключен к выходу дешифратора,прямой вход дополнительного элемента запрета соединен с с тактовым входом устройства, выход “ блока деления является выходом скользящего среднего устройства.SU„„ 1211757 >1211757 .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843771723A SU1211757A2 (ru) | 1984-07-17 | 1984-07-17 | Устройство дл суммировани @ -разр дных последовательно поступающих чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843771723A SU1211757A2 (ru) | 1984-07-17 | 1984-07-17 | Устройство дл суммировани @ -разр дных последовательно поступающих чисел |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1075260 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1211757A2 true SU1211757A2 (ru) | 1986-02-15 |
Family
ID=21131111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843771723A SU1211757A2 (ru) | 1984-07-17 | 1984-07-17 | Устройство дл суммировани @ -разр дных последовательно поступающих чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1211757A2 (ru) |
-
1984
- 1984-07-17 SU SU843771723A patent/SU1211757A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1075260, кл. G 06 F 7/50, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1572622A (en) | Code synchronising apparatus | |
SU1211757A2 (ru) | Устройство дл суммировани @ -разр дных последовательно поступающих чисел | |
US4791599A (en) | Auto-correlation arrangement | |
US3149286A (en) | Pulse counter employing plural circulating delay-line stores for stages and coincident gating to effect counting | |
SU1661788A1 (ru) | Имитатор дискретного канала св зи | |
SU1075260A1 (ru) | Устройство дл суммировани @ -разр дных последовательно поступающих чисел | |
RU1783519C (ru) | Устройство дл умножени @ -разр дных двоичных чисел | |
SU1381565A1 (ru) | Многоканальный коммутатор | |
SU1651293A1 (ru) | Имитатор дискретного канала св зи | |
SU1062718A1 (ru) | Многоканальный релейный коррелометр | |
SU1372245A1 (ru) | Цифровой частотомер | |
SU1174920A1 (ru) | Ассоциативное суммирующее устройство | |
SU1310781A1 (ru) | Устройство дл контрол экспоненциальных процессов | |
SU1693600A1 (ru) | Устройство дл делени | |
SU1249551A1 (ru) | Устройство дл делени | |
SU798902A1 (ru) | Интегро-дифференциальный вычис-лиТЕль | |
SU1357947A1 (ru) | Устройство дл делени | |
SU756645A1 (ru) | Счетчик для вычитания 1 | |
SU1583937A2 (ru) | Устройство дл сопр жени ЭВМ с абонентами | |
SU1166105A1 (ru) | Устройство дл вычислени суммы квадратов двух числоимпульсных величин | |
SU922765A1 (ru) | Устройство дл определени законов распределени веро тностей | |
SU1429110A1 (ru) | Устройство дл делени | |
SU1092494A2 (ru) | Устройство дл сортировки чисел | |
SU1764065A1 (ru) | Устройство дл суммировани @ -разр дных последовательно поступающих чисел | |
SU1325462A1 (ru) | Устройство дл сортировки двоичных чисел |