SU1693600A1 - Устройство дл делени - Google Patents

Устройство дл делени Download PDF

Info

Publication number
SU1693600A1
SU1693600A1 SU894678657A SU4678657A SU1693600A1 SU 1693600 A1 SU1693600 A1 SU 1693600A1 SU 894678657 A SU894678657 A SU 894678657A SU 4678657 A SU4678657 A SU 4678657A SU 1693600 A1 SU1693600 A1 SU 1693600A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
input
register
outputs
registers
Prior art date
Application number
SU894678657A
Other languages
English (en)
Inventor
Алексей Петрович Стахов
Владимир Андреевич Лужецкий
Александр Иванович Черняк
Виктор Петрович Малиночка
Александр Евстигнеевич Андреев
Original Assignee
Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института filed Critical Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института
Priority to SU894678657A priority Critical patent/SU1693600A1/ru
Application granted granted Critical
Publication of SU1693600A1 publication Critical patent/SU1693600A1/ru

Links

Landscapes

  • Image Generation (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств Цель изобретени  - рас ширение области применени  за счет возможности выполнени  операции делени  последовательных кодов Фибоначчи или золотой пропорции на произвольно измен емый делитель. Устройство дл  делени  содержит регистры 1, 2, 5, сумматор 3, вычитатель 4, схему 6 сравнени , блок 7 элементов И и имеет синхронизирующий вход 8, вход 9 начальной установки, вход 10 депимого, вход 11 управлени , входы 12 разр дов делител , выход 13 частного. 1 ил., 1 табл.

Description

Изобретение относится к вычислительной технике й может быть использовано для деления последовательных кодов Фибоначчи и золотой пропорции на произвольные коэффициенты в специализированных вычислительных устройствах.
Цель изобретения - расширение области применения за счет возможности выполнения операции деления последовательных кодов Фибоначчи или золотой пропорции на произвольно изменяемый делитель.
На чертеже приведена структурная схема устройства для деления последовательных кодов Фибоначчи или золотой пропорции на произвольные целые числа.
Устройство содержит регистры 1 и 2 для запоминания результата вычитания, сумматор 3 для сложения кодов, хранимых в регистрах 1 и 3, и значения разряда делимого, вычитатель 4 для определения значения' промежуточного остатка, регистр 5 для хранения кода делителя, схема 6 сравнения для определения значения разряда частного, блок 7 элементов 14 для коммутации разрядов кода делителя на входы вычитателя 4, вход 8 синхронизации для синхронизации работы устройства, вход 9 начальной установки для установки в нулевое состояние регистров 1 и 2, вход 10 делимого для поступления последовательного кода делимого, вход 11 управления для управления записью кода делителя, входы 12 разрядов делителя для записи параллельного кода делителя, выход 13 частного для вывода последовательного кода частного.
В кодах Фибоначчи и золотой пропорции между весами разрядов существуют следующие соотношения:
φ\ -φ, -i +pi -г ; aJ ~d -I- d
Для выполнения операции деления последовательного кода на число К производится принудительная развертка единиц Нго разряда в два младших разряда. Если в < (М)-м разряде находится единица и в него производится развертка (К-1)-й единиц, то в (Н)-м разряде результата записывается единица. Максимальное количество единиц, которые участвуют в развертке из предыдущего разряда равно К-1, так как К единиц дают единицу в разряде результата и в развертке не участвуют. Вследствие того, что в один и тот же разряд развертка производится из двух предыдущих разрядов, в нем может получиться 2(К-1) единиц, а с учетом единичного значения входного разряда максимальное значение количест ва единицы в одном разряде равно 2(К-1}Н = 2К-1. Из этого количества К единиц дают единичное значение разряда результата, а остальные (К-1) единиц разворачиваются в младшие разряды.
Таким образом, за η тактов происходит деление на произвольное целое число последовательного η-разрядного кода, поступающего старшими разрядами вперед.
Рассмотрим работу устройства на примере деления числа 105 в коде Фибоначчи на число 7.
34 21 13 8 5 3 2 1 1 105г= 1 1 0 1 0 0 1 0 0 0
На вход 8 устройства поступают синхроимпульсы.
На вход 9 устройства поступает сигнал начальной установки, который устанавливает регистры 1 и 2 в нулевое состояние. Затем на вход 11 поступает управляющий сигнал, во время которого записывается значение делителя в регистр 5. В данном случае записывается число 7. Затем синхронно с каждым синхроимпульсом на вход 10 поступают разряды делимого, начиная со старшего. В первый такт на вход 10 поступает единица. На выходе сумматора 3 получается код единицы, так как с выходов регистров 1 и 2 поступают нули, На схеме 6 сравнения производится сравнение числа ”1 с числом 7. Так как единица меньше семи, на выходе схемы 6 сравнения образуется нулевой потенциал, который дает нулевое значение частного в разряде с весом 55 и запрещает прохождение кода числа 7 через блок 4 элементов И. Вычитатель 4 производит вычитание из кода единицы кода нуля. С приходом синхроимпульса в регистр 1 записывается код единицы, а в регистр 2 код нуля.
На вход 10 поступает следующий .разряд делимого. В данном случае поступает единица. Сумматор 3 производит сложение кода единицы из регистра 1, кода нуля из регистра 2 и единичного значения разряда делимого. На выходе сумматора 3 образуется код числа 2 с числом 7, так как 2 меньше 7. На выходе схемы 6 сравнения образуется нулевой потенциал, который дает нулевое значение частного в разряде с весом 34 и запрещает прохождение кода числа 7 через блок7 элементов И. Вычитатель 4 производит вычитание из кода числа 2 кода нуля. С приходом следующего синхроимпульса в регистр 2 записывается код единицы, в регистр 1 записывается код числа ”2. На вход 10 поступает следующий разряд делимого. В данном случае поступает нуль, Сумматор 3 производит сложение кодов с выходов регистров 1 и 2 и нулевого значения разряда делимого. На выходе сумматора 3 образуется код числа 3 и т.д. Этот и дальнейший процесс деления представлен в таблице.
На выходе устройства получается 5 последовательный код Фибоначчи 0000110011, что соответствует числу ’’15.
По сравнению с известным предлагаемое устройство обладает следующими преимуществами. В известном устройстве 10 производится деление последовательных кодов Фибоначчи или золотой” пропорции на заданную константу. В предложенном устройстве производится деление последовательных кодов Фибоначчи или золотой 15 пропорции на произвольные целые числа. Таким образом, при делении в предлагаемом устройстве на произвольные целые числа не требуется изменения схемы при изменении делителя. 20

Claims (1)

  1. Формула изобретения
    Устройство для деления, содержащее два регистра и сумматор, входы первого и. второго слагаемых которого соединены с выходами первого и второго регистров со- 25 ответственно, вход делимого устройства соединен с входом переноса сумматора, вход синхронизации устройства соединен с син хровходами первого и второго регистров, вход начальной установки устройства соединен с входами начальной установки первого и второго регистров, отличающеес я тем, что, с целью расширения области применения за счет возможности выполнения операции деления последовательных кодов Фибоначчи или золотой пропорции на произвольно изменяемый делитель, в устройство введены третий регистр, вычитатель, схема сравнения и блок элементов И, входы разрядов делителя устройства соединены с информационными входами третьего регистра, выходы которого соединены с первыми входами схемы сравнения и первыми входами элементов И блока, вторые входы которых соединены с выходом схемы сравнения и выходом частного устройства, выходы сумматора соединены с вторыми входами схемы сравнения и входами уменьшаемого вычитателя, входы вычитаемого которого соединены с выходами элементов И блока, выходы вычитателя соединены с информационными входами первого регистра, вход синхронизации устройства соединен с синхровходом третьего регистра, вход разрешения записи которого соединен с управляющим входом устройства.
    Номера такта Вес разряда Делимое Делитель Выходы блоков Частное 10 5 1 2 3 6 7 4 13 1 55 1 7 0 0 1 0 0 1 0 2 34 1 7 1 0 2 0 0 2 0 3 21 0 7 2 1 3 0 0 3 0 4 13 1 7 3 2 6 0 0 6 0 5 8 0 . 7 6 3 9 1 7 2 1 . 6 5 0. 7. 2 6 8 1 7 1 1 7 3 1 7 1 2 4 0 0 4 0 8 2 0 7 4 •1 5 0 0 5 0 9 1 0 7 5 4 9 1 7 2 1 10 1 0 7 2 5 7 1 7 0 1
SU894678657A 1989-04-12 1989-04-12 Устройство дл делени SU1693600A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894678657A SU1693600A1 (ru) 1989-04-12 1989-04-12 Устройство дл делени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894678657A SU1693600A1 (ru) 1989-04-12 1989-04-12 Устройство дл делени

Publications (1)

Publication Number Publication Date
SU1693600A1 true SU1693600A1 (ru) 1991-11-23

Family

ID=21441639

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894678657A SU1693600A1 (ru) 1989-04-12 1989-04-12 Устройство дл делени

Country Status (1)

Country Link
SU (1) SU1693600A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1418700, кл. G 06 F 7/49, 1987. Авторское свидетельство СССР № 1552175,кл. G 06 F 7/49, 1988. *

Similar Documents

Publication Publication Date Title
JPH01310433A (ja) 倍密度走査用ラインメモリ
US4241410A (en) Binary number generation
SU1693600A1 (ru) Устройство дл делени
US4285047A (en) Digital adder circuit with a plurality of 1-bit adders and improved carry means
US3059851A (en) Dividing apparatus for digital computers
SU1612296A1 (ru) Устройство дл формировани остатка по произвольному модулю от числа
SU756645A1 (ru) Счетчик для вычитания 1
RU1791813C (ru) Устройство дл делени чисел на константу типа 2 @ + 1
SU374643A1 (ru) Реверсивный десятичный счетчик
SU1211757A2 (ru) Устройство дл суммировани @ -разр дных последовательно поступающих чисел
RU1774328C (ru) Устройство дл делени дес тичных чисел
SU913373A1 (ru) Умножитель частоты следования периодических импульсов1
SU1571573A1 (ru) Последовательный сумматор
SU1229754A1 (ru) Арифметическое устройство
SU1418696A1 (ru) Устройство дл реализации булевых функций
SU1714609A1 (ru) Устройство дл формировани теста блока оперативной пам ти
SU1363460A1 (ru) Устройство дл аналого-цифрового преобразоввани
SU1714596A1 (ru) Устройство дл делени на константу 2 @ - 1
SU951301A1 (ru) Генератор псевдослучайных кодов
SU1539774A1 (ru) Генератор псевдослучайной последовательности
SU758149A1 (ru) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ постоянного ДВОИЧНОГО ЧИСЛА НА· ЧИСЛО, ПРЕДСТАВЛЕННОЕ &#39; В УНИТАРНОМ КОДЕ 1
SU758145A1 (ru) Устройство для вычисления квадратного корня 1
SU1162052A1 (ru) Преобразователь знакоразрядного кода в дополнительный двоичный код
SU1270758A1 (ru) Устройство дл делени двоичных чисел
SU1485232A1 (ru) Устройство для деления