SU1571573A1

SU1571573A1 - Последовательный сумматор

Info

Publication number: SU1571573A1
Application number: SU884472420A
Authority: SU
Inventors: Александр Иванович Черняк; Виктор Петрович Малиночка; Александр Евстигнеевич Андреев
Original assignee: Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института
Priority date: 1988-08-09
Filing date: 1988-08-09
Publication date: 1990-06-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл построени специализированных вычислительных устройств. Цель изобретени - расширение функциональных возможностей за счет выполнени преобразовани последовательного кода золотой пропорции в последовательный код Фибоначчи. Последовательный сумматор содержит регистр 1, блок 2 формировани дополнительных сигналов суммы и переноса, одноразр дный полный двоичный сумматор 3, первый триггер 4 задержки, коммутатор 5, элемент ИЛИ 6,третий триггер 7 задержки, второй триггер 8 задержки, вход 9 начальной установки, второй тактовый вход 10, вход 11 первого слагаемого, вход 12 второго слагаемого, первый тактовый вход 13, вход 14 задани режима и выход 37 последовательного сумматора. 1 ил., 2 табл.

Description

ел

СП

1

со

Изобретение относитс к вычислительной технике и может быть использовано дл суммировани последовательных кодов золотой пропорции или последовательных кодов Фибоначчи,начина со старших разр дов, а также дл преобразовани последовательных .кодов золотой пропорции в последовательный код Фибоначчи,

Цель изобретени - расширение функциональных возможностей за счет выполнени преобразовани последовательности кода золотой пропорции в последовательный код Фибоначчи На чертеже приведена схема послеовательного сумматора.

Последовательный сумматор содержит регистр 1 , блок 2 формировани дополнительных сигналов суммы и пееноса . одноразр дный полный двоичА

ый сумматор 33 первый триггер 4 за- Держки, коммутатор 5, элемент ИЛИ 69 ретий 7 и второй 8 триггеры задержки , вход 9 начальной установки пос- Йедовательного сумматора, второй

Тактовый вход 10 последовательного

О при п

q, (n) I 1 при п

q,(n--l)

сумматора, вход 11 первого слагаемого последовательного сумматора, вход 12 второго слагаемого последовательного сумматора, первый тактовый вход 13 последовательного сумматора, вход 14 задани режима последовательного сумматора, входы 15-20 разр дов с первого по шестой входа блока 2 Формировани дополнительных сигналов суммы и переноса соответственно , выходы 21-26 разр дов с первого по шестой блока 2 формировани дополнительных сигналов суммы и переноса соответственно, входы 27 - 31 и выходы 32 - 36 разр дов с первого по п тый регистра 1 соответственно, выход 37 последовательного сумматора.

Сущность и физическа возможность преобразовани последовательного кода золотой пропорции в последовательный код Фибоначчи, начина со старших разр дов заключаетс в следующем .

Р д чисел Фибоначчи образуетс согласно выражени

(1)

i/i имеет вид 1, 1, 2, 3, 5, 8 s J3S 2l,..o Существует р д чисел Люка, в ротором каждое число также равно сум

0при п 0;

2 при п 0;

1при п 1;

L(n-l )+L(n-2) при ,

3 9 4, 7, 11, 18,

св зь степеней зочислами Люка дл

L(n) Об + - ui - d-n

где mi - основание системы счислени з олот ой про пор ции;

ОС

1,618.,

1 + 5

2

п - номер разр да кода. Произведем вычитание чисел 1чи (f, (n) из чисел Люка L(n). тат представлен в табл,1.

ме двух предыдущих, однако начальное условие р да есть 2 и 1. Р д чисел Люка образуетс согласно выражени

(2)

положительных п, котора выражаетс в следующем:

дл четных п;

дл нечетных п,( 3)

Из табл,1 видно, что начина с п 2 результат вычитани вл етс р дом чисел Фибоначчи,

Таким образом, при преобразовании кода золотой пропорции в 1-код Фибоначчи необходимо сложить два кода, первый код вл етс кодом Фибоначчи, содержащим единицы в тех же разр дах,

51

что и исходный код золотой пропорции второй код вл етс тем же кодом, сдвинутым на два разр да в сторону младших ра р дов.

При этом, учитыва , что разр ды с четными номерами кода расположены через один разр д друг от друга, а разр ды с нечетными номерами расположены через один разр д друг от друга , общие суммы дл четных n, a также дл нечетных n не превышают единицы. Это следует из того свойства кодов золотой пропорции, что при минимальной форме кода вес 1-го разр да больше любого кода, записанного в младших разр дах. Учитыва ,что в коде золотой пропорции могут встречатьс единицы как в четных,так и нечетных номерах разр дов, обща погрешность преобразовани кода золотой пропорции с положительными значени ми n будет равна разности суммы Х дл нечетных номеров разр дов и суммы четных номеров разр дов. Дл преобразовани последовательных кодов золотой пропорции в последовательный код Фибоначчи необходимо сложить , начина со старших разр дов, последовательный код золотой пропорции с этим же кодом, задержанным на два разр да по правилам сложени кодов Фибоначчи, а сумма единиц с весами разр дов ч.-п будет меньше единицы и в преобразовании может не участвовать .

Рассмотрим работу последовательного сумматора.

При выполнении операции сложени на вход 14 последовательного сумматора подаетс единичный потенциал, который подключает вход 12 второго слагаемого последовательного сумматора к входу второго слагаемого одноразр дного сумматора 3. Последовательный сумматор производит сложение кодов Фибоначчи (золотой пропорции ) в соответствии с алгоритмом, изложенным в прототипе, I

При выполнении операции преобразовани последовательного кода золотой пропорции в последовательный код Фибоначчи на вход 14 последовательного сумматора поступает нулевой сигнал, который подключает выход триггера 7 задержки к входу второго слагаемого одноразр дного сумматора 3. На вход 9 начальной установки поступает импульс, который устанав71573

ливает регистр 1 и триггеры 4, 7, 8

задержки в нулевое состо ние. Затем на вход 1 поступает последователь ный код золотой пропорции, начина со старших разр дов.

Рассмотрим работу последовательного сумматора при преобразовании кода числа 497, 821, представленно Q го в коде золотой пропорции (см. т аблицу 2).

В первый момент времени на вход 11 поступает значение старшего разр да , в данном случае единица.Одно 5 разр дный сумматор 3 производит сложение единицы, присутствующей на его первом входе, с нул ми, присутствующими на втором входе и входе переноса . На выходе суммы одноразр дного сумматора 3 получаетс единичный сигнал, а на выходе переноса - нулевой . На выходах 26-21 блока 2 формировани дополнительных сигналов суммы и переноса формируетс код 000010, По переднему фронту синхроимпульса в регистр 1 записываетс код 00010, в триггер 4 задержки записываетс нуль, а в триггер 8 задержки записываетс единица. На вход 11 пос20

25

30

тупает нулевое значение следующего

разр да входного кода. Одноразр дный сумматор 3 производит сложение нулей, присутствующих на всех его входах и на выходах получаютс нулевые сигналы . На выходах блока 2 Формируетс код 00010. По переднему фронту синхроимпульса в регистр 1 записываетс код 00100, в триггер 4 задержки записываетс нуль, в триггер 7 задержки записываетс единица, в триггер 8 записываетс нуль. На вход 11 поступает значение третьего разр да кода, в данном случае единица„ Через коммутатор 5 на второй вход одноразр дного сумматора 3 поступает единица с выхода триггера 7 задержки. Одно-разр дный сумматор 3 производит сложение единиц, присутствующих на первом и втором входах, с нулем на входе переноса. На выходе суммы одноразр дного сумматора Аормируетс нулевой сигнал, на выходе переноса формируетс единичный сигнал. На выходах блока 2 формируетс код 010001. С приходом переднего фронта синхроимпульса в регистр 1 записываетс код 10001, в триггер 4 задержки записываетс код нуль, в триггер 7 задержки записываетс нуль, в триггер 8 задёржки записываетс единица. Этот и дальнейший процесс преобразовани иллюстрируетс в табл.2. В следующем , после прихода последнего раэр дА входного кода, на вход 10 в тече- Hijie двух тактов подаетс сигнал, ко- устанавливает триггера 4, 7, 8 задержки.в нулевое состо ние. Тем самим устанавливаютс переносы в млад- шне разр ды кода Фибоначчи, при сложении двух младших разр дов входного кода. Результат преобразовани поступает на выход 37 последовательного сумматора,

Ф, о р м у л а изобретени Последовательный сумматор, содержащий блок формировани дополнительных сигналов суммы и переноса, одно- разр дный полный двоичный сумматор, ервый триггер задержки, причем выходы разр дов с первого по п тый флоки формировани дополнительных Сигналов суммы и переноса соединены Ј входами соответствующих разр дов регистра, вход установки, в О которого соединен с входом начальной установки последовательного сумматора, Первый тактовый вход которого соеди- нен с входами разрешени записи регистра и первого триггера задержки, вход первого слагаемого последовательные сумматоры и выход первого триггера задержки соединены соответ- ственно с входами первого слагаемого и переноса одноразр дного полного двоичного сумматора, выходы суммы и переноса которого соединены соответственно с входами первого и второго разр дов входа блока формировани дополнительных сигналов суммы и переноса, выход шестого разр да которого вл етс выходом последовательного сумматора, выход первого разр да регистра соединен с информационным входом первого триггера задержки, выходы разр дов с второго по п тый регистры соединены соответственно с входами разр дов с третьего по шестой входы блока сигналов суммы и переноса, отличающийс тем, что, с целью расширени функциональных возможностей за счет выполнени преобразовани последовательного кода золотой пропорции в последовательный код Фибоначчи , он содержит коммутатор, еле- мент ИЛИ, второй и третий триггеры задержки, причем выход коммутатора соединен с входом второго слагаемого одноразр дного полного двоичного сумматора, первый информационный вход коммутатора соединен с входом второго слагаемого последовательного сумматора, выход второго триггера задержки соединен с информационным входом третьего триггера задержки, выход которого соединен с вторым информационным входом коммутатора, выход элемента ИЛИ соединен с входами установки в О первого, второго и третьего триггеров задержки,первьй вход элемента ИЛИ соединен с входом начальной установки последовательного сумматора, второй вход элемента ИЛИ соединен с вторым тактовым входо последовательного сумматора, вход задани режима которого соединен с управл ющим входом коммутатора,первый тактовый вход последовательного сумматора соединен с входами разрешени записи второго и третьего триггеров задержки, вход первого слагаемого последовательного сумматора соединен с информационным входом второго триггера задержки.

т а б л и ц а 1

Claims

формула изобретения j Последовательный сумматор, содержащий блок формирования дополнительных сигналов суммы и переноса, одноразрядный полный двоичный сумматор, ^ервый триггер задержки, причем выводы разрядов с первого по пятый блоки формирования'дополнительных Сигналов суммы и переноса соединены 0 входами соответствующих разрядов регистра, вход установки, в 0 которого соединен с входом начальной установки последовательного сумматора, рервый тактовый вход которого соединен с входами разрешения записи регистра и первого триггера задержки, вход первого слагаемого последовательные сумматоры и выход первого триггера задержки соединены соответственно с входами первого слагаемого и переноса одноразрядного полного двоичного сумматора, выходы суммы и переноса которого соединены соответственно с входами первого и второго разрядов входа блока формирования дополнительных сигналов суммы и переноса, выход шестого разряда которого является выходом последова20 тельного сумматора, выход первого разряда регистра соединен с информационным входом первого триггера задержки, выходы разрядов с второго по пятый регистры соединены соответственно с входами разрядов с третьего по шестой входы блока сигналов суммы и переноса, отличающийся тем, что, с целью расширения функциональных возможностей за счет выполнения преобразования последовательного кода золотой пропорции в последовательный код Фибоначчи, он содержит коммутатор, елемент ИЛИ, второй й третий триггеры задержки, причем выход коммутатора соединен с входом второго слагаемого одноразрядного полного двоичного сумматора, первый информационный вход коммутатора соединен с входом второго слагаемого последовательного сумматора, выход второго триггера задержки соединен с информационным входом третьего триггера задержки, выход которого соединен с вторым информационным входом коммутатора, выход элемента ИЛИ соединен с входами установки в 0 первого, второго и третьего триггеров задержки,первый вход элемента ИЛИ соединен с входом начальной установки последовательного сумматора, второй вход элемента ИЛИ соединен с вторым тактовым входом последовательного сумматора, вход задания режима которого соединен с управляющим входом коммутатора,первый тактовый вход последовательного сумматора соединен с входами разрешения записи второго и третьего триггеров задержки, вход первого слагаемого последовательного сумматора соединен с информационным входом второго триггера задержки.

Таблица 1

η 0 1 2 3 4 5 6 7 8 9 10 L(n) 2 1 3 4 Ί 11 18 29 47 76 123 4>.(n) 1 2 2 3 5 8 • 13 21 34 55 89 L(n)-φ,(η) 1 0 1 1 2 3 5 8 13 21 34 --- — — ----С -------— ------- —

⁹ 1571573' ¹⁰

Таблиц»^

1амср Ux 9 Вх 10 Вх 11 Вх 14 Т, Т. «3 КФЛС2 такта Ί----- 15 1 16 26 25 ------ J ----•J ———’J ~ — 1 ---- —--- —-—.1 J_____1 1 0 0 0 0 0 1 0 . 0 1 0 0 0 0 1 0 0 0 2 0 0 0 0 1 0 0 0 0 0 0 3 0 0 1 0 0 I 0 0 1 0 1 4 0 0 0 0 1 0 0 0 0 1 0 5 0 0 0 0 0 1 0 I 0 а 6 0 0 1 0 0 0 0 1 0 0 0 7 0 0 0 0 1 0 1 0 I 0 8 0 0 0 0 1 0 0 1 0 0 9 0 0 1 0 1 · 0 0 1 0 0 0 10 0 0 1 0 1 1 1 1 1 0 1 0 0 0 0 1 1 0 1 0 0 0 12 0 0 1 0 0 1 0 0 1 0 13 0 0 0 0 1 0 1 0 0 0 14 0 1 0 0 I 0 1 0 0 1 15 0 I 0 0 0 0 0 0 1 0 16 0 0 0 0 0 0 0 0 0 0 17 0 0 0 0 0 0 0 0 0 η ·

r-- P4 Ϊ 24 1²³ [ 22 ] 21 hr·] ГЙ [?* T»” i ³² T\Bux 37 J-------- 0 0 1 0 ό 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 | 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 ! 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 1 0 0 1 0 I 0 1 0 1 . 0 I 1 0 I 0 0 0 1 0 1 0 β 1 0 I 0 1 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 I 0 0 0 n 0 0 0 0- 1 0 0 0 0 1 0 ό 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 n